JPH10107274A - トンネルトランジスタ及びその製造方法 - Google Patents
トンネルトランジスタ及びその製造方法Info
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- JPH10107274A JPH10107274A JP25847796A JP25847796A JPH10107274A JP H10107274 A JPH10107274 A JP H10107274A JP 25847796 A JP25847796 A JP 25847796A JP 25847796 A JP25847796 A JP 25847796A JP H10107274 A JPH10107274 A JP H10107274A
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Abstract
(57)【要約】
【課題】 従来のトンネルトランジスタは、ドレイン層
及びチャネル層が臨界膜厚により制限され、高電流密度
化には限界がある。 【解決手段】 半絶縁性ＧａＡｓ基板１上に、緩衝層２
及び３を順次に積層し、更に平均の格子定数がＧａＡｓ
と同じになるような縮退したｐ+ −Ｉｎ0.2 Ｇａ0.8 Ａ
ｓ層と、縮退したｐ+ −ＧａＡｓ0.38Ｐ0.62層とを交互
に積層した超格子構造のドレイン層４を形成する。ドレ
イン層４に一部接し、かつ、ドレイン層４と異なる導電
型を有するチャネル層６を形成する。チャネル層６と超
格子ドレイン層４とが接しているところには、バンド間
トンネル接合が形成され、結果としてソース・ドレイン
間にはトンネル電流が流れる。チャネル濃度をゲート電
極８へのゲート電圧で制御することにより、電流−電圧
特性に微分負性抵抗が現れる。基板との格子不整合の影
響を受けないため、トンネル電流密度が増加する。
及びチャネル層が臨界膜厚により制限され、高電流密度
化には限界がある。 【解決手段】 半絶縁性ＧａＡｓ基板１上に、緩衝層２
及び３を順次に積層し、更に平均の格子定数がＧａＡｓ
と同じになるような縮退したｐ+ −Ｉｎ0.2 Ｇａ0.8 Ａ
ｓ層と、縮退したｐ+ −ＧａＡｓ0.38Ｐ0.62層とを交互
に積層した超格子構造のドレイン層４を形成する。ドレ
イン層４に一部接し、かつ、ドレイン層４と異なる導電
型を有するチャネル層６を形成する。チャネル層６と超
格子ドレイン層４とが接しているところには、バンド間
トンネル接合が形成され、結果としてソース・ドレイン
間にはトンネル電流が流れる。チャネル濃度をゲート電
極８へのゲート電圧で制御することにより、電流−電圧
特性に微分負性抵抗が現れる。基板との格子不整合の影
響を受けないため、トンネル電流密度が増加する。
Description
【０００１】
【発明の属する技術分野】本発明はトンネルトランジス
タ及びその製造方法に係り、特に高集積化、高速動作が
可能なトンネル現象利用のトンネルトランジスタ及びそ
の製造方法に関する。
タ及びその製造方法に係り、特に高集積化、高速動作が
可能なトンネル現象利用のトンネルトランジスタ及びそ
の製造方法に関する。
【０００２】
【従来の技術】半導体表面におけるｐ+−ｎ+接合でのト
ンネル現象を利用し、高集積化、多機能化が可能なトラ
ンジスタとして、トンネルトランジスタが提案されてい
る。このトンネルトランジスタとしては、例えば本発明
者達により提案されたトンネルトランジスタが文献（T.
Uemura et al.,"First Demonstration of Planar-TypeS
urface Tunnel Transistor",Extended Abstracts of MS
S7,pp.808）に記載されている。このトンネルトランジ
スタは、少ない素子数で機能回路を構成でき、高集積化
を可能にする。
ンネル現象を利用し、高集積化、多機能化が可能なトラ
ンジスタとして、トンネルトランジスタが提案されてい
る。このトンネルトランジスタとしては、例えば本発明
者達により提案されたトンネルトランジスタが文献（T.
Uemura et al.,"First Demonstration of Planar-TypeS
urface Tunnel Transistor",Extended Abstracts of MS
S7,pp.808）に記載されている。このトンネルトランジ
スタは、少ない素子数で機能回路を構成でき、高集積化
を可能にする。
【０００３】図３はこの従来のトンネルトランジスタの
一例の構造模式図を示す。この従来のトンネルトランジ
スタは、基板１に表面部が絶縁性の緩衝層２及び３が積
層され、緩衝層３の上に縮退した半導体からなるドレイ
ン層４ｂ及び絶縁層５と、ドレイン層４ｂと異なる導電
型を有する半導体からなるチャネル層６とが形成され、
更にチャネル層６の上にゲート絶縁層７を介してゲート
電極８が形成されると共にソース電極１０が直接形成さ
れており、またドレイン層４ｂ上にドレイン電極９が形
成されている。
一例の構造模式図を示す。この従来のトンネルトランジ
スタは、基板１に表面部が絶縁性の緩衝層２及び３が積
層され、緩衝層３の上に縮退した半導体からなるドレイ
ン層４ｂ及び絶縁層５と、ドレイン層４ｂと異なる導電
型を有する半導体からなるチャネル層６とが形成され、
更にチャネル層６の上にゲート絶縁層７を介してゲート
電極８が形成されると共にソース電極１０が直接形成さ
れており、またドレイン層４ｂ上にドレイン電極９が形
成されている。
【０００４】この従来のトンネルトランジスタの動作に
ついて、基板１に半絶縁性ＧａＡｓ、緩衝層２にｉ−Ａ
ｌ0.5Ｇａ0.5Ａｓ層（ここで、ｉは真性又は実質的に真
性とみなせるノンドープ半導体を意味する略号、以下、
同様。）、緩衝層３にｉ−ＧａＡｓ層、ドレイン層４ｂ
に縮退したｐ+−Ｉｎ0.2Ｇａ0.8Ａｓ層、絶縁層５にｉ
−ＧａＡｓ層、チャネル層６に縮退したｎ+−Ｉｎ0.2Ｇ
ａ0.8Ａｓ層、ゲート絶縁層７にｉ−Ａｌ0.3Ｇａ0.7Ａ
ｓ層、ゲート電極８にＡｌ膜、ドレイン電極９にＡｕＺ
ｎ／Ａｕ膜、ソース電極１０にＡｕＧｅ／Ａｕ膜を用い
た例について説明する。
ついて、基板１に半絶縁性ＧａＡｓ、緩衝層２にｉ−Ａ
ｌ0.5Ｇａ0.5Ａｓ層（ここで、ｉは真性又は実質的に真
性とみなせるノンドープ半導体を意味する略号、以下、
同様。）、緩衝層３にｉ−ＧａＡｓ層、ドレイン層４ｂ
に縮退したｐ+−Ｉｎ0.2Ｇａ0.8Ａｓ層、絶縁層５にｉ
−ＧａＡｓ層、チャネル層６に縮退したｎ+−Ｉｎ0.2Ｇ
ａ0.8Ａｓ層、ゲート絶縁層７にｉ−Ａｌ0.3Ｇａ0.7Ａ
ｓ層、ゲート電極８にＡｌ膜、ドレイン電極９にＡｕＺ
ｎ／Ａｕ膜、ソース電極１０にＡｕＧｅ／Ａｕ膜を用い
た例について説明する。
【０００５】ソース電極１０をアース電位とし、ソース
電極１０・ドレイン電極９間に電圧を印加する。チャネ
ル層６とドレイン領域４ｂとが接しているところには、
トンネルダイオード（江崎ダイオード）と同様の接合
（トンネル接合）が形成され、結果としてソース・ドレ
イン間にはトンネル効果による電流（トンネル電流）が
流れる。特に、ドレイン電極９に正の電圧を印加する
と、江崎ダイオードが順方向バイアスになるため、その
電流−電圧特性には微分負性抵抗が現れる。トンネル電
流の大きさはチャネルに誘起される電子の濃度に依存す
るため、この微分負性抵抗特性はゲート電極に印加する
電圧により制御されることになり、機能を有するトラン
ジスタの動作が得られる。この素子では高速化のため
に、基板１よりも禁止帯エネルギーの小さい半導体単層
膜をドレイン及びチャネル領域に用いることにより、ト
ンネル電流密度の増加を図っている。
電極１０・ドレイン電極９間に電圧を印加する。チャネ
ル層６とドレイン領域４ｂとが接しているところには、
トンネルダイオード（江崎ダイオード）と同様の接合
（トンネル接合）が形成され、結果としてソース・ドレ
イン間にはトンネル効果による電流（トンネル電流）が
流れる。特に、ドレイン電極９に正の電圧を印加する
と、江崎ダイオードが順方向バイアスになるため、その
電流−電圧特性には微分負性抵抗が現れる。トンネル電
流の大きさはチャネルに誘起される電子の濃度に依存す
るため、この微分負性抵抗特性はゲート電極に印加する
電圧により制御されることになり、機能を有するトラン
ジスタの動作が得られる。この素子では高速化のため
に、基板１よりも禁止帯エネルギーの小さい半導体単層
膜をドレイン及びチャネル領域に用いることにより、ト
ンネル電流密度の増加を図っている。
【０００６】
【発明が解決しようとする課題】しかるに、上記の従来
のトンネルトランジスタにおいて、ドレイン層４ｂ及び
チャネル層６に用いる半導体層は、基板１との間の格子
定数の違いにより、臨界膜厚と呼ばれる良質な状態で積
層できる厚さの上限があり、これに制限される。また、
禁止帯エネルギーをより小さくすると、格子定数の違い
が更に顕著になるため、臨界膜厚が更に小さくなる。よ
って、従来のトンネルトランジスタでは高電流密度化に
は限界がある。
のトンネルトランジスタにおいて、ドレイン層４ｂ及び
チャネル層６に用いる半導体層は、基板１との間の格子
定数の違いにより、臨界膜厚と呼ばれる良質な状態で積
層できる厚さの上限があり、これに制限される。また、
禁止帯エネルギーをより小さくすると、格子定数の違い
が更に顕著になるため、臨界膜厚が更に小さくなる。よ
って、従来のトンネルトランジスタでは高電流密度化に
は限界がある。
【０００７】本発明は上記の点に鑑みなされたもので、
より高電流密度化を可能にしたトンネルトランジスタ及
びその製造方法を提供することを目的とする。
より高電流密度化を可能にしたトンネルトランジスタ及
びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は上記の目的を達
成するため、表面部が絶縁性の緩衝層の表面上に形成さ
れた、格子定数が緩衝層のそれよりも大きく、禁止帯幅
の小さい縮退した第一の半導体と、格子定数が緩衝層の
それよりも小さな第二の半導体とを交互に積層した超格
子構造のドレイン層と、ドレイン層に一部接し、かつ、
第一の半導体と異なる導電型を有するチャネル層と、チ
ャネル層上に形成された絶縁層と、絶縁層上に形成され
たゲート電極と、ドレイン層上に形成されたドレイン電
極と、チャネル層上に形成されたソース電極とを有する
構成としたものである。
成するため、表面部が絶縁性の緩衝層の表面上に形成さ
れた、格子定数が緩衝層のそれよりも大きく、禁止帯幅
の小さい縮退した第一の半導体と、格子定数が緩衝層の
それよりも小さな第二の半導体とを交互に積層した超格
子構造のドレイン層と、ドレイン層に一部接し、かつ、
第一の半導体と異なる導電型を有するチャネル層と、チ
ャネル層上に形成された絶縁層と、絶縁層上に形成され
たゲート電極と、ドレイン層上に形成されたドレイン電
極と、チャネル層上に形成されたソース電極とを有する
構成としたものである。
【０００９】また、本発明の製造方法は上記の目的を達
成するため、基板上に表面部が絶縁性の緩衝層を形成す
る第１の工程と、格子定数が緩衝層のそれよりも大き
く、禁止帯幅の小さい縮退した第一の半導体と、格子定
数が緩衝層のそれよりも小さな第二の半導体とを交互に
積層した超格子構造を形成する第２の工程と、超格子構
造のうち所定の領域をドレイン層として残してそれ以外
の超格子構造は除去し、この除去した領域にドレイン層
に一部接し、かつ、第一の半導体と異なる導電型を有す
るチャネル層を成長させる第３の工程と、チャネル層上
に絶縁ゲート電極構造を形成する第４の工程と、ドレイ
ン層及びチャネル層上にそれぞれドレイン電極及びソー
ス電極を形成する第５の工程とを含むことを特徴とす
る。
成するため、基板上に表面部が絶縁性の緩衝層を形成す
る第１の工程と、格子定数が緩衝層のそれよりも大き
く、禁止帯幅の小さい縮退した第一の半導体と、格子定
数が緩衝層のそれよりも小さな第二の半導体とを交互に
積層した超格子構造を形成する第２の工程と、超格子構
造のうち所定の領域をドレイン層として残してそれ以外
の超格子構造は除去し、この除去した領域にドレイン層
に一部接し、かつ、第一の半導体と異なる導電型を有す
るチャネル層を成長させる第３の工程と、チャネル層上
に絶縁ゲート電極構造を形成する第４の工程と、ドレイ
ン層及びチャネル層上にそれぞれドレイン電極及びソー
ス電極を形成する第５の工程とを含むことを特徴とす
る。
【００１０】本発明では、緩衝層上に、ドレイン層とチ
ャネル層の間にバンド間トンネル接合を形成すると共
に、その緩衝層に対し格子定数の大きな層と小さな層か
らなる超格子構造をドレイン層として形成するようにし
たため、禁止帯エネルギーのより小さな層の歪みを緩和
できるので、全体の積層膜厚を自由に制御できる。
ャネル層の間にバンド間トンネル接合を形成すると共
に、その緩衝層に対し格子定数の大きな層と小さな層か
らなる超格子構造をドレイン層として形成するようにし
たため、禁止帯エネルギーのより小さな層の歪みを緩和
できるので、全体の積層膜厚を自由に制御できる。
【００１１】また、本発明はチャネル層が、第一の半導
体と異なる導電型を有し、かつ、格子定数が前記緩衝層
のそれよりも大きく、禁止帯幅の小さい第三の半導体
と、第一の半導体と異なる導電型を有し、かつ、格子定
数が緩衝層のそれよりも小さい第四の半導体とを交互に
積層した超格子構造であるため、単層構造に比し禁止帯
エネルギーの小さな第三の半導体を挿入できる。
体と異なる導電型を有し、かつ、格子定数が前記緩衝層
のそれよりも大きく、禁止帯幅の小さい第三の半導体
と、第一の半導体と異なる導電型を有し、かつ、格子定
数が緩衝層のそれよりも小さい第四の半導体とを交互に
積層した超格子構造であるため、単層構造に比し禁止帯
エネルギーの小さな第三の半導体を挿入できる。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。
て図面と共に説明する。
【００１３】図１は本発明になるトンネルトランジスタ
の第１の実施の形態の模式的断面図を示す。同図中、図
３と同一機能を果たす部分は同一符号を付してある。図
１に示すトンネルトランジスタは、基板１上に形成され
た少なくとも表面部が絶縁性の緩衝層２及び３が積層さ
れ、緩衝層３の上に、その緩衝層３よりも格子定数が大
きく、かつ、禁止帯幅の小さい縮退した第一の半導体
と、緩衝層３よりも格子定数の小さい縮退した第二の半
導体による超格子構造からなる超格子ドレイン層４と、
超格子ドレイン層４に一部接し、かつ、上記第一の半導
体と異なる導電型を有するチャネル層６とが形成され、
更にチャネル層６の上にゲート絶縁層７を介してゲート
電極８が形成されると共にソース電極１０が直接形成さ
れており、また超格子ドレイン層４上にドレイン電極９
が形成されている。
の第１の実施の形態の模式的断面図を示す。同図中、図
３と同一機能を果たす部分は同一符号を付してある。図
１に示すトンネルトランジスタは、基板１上に形成され
た少なくとも表面部が絶縁性の緩衝層２及び３が積層さ
れ、緩衝層３の上に、その緩衝層３よりも格子定数が大
きく、かつ、禁止帯幅の小さい縮退した第一の半導体
と、緩衝層３よりも格子定数の小さい縮退した第二の半
導体による超格子構造からなる超格子ドレイン層４と、
超格子ドレイン層４に一部接し、かつ、上記第一の半導
体と異なる導電型を有するチャネル層６とが形成され、
更にチャネル層６の上にゲート絶縁層７を介してゲート
電極８が形成されると共にソース電極１０が直接形成さ
れており、また超格子ドレイン層４上にドレイン電極９
が形成されている。
【００１４】このトンネルトランジスタの動作につい
て、基板１に半絶縁性ＧａＡｓ、緩衝層２にｉ−Ａｌ
0.5Ｇａ0.5Ａｓ層、緩衝層３にｉ−ＧａＡｓ層、前記第
一の半導体に縮退したｐ+−Ｉｎ0.2Ｇａ0.8Ａｓ層、前
記第二の半導体に縮退したｐ+−ＧａＡｓ0.38Ｐ
0.62層、チャネル層６に縮退した厚さ１２ｎｍ程度のｎ
+−Ｉｎ0.2Ｇａ0.8Ａｓ層、ゲート絶縁層７にｉ−Ａｌ
0.3Ｇａ0.7Ａｓ層、ゲート電極８にＡｌ膜、ドレイン電
極９にＡｕＺｎ／Ａｕ膜、ソース電極１０にＡｕＧｅ／
Ａｕ膜を用いた例について説明する。
て、基板１に半絶縁性ＧａＡｓ、緩衝層２にｉ−Ａｌ
0.5Ｇａ0.5Ａｓ層、緩衝層３にｉ−ＧａＡｓ層、前記第
一の半導体に縮退したｐ+−Ｉｎ0.2Ｇａ0.8Ａｓ層、前
記第二の半導体に縮退したｐ+−ＧａＡｓ0.38Ｐ
0.62層、チャネル層６に縮退した厚さ１２ｎｍ程度のｎ
+−Ｉｎ0.2Ｇａ0.8Ａｓ層、ゲート絶縁層７にｉ−Ａｌ
0.3Ｇａ0.7Ａｓ層、ゲート電極８にＡｌ膜、ドレイン電
極９にＡｕＺｎ／Ａｕ膜、ソース電極１０にＡｕＧｅ／
Ａｕ膜を用いた例について説明する。
【００１５】ソース電極１０をアース電位とし、ソース
電極１０・ドレイン電極９間に電圧を印加する。チャネ
ル層６と超格子ドレイン層４とが接しているところに
は、バンド間トンネル接合が形成され、結果としてソー
ス・ドレイン間にはトンネル効果による電流（トンネル
電流）が流れる。チャネル濃度をゲート電極８へのゲー
ト電圧で制御することにより、電流−電圧特性には微分
負性抵抗が現れる。
電極１０・ドレイン電極９間に電圧を印加する。チャネ
ル層６と超格子ドレイン層４とが接しているところに
は、バンド間トンネル接合が形成され、結果としてソー
ス・ドレイン間にはトンネル効果による電流（トンネル
電流）が流れる。チャネル濃度をゲート電極８へのゲー
ト電圧で制御することにより、電流−電圧特性には微分
負性抵抗が現れる。
【００１６】ここで、超格子ドレイン層４を構成してい
る第一の半導体である縮退したｐ+−Ｉｎ0.2Ｇａ0.8Ａ
ｓ層と第二の半導体である縮退したｐ+−ＧａＡｓ0.38
Ｐ0.62層は、下地の緩衝層３であるｉ−ＧａＡｓ層に対
して格子不整合度がそれぞれ＋１．４％と−１．４％で
あるため、両者を等しい膜厚で交互に積層した超格子構
造のＧａＡｓ層に対する平均的な格子不整合度は殆ど０
となり、全体の積層膜厚は任意に制御できる。また、ト
ンネル電流密度は、禁止帯エネルギーの小さな第一の半
導体の全体の膜厚により決まるため、従来例に比べ、ト
ンネル電流密度が増加するようにできる。
る第一の半導体である縮退したｐ+−Ｉｎ0.2Ｇａ0.8Ａ
ｓ層と第二の半導体である縮退したｐ+−ＧａＡｓ0.38
Ｐ0.62層は、下地の緩衝層３であるｉ−ＧａＡｓ層に対
して格子不整合度がそれぞれ＋１．４％と−１．４％で
あるため、両者を等しい膜厚で交互に積層した超格子構
造のＧａＡｓ層に対する平均的な格子不整合度は殆ど０
となり、全体の積層膜厚は任意に制御できる。また、ト
ンネル電流密度は、禁止帯エネルギーの小さな第一の半
導体の全体の膜厚により決まるため、従来例に比べ、ト
ンネル電流密度が増加するようにできる。
【００１７】次に、この第１の実施の形態の製造方法に
ついて説明する。まず、ＧａＡｓ基板１上の（１００）
面上に膜厚５００ｎｍのｉ−Ａｌ0.5Ｇａ0.5Ａｓ層と膜
厚２００ｎｍのｉ−ＧａＡｓ層の積層構造をそれぞれ緩
衝層２及び３として形成し、その上に超格子ドレイン層
４となる厚さ１ｎｍのｐ+−Ｉｎ0.2Ｇａ0.8Ａｓ層（濃
度５×１０19ｃｍ-3のＢｅをドーパントとして含んでい
る。）と、厚さ１ｎｍのｐ+−ＧａＡｓ0.38Ｐ0.62層
（濃度５×１０19ｃｍ-3のＢｅをドーパントとして含ん
でいる。）を交互に５０回繰り返し積層した超格子構造
を分子線エピタキシー（ＭＢＥ）法により基板温度５２
０℃でそれぞれ形成する。
ついて説明する。まず、ＧａＡｓ基板１上の（１００）
面上に膜厚５００ｎｍのｉ−Ａｌ0.5Ｇａ0.5Ａｓ層と膜
厚２００ｎｍのｉ−ＧａＡｓ層の積層構造をそれぞれ緩
衝層２及び３として形成し、その上に超格子ドレイン層
４となる厚さ１ｎｍのｐ+−Ｉｎ0.2Ｇａ0.8Ａｓ層（濃
度５×１０19ｃｍ-3のＢｅをドーパントとして含んでい
る。）と、厚さ１ｎｍのｐ+−ＧａＡｓ0.38Ｐ0.62層
（濃度５×１０19ｃｍ-3のＢｅをドーパントとして含ん
でいる。）を交互に５０回繰り返し積層した超格子構造
を分子線エピタキシー（ＭＢＥ）法により基板温度５２
０℃でそれぞれ形成する。
【００１８】続いて、ドレインとなる部分以外の｛（ｐ
+−Ｉｎ0.2Ｇａ0.8Ａｓ）／（ｐ+−ＧａＡｓ
0.38Ｐ0.62）｝超格子層を除去した後、その除去した部
分に厚さ１２ｎｍのｎ+−Ｉｎ0.2Ｇａ0.8Ａｓ層（濃度
１×１０19ｃｍ-3のＳｉをドーパントとして含んでい
る。）をチャネル層６として、また、厚さ２０ｎｍのｉ
−Ａｌ0.3Ｇａ0.7Ａｓ層をゲート絶縁層７として全面に
成長させた後、厚さ５０ｎｍのＡｌ膜を蒸着する。
+−Ｉｎ0.2Ｇａ0.8Ａｓ）／（ｐ+−ＧａＡｓ
0.38Ｐ0.62）｝超格子層を除去した後、その除去した部
分に厚さ１２ｎｍのｎ+−Ｉｎ0.2Ｇａ0.8Ａｓ層（濃度
１×１０19ｃｍ-3のＳｉをドーパントとして含んでい
る。）をチャネル層６として、また、厚さ２０ｎｍのｉ
−Ａｌ0.3Ｇａ0.7Ａｓ層をゲート絶縁層７として全面に
成長させた後、厚さ５０ｎｍのＡｌ膜を蒸着する。
【００１９】続いて、ゲート電極８の形状に上記のＡｌ
膜及びその下のｉ−Ａｌ0.3Ｇａ0.7Ａｓ層を加工した
後、最後にリフトオフ法により、ＡｕＺｎ／Ａｕからな
るドレイン電極９及びＡｕＧｅ／Ａｕ多層膜からなるソ
ース電極１０を形成する。この構造のデバイスにより、
Ｉｎ0.2Ｇａ0.8Ａｓ層の膜厚を従来構造に比べて２．５
倍増加させることができ、ピーク電流密度はおよそ５倍
増加した。
膜及びその下のｉ−Ａｌ0.3Ｇａ0.7Ａｓ層を加工した
後、最後にリフトオフ法により、ＡｕＺｎ／Ａｕからな
るドレイン電極９及びＡｕＧｅ／Ａｕ多層膜からなるソ
ース電極１０を形成する。この構造のデバイスにより、
Ｉｎ0.2Ｇａ0.8Ａｓ層の膜厚を従来構造に比べて２．５
倍増加させることができ、ピーク電流密度はおよそ５倍
増加した。
【００２０】次に、本発明の第２の実施の形態について
図２と共に説明する。図２は本発明になるトンネルトラ
ンジスタの第２の実施の形態の模式的断面図を示す。同
図中、図１と同一機能を果たす部分は同一符号を付し、
その説明を省略する。図２に示すトンネルトランジスタ
は、チャネル層として超格子チャネル層６ｂを形成した
点に特徴がある。
図２と共に説明する。図２は本発明になるトンネルトラ
ンジスタの第２の実施の形態の模式的断面図を示す。同
図中、図１と同一機能を果たす部分は同一符号を付し、
その説明を省略する。図２に示すトンネルトランジスタ
は、チャネル層として超格子チャネル層６ｂを形成した
点に特徴がある。
【００２１】この超格子チャネル層６ｂは、前記第一の
半導体と異なる導電型を有し、格子定数が緩衝層３のそ
れよりも大きく、禁止帯幅の小さい第三の半導体と、格
子定数が緩衝層３のそれよりも小さい第四の半導体とを
交互に積層した超格子構造で、一例として第三の半導体
はｎ+−Ｉｎ0.4Ｇａ0.6Ａｓ、第四の半導体としてｎ+−
ＧａＡｓ0.19Ｐ0.81を用い、その他は第１の実施の形態
と同様のものを用いている。第１の実施の形態では、チ
ャネル層６は単層構造であったが、第２の実施の形態で
はチャネル層６ｂを超格子構造にすることにより、Ｉｎ
組成の更に高いＩｎＧａＡｓ層を超格子構造中に挿入す
ることができ、その結果、第１の実施の形態よりも更に
電流密度を増大することができる。
半導体と異なる導電型を有し、格子定数が緩衝層３のそ
れよりも大きく、禁止帯幅の小さい第三の半導体と、格
子定数が緩衝層３のそれよりも小さい第四の半導体とを
交互に積層した超格子構造で、一例として第三の半導体
はｎ+−Ｉｎ0.4Ｇａ0.6Ａｓ、第四の半導体としてｎ+−
ＧａＡｓ0.19Ｐ0.81を用い、その他は第１の実施の形態
と同様のものを用いている。第１の実施の形態では、チ
ャネル層６は単層構造であったが、第２の実施の形態で
はチャネル層６ｂを超格子構造にすることにより、Ｉｎ
組成の更に高いＩｎＧａＡｓ層を超格子構造中に挿入す
ることができ、その結果、第１の実施の形態よりも更に
電流密度を増大することができる。
【００２２】次に、この第２の実施の形態の製造方法に
ついて説明する。第２の実施の形態では、チャネル領域
の形成方法以外は第１の実施の形態と同様である。チャ
ネル層６ｂは、厚さ０．５ｎｍのｎ+−Ｉｎ0.4Ｇａ0.6
Ａｓ層（濃度１×１０19ｃｍ-3のＳｉをドーパントとし
て含んでいる。）と、厚さ０．５ｎｍのｎ+−ＧａＡｓ
0.19Ｐ0.81層（濃度１×１０19ｃｍ-3のＳｉをドーパン
トとして含んでいる。）との積層構造が１２周期からな
る超格子構造である。従来の構造では、Ｉｎ組成の高い
Ｉｎ0.4Ｇａ0.6Ａｓ層の単層膜はたかだか１ｎｍ程度し
か良好に形成できないが、この実施の形態では、超格子
構造により、全体として６ｎｍ形成させることができ
た。Ｉｎ組成をあげることにより、禁止帯エネルギーが
小さくなり、従来構造に比べて約１桁動作電流密度が増
加した。
ついて説明する。第２の実施の形態では、チャネル領域
の形成方法以外は第１の実施の形態と同様である。チャ
ネル層６ｂは、厚さ０．５ｎｍのｎ+−Ｉｎ0.4Ｇａ0.6
Ａｓ層（濃度１×１０19ｃｍ-3のＳｉをドーパントとし
て含んでいる。）と、厚さ０．５ｎｍのｎ+−ＧａＡｓ
0.19Ｐ0.81層（濃度１×１０19ｃｍ-3のＳｉをドーパン
トとして含んでいる。）との積層構造が１２周期からな
る超格子構造である。従来の構造では、Ｉｎ組成の高い
Ｉｎ0.4Ｇａ0.6Ａｓ層の単層膜はたかだか１ｎｍ程度し
か良好に形成できないが、この実施の形態では、超格子
構造により、全体として６ｎｍ形成させることができ
た。Ｉｎ組成をあげることにより、禁止帯エネルギーが
小さくなり、従来構造に比べて約１桁動作電流密度が増
加した。
【００２３】なお、以上の実施の形態では、ドレイン層
としてＩｎ0.2Ｇａ0.8Ａｓ／ＧａＡｓ0.38Ｐ0.62層及び
Ｉｎ0.4Ｇａ0.6Ａｓ／ＧａＡｓ0.19Ｐ0.81層を超格子構
造として用いるように説明したが、本発明はこれに限定
されるものではなく、基板の格子定数よりも大きい層と
小さい層の積層構造であれば、その他の組成あるいは材
料系でも実現可能である。また、上記の各実施の形態で
は、ソース電極はチャネル層より直接引き出したが、チ
ャネル層と同一の導電性を示す縮退した半導体領域を介
して引き出してもよい。
としてＩｎ0.2Ｇａ0.8Ａｓ／ＧａＡｓ0.38Ｐ0.62層及び
Ｉｎ0.4Ｇａ0.6Ａｓ／ＧａＡｓ0.19Ｐ0.81層を超格子構
造として用いるように説明したが、本発明はこれに限定
されるものではなく、基板の格子定数よりも大きい層と
小さい層の積層構造であれば、その他の組成あるいは材
料系でも実現可能である。また、上記の各実施の形態で
は、ソース電極はチャネル層より直接引き出したが、チ
ャネル層と同一の導電性を示す縮退した半導体領域を介
して引き出してもよい。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
緩衝層上に、ドレイン層とチャネル層の間にバンド間ト
ンネル接合を形成すると共に、その緩衝層に対し格子定
数の大きな層と小さな層からなる超格子構造をドレイン
層として形成することにより、禁止帯エネルギーのより
小さな層の歪みを緩和でき、全体の積層膜厚を自由に制
御でき、よって、禁止帯エネルギーの小さな第一の半導
体の全体の膜厚により決まるトンネル電流密度を従来に
比べて増大できる。
緩衝層上に、ドレイン層とチャネル層の間にバンド間ト
ンネル接合を形成すると共に、その緩衝層に対し格子定
数の大きな層と小さな層からなる超格子構造をドレイン
層として形成することにより、禁止帯エネルギーのより
小さな層の歪みを緩和でき、全体の積層膜厚を自由に制
御でき、よって、禁止帯エネルギーの小さな第一の半導
体の全体の膜厚により決まるトンネル電流密度を従来に
比べて増大できる。
【００２５】また、本発明によれば、チャネル層が、第
一の半導体と異なる導電型を有し、かつ、格子定数が前
記緩衝層のそれよりも大きく、禁止帯幅の小さい第三の
半導体と、第一の半導体と異なる導電型を有し、かつ、
格子定数が緩衝層のそれよりも小さい第四の半導体とを
交互に積層した超格子構造とすることにより、単層構造
に比し禁止帯エネルギーの小さな第三の半導体を挿入で
きるため、チャネル層が単層構造の場合よりもより一層
トンネル電流密度を増大できる。
一の半導体と異なる導電型を有し、かつ、格子定数が前
記緩衝層のそれよりも大きく、禁止帯幅の小さい第三の
半導体と、第一の半導体と異なる導電型を有し、かつ、
格子定数が緩衝層のそれよりも小さい第四の半導体とを
交互に積層した超格子構造とすることにより、単層構造
に比し禁止帯エネルギーの小さな第三の半導体を挿入で
きるため、チャネル層が単層構造の場合よりもより一層
トンネル電流密度を増大できる。
【００２６】以上より、本発明によれば、高いトンネル
電流密度を持った負性抵抗特性を有したトンネルトラン
ジスタを実現でき、高速、低消費電力、室温動作、超高
密度のトンネルデバイス集積回路を実現できる。
電流密度を持った負性抵抗特性を有したトンネルトラン
ジスタを実現でき、高速、低消費電力、室温動作、超高
密度のトンネルデバイス集積回路を実現できる。
【図１】本発明の第１の実施の形態の模式的断面図であ
る。
る。
【図２】本発明の第２の実施の形態の模式的断面図であ
る。
る。
【図３】従来の一例の模式的断面図である。
１ 基板 ２、３ 緩衝層 ４ 超格子ドレイン層 ６ チャネル層 ６ｂ 超格子チャネル層 ７ ゲート絶縁層 ８ ゲート電極 ９ ドレイン電極 １０ ソース電極
Claims (4)
- 【請求項１】 表面部が絶縁性の緩衝層の表面上に形成
された、格子定数が該緩衝層のそれよりも大きく、禁止
帯幅の小さい縮退した第一の半導体と、格子定数が該緩
衝層のそれよりも小さな第二の半導体とを交互に積層し
た超格子構造のドレイン層と、 前記ドレイン層に一部接し、かつ、前記第一の半導体と
異なる導電型を有するチャネル層と、 前記チャネル層上に形成された絶縁層と、 前記絶縁層上に形成されたゲート電極と、 前記ドレイン層上に形成されたドレイン電極と、 前記チャネル層上に形成されたソース電極とを有するこ
とを特徴とするトンネルトランジスタ。 - 【請求項２】 前記チャネル層は、前記第一の半導体と
異なる導電型を有し、かつ、格子定数が前記緩衝層のそ
れよりも大きく、禁止帯幅の小さい第三の半導体と、前
記第一の半導体と異なる導電型を有し、かつ、格子定数
が該緩衝層のそれよりも小さい第四の半導体とを交互に
積層した超格子構造であることを特徴とする請求項１記
載のトンネルトランジスタ。 - 【請求項３】 基板上に表面部が絶縁性の緩衝層を形成
する第１の工程と、 格子定数が前記緩衝層のそれよりも大きく、禁止帯幅の
小さい縮退した第一の半導体と、格子定数が前記緩衝層
のそれよりも小さな第二の半導体とを交互に積層した超
格子構造を形成する第２の工程と、 前記超格子構造のうち所定の領域をドレイン層として残
してそれ以外の超格子構造は除去し、この除去した領域
に前記ドレイン層に一部接し、かつ、前記第一の半導体
と異なる導電型を有するチャネル層を成長させる第３の
工程と、 前記チャネル層上に絶縁ゲート電極構造を形成する第４
の工程と、 前記ドレイン層及びチャネル層上にそれぞれドレイン電
極及びソース電極を形成する第５の工程とを含むことを
特徴とするトンネルトランジスタの製造方法。 - 【請求項４】 前記第３の工程は、前記超格子構造のう
ち所定の領域をドレイン層として残してそれ以外の超格
子構造は除去し、この除去した領域に前記ドレイン層に
一部接し、前記第一の半導体と異なる導電型を有し、か
つ、格子定数が前記緩衝層のそれよりも大きい第三の半
導体と、前記第一の半導体と異なる導電型を有し、か
つ、格子定数が該緩衝層のそれよりも小さい第四の半導
体とを交互に積層した超格子構造を形成することを特徴
とする請求項３記載のトンネルトランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25847796A JPH10107274A (ja) | 1996-09-30 | 1996-09-30 | トンネルトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25847796A JPH10107274A (ja) | 1996-09-30 | 1996-09-30 | トンネルトランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107274A true JPH10107274A (ja) | 1998-04-24 |
Family
ID=17320768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25847796A Pending JPH10107274A (ja) | 1996-09-30 | 1996-09-30 | トンネルトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107274A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014188617A1 (ja) * | 2013-05-21 | 2014-11-27 | 独立行政法人産業技術総合研究所 | 半導体装置および半導体装置の製造方法 |
| US9614042B2 (en) | 2015-03-06 | 2017-04-04 | International Business Machines Corporation | Heterojunction tunnel field effect transistor fabrication using limited lithography steps |
| JP2018037466A (ja) * | 2016-08-29 | 2018-03-08 | 国立研究開発法人物質・材料研究機構 | 半導体装置 |
-
1996
- 1996-09-30 JP JP25847796A patent/JPH10107274A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014188617A1 (ja) * | 2013-05-21 | 2014-11-27 | 独立行政法人産業技術総合研究所 | 半導体装置および半導体装置の製造方法 |
| US9614042B2 (en) | 2015-03-06 | 2017-04-04 | International Business Machines Corporation | Heterojunction tunnel field effect transistor fabrication using limited lithography steps |
| US10276685B2 (en) | 2015-03-06 | 2019-04-30 | International Business Machines Corporation | Heterojunction tunnel field effect transistor fabrication using limited lithography steps |
| JP2018037466A (ja) * | 2016-08-29 | 2018-03-08 | 国立研究開発法人物質・材料研究機構 | 半導体装置 |
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