JP2817726B2 - トンネルトランジスタ及びその製造方法 - Google Patents
トンネルトランジスタ及びその製造方法Info
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- JP2817726B2 JP2817726B2 JP23418996A JP23418996A JP2817726B2 JP 2817726 B2 JP2817726 B2 JP 2817726B2 JP 23418996 A JP23418996 A JP 23418996A JP 23418996 A JP23418996 A JP 23418996A JP 2817726 B2 JP2817726 B2 JP 2817726B2
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Description
【０００１】
【発明の属する技術分野】本発明は、高集積化及び多機
能化が可能な、トンネル現象を利用したトランジスタと
その製造方法に関する。
能化が可能な、トンネル現象を利用したトランジスタと
その製造方法に関する。
【０００２】
【従来の技術】従来より、半導体表面におけるｐ+−ｎ+
接合でのトンネル現象を利用し、高集積化及び多機能化
が可能なトランジスタとしてトンネルトランジスタが提
案されている。
接合でのトンネル現象を利用し、高集積化及び多機能化
が可能なトランジスタとしてトンネルトランジスタが提
案されている。
【０００３】本出願人は、例えば、特開平８−１８６２
７３号公報において、少ない素子数で機能回路を構成す
ることができ、高集積化を可能にするトンネルトランジ
スタを提案している。
７３号公報において、少ない素子数で機能回路を構成す
ることができ、高集積化を可能にするトンネルトランジ
スタを提案している。
【０００４】図３は、従来のトンネルトランジスタの一
例を示す構造模式図である。
例を示す構造模式図である。
【０００５】本従来例は図３に示すように、半絶縁性Ｇ
ａＡｓからなる基板１０１と、基板１０１上の一部に形
成された縮退したｐ+−ＧａＡｓからなるドレイン層１
０２と、ドレイン層１０２上の一部に形成されたｉ−Ｇ
ａＡｓからなる絶縁層１０３と、基板１０１上のドレイ
ン層１０２が形成されていない部分と絶縁層１０３上に
形成された縮退したｎ+−ＧａＡｓからなるチャネル層
１０４と、チャネル層１０４上の一部に形成されたｉ−
Ａｌ0.3Ｇａ0.7Ａｓからなるゲート絶縁層１０５と、ゲ
ート絶縁層１０５上に形成されたＡｌ膜からなるゲート
電極１０６と、ドレイン層１０２上の絶縁層１０３が形
成されていない部分の一部に形成されたＡｕＺｎ／Ａｕ
膜からなるドレイン電極１０７と、チャネル層１０４上
のゲート絶縁層１０５が形成されてない部分の一部に形
成されたＡｕＧｅ／Ａｕ膜からなるソース電極１０８と
から構成されている。ここで、上述したｉは、真性また
は実質的に真性とみなすことができるノンドープ半導体
を意味する略号である。
ａＡｓからなる基板１０１と、基板１０１上の一部に形
成された縮退したｐ+−ＧａＡｓからなるドレイン層１
０２と、ドレイン層１０２上の一部に形成されたｉ−Ｇ
ａＡｓからなる絶縁層１０３と、基板１０１上のドレイ
ン層１０２が形成されていない部分と絶縁層１０３上に
形成された縮退したｎ+−ＧａＡｓからなるチャネル層
１０４と、チャネル層１０４上の一部に形成されたｉ−
Ａｌ0.3Ｇａ0.7Ａｓからなるゲート絶縁層１０５と、ゲ
ート絶縁層１０５上に形成されたＡｌ膜からなるゲート
電極１０６と、ドレイン層１０２上の絶縁層１０３が形
成されていない部分の一部に形成されたＡｕＺｎ／Ａｕ
膜からなるドレイン電極１０７と、チャネル層１０４上
のゲート絶縁層１０５が形成されてない部分の一部に形
成されたＡｕＧｅ／Ａｕ膜からなるソース電極１０８と
から構成されている。ここで、上述したｉは、真性また
は実質的に真性とみなすことができるノンドープ半導体
を意味する略号である。
【０００６】以下に、上記のように構成されたトンネル
トランジスタの動作について説明する。
トランジスタの動作について説明する。
【０００７】ソース電極１０８をアース電極とし、ソー
ス−ドレイン間に電圧を印加する。
ス−ドレイン間に電圧を印加する。
【０００８】すると、チャネル層１０４とドレイン層１
０２とが接している部分において、江崎ダイオード（ト
ンネルダイオード）と同様の接合（トンネル接合）が形
成され、結果としてソース−ドレイン間にトンネル効果
によるトンネル電流が流れる。
０２とが接している部分において、江崎ダイオード（ト
ンネルダイオード）と同様の接合（トンネル接合）が形
成され、結果としてソース−ドレイン間にトンネル効果
によるトンネル電流が流れる。
【０００９】特に、ドレイン電極１０７に正の電圧を印
加すると、江崎ダイオードが順方向バイアスになるた
め、その電流電圧特性には微分負性抵抗が現れる。トン
ネル電流の大きさは、チャネルに誘起される電子の濃度
に依存するため、この微分負性抵抗特性は、ゲート電極
１０６に印加する電圧により制御されることになり、機
能を有するトランジスタの動作が得られる。
加すると、江崎ダイオードが順方向バイアスになるた
め、その電流電圧特性には微分負性抵抗が現れる。トン
ネル電流の大きさは、チャネルに誘起される電子の濃度
に依存するため、この微分負性抵抗特性は、ゲート電極
１０６に印加する電圧により制御されることになり、機
能を有するトランジスタの動作が得られる。
【００１０】以下に、上述したトンネルトランジスタの
製造方法について説明する。
製造方法について説明する。
【００１１】まず、基板１０１の温度を５２０℃に設定
し、分子線エピタキシー法（以下、ＭＢＥ法と称す）に
より、基板１０１上に厚さ２０ｎｍのｐ+−ＧａＡｓか
らなるドレイン層１０２（濃度５×１０19ｃｍ-3のＢｅ
をドーパントとして含んでいる）を、また、ドレイン層
１０２上の一部に厚さ３０ｎｍのｉ−ＧａＡｓからなる
絶縁層１０３をそれぞれ形成する。
し、分子線エピタキシー法（以下、ＭＢＥ法と称す）に
より、基板１０１上に厚さ２０ｎｍのｐ+−ＧａＡｓか
らなるドレイン層１０２（濃度５×１０19ｃｍ-3のＢｅ
をドーパントとして含んでいる）を、また、ドレイン層
１０２上の一部に厚さ３０ｎｍのｉ−ＧａＡｓからなる
絶縁層１０３をそれぞれ形成する。
【００１２】次に、ドレイン領域となる部分以外のドレ
イン層１０２を除去する。
イン層１０２を除去する。
【００１３】次に、ＭＢＥ法により、基板１上のドレイ
ン層１０２が形成されていない部分と絶縁層１０３上に
厚さ１２ｎｍのｎ+−ＧａＡｓからなるチャネル層１０
４（濃度１×１０19ｃｍ-3のＳｉをドーパントとして含
んでいる）を、また、その上に厚さ２０ｎｍのｉ−Ａｌ
0.3Ｇａ0.7Ａｓからなるゲート絶縁層１０５をそれぞれ
再成長させる。
ン層１０２が形成されていない部分と絶縁層１０３上に
厚さ１２ｎｍのｎ+−ＧａＡｓからなるチャネル層１０
４（濃度１×１０19ｃｍ-3のＳｉをドーパントとして含
んでいる）を、また、その上に厚さ２０ｎｍのｉ−Ａｌ
0.3Ｇａ0.7Ａｓからなるゲート絶縁層１０５をそれぞれ
再成長させる。
【００１４】なお、このとき、露出しているドレイン層
１０２の側面において、バンド間トンネル接合が形成さ
れる。
１０２の側面において、バンド間トンネル接合が形成さ
れる。
【００１５】次に、ゲート絶縁層１０５上に、厚さ５０
ｎｍのＡｌ膜を蒸着させ、Ａｌ膜及びゲート絶縁膜１０
５を加工することにより、ゲート電極１０６を形成す
る。
ｎｍのＡｌ膜を蒸着させ、Ａｌ膜及びゲート絶縁膜１０
５を加工することにより、ゲート電極１０６を形成す
る。
【００１６】その後、リフトオフ法により、ＡｕＺｎ／
Ａｕからなるドレイン電極１０７及びＡｕＧｅ／Ａｕ多
層膜からなるソース電極１０８をそれぞれ形成する。
Ａｕからなるドレイン電極１０７及びＡｕＧｅ／Ａｕ多
層膜からなるソース電極１０８をそれぞれ形成する。
【００１７】
【発明が解決しようとする課題】しかしながら、上述し
たような従来のトンネルトランジスタにおいては、バン
ド間トンネル接合を形成するためのドレイン層とチャネ
ル層との接合が、ドレイン層が加工された後にチャネル
層が再成長することにより形成されるため、接合面にお
いて、ドレイン層の加工時における残留不純物が存在し
てしまい、素子特性が劣化してしまう虞れがある。
たような従来のトンネルトランジスタにおいては、バン
ド間トンネル接合を形成するためのドレイン層とチャネ
ル層との接合が、ドレイン層が加工された後にチャネル
層が再成長することにより形成されるため、接合面にお
いて、ドレイン層の加工時における残留不純物が存在し
てしまい、素子特性が劣化してしまう虞れがある。
【００１８】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、バンド間ト
ンネル接合が形成される接合面における残留不純物の量
を低減し、素子特性の優れたトンネルトランジスタを提
供することを目的とする。
する問題点に鑑みてなされたものであって、バンド間ト
ンネル接合が形成される接合面における残留不純物の量
を低減し、素子特性の優れたトンネルトランジスタを提
供することを目的とする。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に本発明は、断差を有する基板上に、第１の導電性を具
備する半導体からなる第１の半導体層と、絶縁性を具備
する第１の絶縁層と、前記第１の半導体層と異なる導電
性を具備する第２の半導体層と、絶縁性を具備する第２
の絶縁層とが順次積層され、前記第１の半導体層のうち
前記基板の断差により高くなる部分に形成された第１の
半導体層上に形成されたドレイン電極と、前記第２の半
導体層のうち前記基板の断差により低くなる部分に形成
された第２の半導体層上に形成されたソース電極と、前
記第２の絶縁層上に形成されたゲート電極とを有してな
るトンネルトランジスタであって、前記第１の半導体層
のうち前記基板の断差により高くなる部分に形成された
第１の半導体層と前記第２の半導体層のうち前記基板の
断差により低くなる部分に形成された第２の半導体層と
が互いの側面において接していることを特徴とする。
に本発明は、断差を有する基板上に、第１の導電性を具
備する半導体からなる第１の半導体層と、絶縁性を具備
する第１の絶縁層と、前記第１の半導体層と異なる導電
性を具備する第２の半導体層と、絶縁性を具備する第２
の絶縁層とが順次積層され、前記第１の半導体層のうち
前記基板の断差により高くなる部分に形成された第１の
半導体層上に形成されたドレイン電極と、前記第２の半
導体層のうち前記基板の断差により低くなる部分に形成
された第２の半導体層上に形成されたソース電極と、前
記第２の絶縁層上に形成されたゲート電極とを有してな
るトンネルトランジスタであって、前記第１の半導体層
のうち前記基板の断差により高くなる部分に形成された
第１の半導体層と前記第２の半導体層のうち前記基板の
断差により低くなる部分に形成された第２の半導体層と
が互いの側面において接していることを特徴とする。
【００２０】また、断差を有する基板上に、第２の導電
性を具備する半導体からなる第２の半導体層と、絶縁性
を具備する絶縁層と、前記第２の半導体層と異なる導電
性を具備する第１の半導体層とが順次積層され、前記第
１の半導体層のうち前記基板の断差により高くなる部分
に形成された第１の半導体層上に形成されたゲート電極
と、前記第１の半導体層のうち前記基板の断差により低
くなる部分に形成された第１の半導体層上に形成された
ドレイン電極と、前記第２の半導体層のうち前記基板の
断差により高くなる部分に形成された第２の半導体層上
に形成されたソース電極とを有してなるトンネルトラン
ジスタであって、前記第１の半導体層のうち前記基板の
断差により低くなる部分に形成された第１の半導体層と
前記第２の半導体層のうち前記基板の断差により高くな
る部分に形成された第２の半導体層とが互いの側面にお
いて接していることを特徴とする。
性を具備する半導体からなる第２の半導体層と、絶縁性
を具備する絶縁層と、前記第２の半導体層と異なる導電
性を具備する第１の半導体層とが順次積層され、前記第
１の半導体層のうち前記基板の断差により高くなる部分
に形成された第１の半導体層上に形成されたゲート電極
と、前記第１の半導体層のうち前記基板の断差により低
くなる部分に形成された第１の半導体層上に形成された
ドレイン電極と、前記第２の半導体層のうち前記基板の
断差により高くなる部分に形成された第２の半導体層上
に形成されたソース電極とを有してなるトンネルトラン
ジスタであって、前記第１の半導体層のうち前記基板の
断差により低くなる部分に形成された第１の半導体層と
前記第２の半導体層のうち前記基板の断差により高くな
る部分に形成された第２の半導体層とが互いの側面にお
いて接していることを特徴とする。
【００２１】また、断差を有する基板上に第１の導電性
を有する第１の半導体層を形成する工程と、前記第１の
半導体層上に絶縁性を有する第１の絶縁層を形成する工
程と、前記第１の絶縁層上に前記第１の半導体層と異な
る導電性を有する第２の半導体層を形成する工程と、前
記第２の半導体層上に絶縁性を有する第２の絶縁層を形
成する工程と、前記第２の絶縁層上にゲート電極を形成
する工程と、前記第１の半導体層のうち前記基板の断差
により高くなる部分に形成された第１の半導体層上にド
レイン電極を形成する工程と、前記第２の半導体層上の
うち前記基板の断差により低くなる部分に形成された第
２の半導体層上にソース電極を形成する工程とを順次行
い、前記第１の半導体層と前記第２の半導体層とを接合
させることにより、該接合面においてバンド間トンネル
接合を形成させるトンネルトランジスタの製造方法であ
って、前記第１の半導体層のうち前記基板の断差により
高くなる部分に形成された第１の半導体層と前記第２の
半導体層のうち前記基板の断差により低くなる部分に形
成された第２の半導体層とが互いの側面において接する
ように前記基板の断差及び前記第１の絶縁層の厚さを設
定することを特徴とする。
を有する第１の半導体層を形成する工程と、前記第１の
半導体層上に絶縁性を有する第１の絶縁層を形成する工
程と、前記第１の絶縁層上に前記第１の半導体層と異な
る導電性を有する第２の半導体層を形成する工程と、前
記第２の半導体層上に絶縁性を有する第２の絶縁層を形
成する工程と、前記第２の絶縁層上にゲート電極を形成
する工程と、前記第１の半導体層のうち前記基板の断差
により高くなる部分に形成された第１の半導体層上にド
レイン電極を形成する工程と、前記第２の半導体層上の
うち前記基板の断差により低くなる部分に形成された第
２の半導体層上にソース電極を形成する工程とを順次行
い、前記第１の半導体層と前記第２の半導体層とを接合
させることにより、該接合面においてバンド間トンネル
接合を形成させるトンネルトランジスタの製造方法であ
って、前記第１の半導体層のうち前記基板の断差により
高くなる部分に形成された第１の半導体層と前記第２の
半導体層のうち前記基板の断差により低くなる部分に形
成された第２の半導体層とが互いの側面において接する
ように前記基板の断差及び前記第１の絶縁層の厚さを設
定することを特徴とする。
【００２２】また、断差を有する基板上に第２の導電性
を有する第２の半導体層を形成する工程と、前記第２の
半導体層上に絶縁性を有する絶縁層を形成する工程と、
前記絶縁層上に前記第２の半導体層と異なる導電性を有
する第１の半導体層を形成する工程と、前記第１の半導
体層のうち前記基板の断差により高くなる部分に形成さ
れた第１の半導体層上にゲート電極を形成する工程と、
前記第１の半導体層のうち前記基板の断差により低くな
る部分に形成された第１の半導体層上にドレイン電極を
形成する工程と、前記第２の半導体層のうち前記基板の
断差により高くなる部分に形成された第２の半導体層に
ソース電極を形成する工程とを順次行い、前記第１の半
導体層と前記第２の半導体層とを接合させることによ
り、該接合面においてバンド間トンネル接合を形成させ
るトンネルトランジスタの製造方法であって、前記第１
の半導体層のうち前記基板の断差により低くなる部分に
形成された第１の半導体層と前記第２の半導体層のうち
前記基板の断差により高くなる部分に形成された第２の
半導体層とが互いの側面において接するように前記基板
の断差及び前記絶縁層の厚さを設定することを特徴とす
る。
を有する第２の半導体層を形成する工程と、前記第２の
半導体層上に絶縁性を有する絶縁層を形成する工程と、
前記絶縁層上に前記第２の半導体層と異なる導電性を有
する第１の半導体層を形成する工程と、前記第１の半導
体層のうち前記基板の断差により高くなる部分に形成さ
れた第１の半導体層上にゲート電極を形成する工程と、
前記第１の半導体層のうち前記基板の断差により低くな
る部分に形成された第１の半導体層上にドレイン電極を
形成する工程と、前記第２の半導体層のうち前記基板の
断差により高くなる部分に形成された第２の半導体層に
ソース電極を形成する工程とを順次行い、前記第１の半
導体層と前記第２の半導体層とを接合させることによ
り、該接合面においてバンド間トンネル接合を形成させ
るトンネルトランジスタの製造方法であって、前記第１
の半導体層のうち前記基板の断差により低くなる部分に
形成された第１の半導体層と前記第２の半導体層のうち
前記基板の断差により高くなる部分に形成された第２の
半導体層とが互いの側面において接するように前記基板
の断差及び前記絶縁層の厚さを設定することを特徴とす
る。
【００２３】（作用）上記のように構成された本発明に
おいては、断差を有する基板上に、第１の半導体層、第
１の絶縁層、第２の半導体層及び第２の絶縁層がそれぞ
れ積層され、第１の半導体層と第２の半導体層とが接合
されることにより、その接合面においてバンド間トンネ
ル接合が形成されるが、その際、第１の半導体層のうち
基板の断差により高くなる部分に形成された第１の半導
体層と第２の半導体層のうち基板の断差により低くなる
部分に形成された第２の半導体層とが互いの側面におい
て接するように基板の断差及び第１の絶縁層の厚さが設
定されるので、第１の半導体層と第２の半導体層との接
合面が接合のために加工されることがなくなり、接合面
において加工による残留不純物が生じることはない。
おいては、断差を有する基板上に、第１の半導体層、第
１の絶縁層、第２の半導体層及び第２の絶縁層がそれぞ
れ積層され、第１の半導体層と第２の半導体層とが接合
されることにより、その接合面においてバンド間トンネ
ル接合が形成されるが、その際、第１の半導体層のうち
基板の断差により高くなる部分に形成された第１の半導
体層と第２の半導体層のうち基板の断差により低くなる
部分に形成された第２の半導体層とが互いの側面におい
て接するように基板の断差及び第１の絶縁層の厚さが設
定されるので、第１の半導体層と第２の半導体層との接
合面が接合のために加工されることがなくなり、接合面
において加工による残留不純物が生じることはない。
【００２４】それにより、負性抵抗特性が向上し、機能
素子としての応用範囲が広がる。
素子としての応用範囲が広がる。
【００２５】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２６】（第１の実施の形態）図１は、本発明のト
ンネルトランジスタの第１の実施の形態を示す断面図で
ある。
ンネルトランジスタの第１の実施の形態を示す断面図で
ある。
【００２７】本形態は図１に示すように、断差を有し、
半絶縁性ＧａＡｓからなる基板１と、基板１上に形成さ
れた縮退した第１の導電性を有するｐ+−ＧａＡｓから
なる第１の半導体層であるドレイン層２と、ドレイン層
２のうち基板１の断差により高くなる部分に形成された
ドレイン層２上の一部と断差により低くなる部分に形成
されたドレイン層２上にそれぞれ形成されたｉ−ＧａＡ
ｓからなる第１の絶縁層である絶縁層３と、絶縁層３上
に形成された縮退したｎ+−ＧａＡｓからなる第２の半
導体層であるチャネル層４と、チャネル層４上の一部に
形成されたｉ−Ａｌ0.3Ｇａ0.7Ａｓからなる第２の絶縁
層であるゲート絶縁層５と、ゲート絶縁層５上に形成さ
れたＡｌ膜からなるゲート電極６と、ドレイン層２上の
絶縁層３が形成されていない部分の一部に形成されたＡ
ｕＺｎ／Ａｕ膜からなるドレイン電極７と、チャネル層
４のうち基板１の断差により低くなる部分に形成された
ドレイン層４上のゲート絶縁層５が形成されてない部分
の一部に形成されたＡｕＧｅ／Ａｕ膜からなるソース電
極８とから構成されている。ここで、上述したｉは、真
性または実質的に真性とみなすことができるノンドープ
半導体を意味する略号である。
半絶縁性ＧａＡｓからなる基板１と、基板１上に形成さ
れた縮退した第１の導電性を有するｐ+−ＧａＡｓから
なる第１の半導体層であるドレイン層２と、ドレイン層
２のうち基板１の断差により高くなる部分に形成された
ドレイン層２上の一部と断差により低くなる部分に形成
されたドレイン層２上にそれぞれ形成されたｉ−ＧａＡ
ｓからなる第１の絶縁層である絶縁層３と、絶縁層３上
に形成された縮退したｎ+−ＧａＡｓからなる第２の半
導体層であるチャネル層４と、チャネル層４上の一部に
形成されたｉ−Ａｌ0.3Ｇａ0.7Ａｓからなる第２の絶縁
層であるゲート絶縁層５と、ゲート絶縁層５上に形成さ
れたＡｌ膜からなるゲート電極６と、ドレイン層２上の
絶縁層３が形成されていない部分の一部に形成されたＡ
ｕＺｎ／Ａｕ膜からなるドレイン電極７と、チャネル層
４のうち基板１の断差により低くなる部分に形成された
ドレイン層４上のゲート絶縁層５が形成されてない部分
の一部に形成されたＡｕＧｅ／Ａｕ膜からなるソース電
極８とから構成されている。ここで、上述したｉは、真
性または実質的に真性とみなすことができるノンドープ
半導体を意味する略号である。
【００２８】また、基板１の断差及び絶縁層３の厚さに
おいては、ドレイン層２のうち基板１の断差により高く
なる部分に形成されたドレイン層２とチャネル層４のう
ち基板１の断差により低くなる部分に形成されたチャネ
ル層４とが互いの側面において接するように設定されて
いる。
おいては、ドレイン層２のうち基板１の断差により高く
なる部分に形成されたドレイン層２とチャネル層４のう
ち基板１の断差により低くなる部分に形成されたチャネ
ル層４とが互いの側面において接するように設定されて
いる。
【００２９】上記のように構成されたトンネルトランジ
スタにおいては、ドレイン層２のうち基板１の断差によ
り高くなる部分に形成されたドレイン層２とチャネル層
４のうち基板１の断差により低くなる部分に形成された
チャネル層４とが互いの側面で接合し、その接合面にお
いてバンド間トンネル接合が形成され、ｎ+−ＧａＡｓ
からなるチャネル層４をチャネルとしてその濃度をゲー
ト電圧で制御することにより、微分負性抵抗特性を有す
るトランジスタ動作が得られる。
スタにおいては、ドレイン層２のうち基板１の断差によ
り高くなる部分に形成されたドレイン層２とチャネル層
４のうち基板１の断差により低くなる部分に形成された
チャネル層４とが互いの側面で接合し、その接合面にお
いてバンド間トンネル接合が形成され、ｎ+−ＧａＡｓ
からなるチャネル層４をチャネルとしてその濃度をゲー
ト電圧で制御することにより、微分負性抵抗特性を有す
るトランジスタ動作が得られる。
【００３０】以下に、上述したトンネルトランジスタの
製造方法について説明する。
製造方法について説明する。
【００３１】まず、基板１に高さ２００ｎｍの断差構造
を形成する。このとき、断差構造の側壁面に成膜が行わ
れないように、塩素ガスによるドライエッチング加工や
異なる結晶面間のエッチング速度の違いを利用した異方
性エッチングにより、側壁の形状を９０度に近い角度を
有する急峻な形状、もしくは逆サヤ形状とする。なお、
本形態においては、（１００）ＧａＡｓ基板上にパター
ニングを行い、硫酸、過酸化水素水、水の混合液（体積
比１：１：１０）を用いて異方性エッチングを行い、
（１１１）Ａ面を露出させ、逆サヤ構造を形成した。一
方、前述した従来例においては、ドレイン領域に形成さ
れた断差の側壁上にチャネル層を形成する必要があるた
め、その形状が順サヤ形状となっている。
を形成する。このとき、断差構造の側壁面に成膜が行わ
れないように、塩素ガスによるドライエッチング加工や
異なる結晶面間のエッチング速度の違いを利用した異方
性エッチングにより、側壁の形状を９０度に近い角度を
有する急峻な形状、もしくは逆サヤ形状とする。なお、
本形態においては、（１００）ＧａＡｓ基板上にパター
ニングを行い、硫酸、過酸化水素水、水の混合液（体積
比１：１：１０）を用いて異方性エッチングを行い、
（１１１）Ａ面を露出させ、逆サヤ構造を形成した。一
方、前述した従来例においては、ドレイン領域に形成さ
れた断差の側壁上にチャネル層を形成する必要があるた
め、その形状が順サヤ形状となっている。
【００３２】次に、ＭＢＥ法により、基板１上に厚さ２
０ｎｍのｐ+−ＧａＡｓからなるドレイン層２（濃度５
×１０19ｃｍ-3のＢｅをドーパントとして含んでいる）
を、また、ドレイン層２のうち基板１の断差により高く
なる部分に形成されたドレイン層２上の一部と断差によ
り低くなる部分に形成されたドレイン層２上にそれぞれ
厚さ２００ｎｍのｉ−ＧａＡｓからなる絶縁層３を、ま
た、絶縁層３上に厚さ１２ｎｍのｎ+−ＧａＡｓからな
るチャネル層４（濃度１×１０19ｃｍ-3のＳｉをドーパ
ントとして含んでいる）を、また、チャネル層４上の一
部に厚さ２０ｎｍのｉ−Ａｌ0.3Ｇａ0.7Ａｓからなるゲ
ート絶縁層５を順次成長させる。
０ｎｍのｐ+−ＧａＡｓからなるドレイン層２（濃度５
×１０19ｃｍ-3のＢｅをドーパントとして含んでいる）
を、また、ドレイン層２のうち基板１の断差により高く
なる部分に形成されたドレイン層２上の一部と断差によ
り低くなる部分に形成されたドレイン層２上にそれぞれ
厚さ２００ｎｍのｉ−ＧａＡｓからなる絶縁層３を、ま
た、絶縁層３上に厚さ１２ｎｍのｎ+−ＧａＡｓからな
るチャネル層４（濃度１×１０19ｃｍ-3のＳｉをドーパ
ントとして含んでいる）を、また、チャネル層４上の一
部に厚さ２０ｎｍのｉ−Ａｌ0.3Ｇａ0.7Ａｓからなるゲ
ート絶縁層５を順次成長させる。
【００３３】このとき、各層においては、断差により高
くなる部分と低くなる部分とが断差において切断されて
おり、また、ドレイン層２のうち基板１の断差により高
くなる部分に形成されたドレイン層２とチャネル層４の
うち基板１の断差により低くなる部分に形成されたチャ
ネル層４とが互いの側面において接するように基板１の
断差及び絶縁層３の厚さが設定されている。
くなる部分と低くなる部分とが断差において切断されて
おり、また、ドレイン層２のうち基板１の断差により高
くなる部分に形成されたドレイン層２とチャネル層４の
うち基板１の断差により低くなる部分に形成されたチャ
ネル層４とが互いの側面において接するように基板１の
断差及び絶縁層３の厚さが設定されている。
【００３４】これにより、ドレイン層２のうち基板１の
断差により高くなる部分に形成されたドレイン層２とチ
ャネル層４のうち基板１の断差により低くなる部分に形
成されたチャネル層４とが互いの側面で接合し、その接
合面においてバンド間トンネル接合が形成されている。
断差により高くなる部分に形成されたドレイン層２とチ
ャネル層４のうち基板１の断差により低くなる部分に形
成されたチャネル層４とが互いの側面で接合し、その接
合面においてバンド間トンネル接合が形成されている。
【００３５】次に、ゲート絶縁層５上に、厚さ５０ｎｍ
のＡｌ膜を蒸着させ、Ａｌ膜及びゲート絶縁膜５を加工
することにより、ゲート電極６を形成する。
のＡｌ膜を蒸着させ、Ａｌ膜及びゲート絶縁膜５を加工
することにより、ゲート電極６を形成する。
【００３６】ここで、ゲート電極６においては、基板１
の断差により低くなる部分と高くなる部分とが接続され
るように形成され、表面が同じ高さとなっている。
の断差により低くなる部分と高くなる部分とが接続され
るように形成され、表面が同じ高さとなっている。
【００３７】その後、リフトオフ法により、ドレイン層
２のうち基板１の断差により高くなる部分に形成された
ドレイン層２上の一部にＡｕＺｎ／Ａｕからなるドレイ
ン電極７を、また、チャネル層４のうち基板１の断差に
より高くなる部分に形成されたチャネル層４上の一部に
ＡｕＧｅ／Ａｕ多層膜からなるソース電極８をそれぞれ
形成する。
２のうち基板１の断差により高くなる部分に形成された
ドレイン層２上の一部にＡｕＺｎ／Ａｕからなるドレイ
ン電極７を、また、チャネル層４のうち基板１の断差に
より高くなる部分に形成されたチャネル層４上の一部に
ＡｕＧｅ／Ａｕ多層膜からなるソース電極８をそれぞれ
形成する。
【００３８】上述した一連の工程により製造されたトン
ネルトランジスタにおいては、トンネル接合を形成する
ために接合面を露出させる加工プロセスが必要なく、良
質な接合界面が得られる。それにより、従来例と比べ
て、負性抵抗特性の劣化原因となる余剰電流が１桁以上
減少した。
ネルトランジスタにおいては、トンネル接合を形成する
ために接合面を露出させる加工プロセスが必要なく、良
質な接合界面が得られる。それにより、従来例と比べ
て、負性抵抗特性の劣化原因となる余剰電流が１桁以上
減少した。
【００３９】（第２の実施の形態）図２は、本発明のト
ンネルトランジスタの第２の実施の形態を示す断面図で
ある。
ンネルトランジスタの第２の実施の形態を示す断面図で
ある。
【００４０】本形態は図２に示すように、断差を有し、
半絶縁性ＧａＡｓからなる基板１１と、基板１１上に形
成された縮退した第２の導電性を有するｎ+−ＧａＡｓ
からなる第２の半導体層であるチャネル層１４と、チャ
ネル層１４のうち基板１１の断差により高くなる部分に
形成されたチャネル層１４上の一部と断差により低くな
る部分に形成されたチャネル層１４上にそれぞれ形成さ
れたｉ−Ａｌ0.3Ｇａ0 .7Ａｓからなるゲート絶縁層１５
と、ゲート絶縁層１５上に形成された縮退したｐ+−Ｇ
ａＡｓからなる第１の半導体層であるドレイン層１２
と、ドレイン層１２のうち基板１１の断差により高くな
る部分に形成されたドレイン層１２上に形成されたＡｌ
膜からなるゲート電極１６と、ドレイン層１２のうち基
板１１の断差により低くなる部分に形成されたドレイン
層１２上の一部に形成されたＡｕＺｎ／Ａｕ膜からなる
ドレイン電極１７と、チャネル層１４のうち基板１１の
断差により低くなる部分に形成されたチャネル層１４上
のゲート絶縁層５が形成されてない部分の一部に形成さ
れたＡｕＧｅ／Ａｕ膜からなるソース電極１８とから構
成されている。ここで、上述したｉは、真性または実質
的に真性とみなすことができるノンドープ半導体を意味
する略号である。
半絶縁性ＧａＡｓからなる基板１１と、基板１１上に形
成された縮退した第２の導電性を有するｎ+−ＧａＡｓ
からなる第２の半導体層であるチャネル層１４と、チャ
ネル層１４のうち基板１１の断差により高くなる部分に
形成されたチャネル層１４上の一部と断差により低くな
る部分に形成されたチャネル層１４上にそれぞれ形成さ
れたｉ−Ａｌ0.3Ｇａ0 .7Ａｓからなるゲート絶縁層１５
と、ゲート絶縁層１５上に形成された縮退したｐ+−Ｇ
ａＡｓからなる第１の半導体層であるドレイン層１２
と、ドレイン層１２のうち基板１１の断差により高くな
る部分に形成されたドレイン層１２上に形成されたＡｌ
膜からなるゲート電極１６と、ドレイン層１２のうち基
板１１の断差により低くなる部分に形成されたドレイン
層１２上の一部に形成されたＡｕＺｎ／Ａｕ膜からなる
ドレイン電極１７と、チャネル層１４のうち基板１１の
断差により低くなる部分に形成されたチャネル層１４上
のゲート絶縁層５が形成されてない部分の一部に形成さ
れたＡｕＧｅ／Ａｕ膜からなるソース電極１８とから構
成されている。ここで、上述したｉは、真性または実質
的に真性とみなすことができるノンドープ半導体を意味
する略号である。
【００４１】また、基板１１の断差及びゲート絶縁層１
５の厚さにおいては、ドレイン層１２のうち基板１１の
断差により低くなる部分に形成されたドレイン層１２と
チャネル層１４のうち基板１の断差により高くなる部分
に形成されたチャネル層１４とが互いの側面において接
するように設定されている。
５の厚さにおいては、ドレイン層１２のうち基板１１の
断差により低くなる部分に形成されたドレイン層１２と
チャネル層１４のうち基板１の断差により高くなる部分
に形成されたチャネル層１４とが互いの側面において接
するように設定されている。
【００４２】上記のように構成されたトンネルトランジ
スタにおいては、ドレイン層１２のうち基板１１の断差
により低くなる部分に形成されたドレイン層１２とチャ
ネル層１４のうち基板１１の断差により高くなる部分に
形成されたチャネル層１４とが互いの側面で接合し、そ
の接合面においてバンド間トンネル接合が形成され、ｎ
+−ＧａＡｓからなるチャネル層１４をチャネルとして
その濃度をゲート電圧で制御することにより、微分負性
抵抗特性を有するトランジスタ動作が得られる。
スタにおいては、ドレイン層１２のうち基板１１の断差
により低くなる部分に形成されたドレイン層１２とチャ
ネル層１４のうち基板１１の断差により高くなる部分に
形成されたチャネル層１４とが互いの側面で接合し、そ
の接合面においてバンド間トンネル接合が形成され、ｎ
+−ＧａＡｓからなるチャネル層１４をチャネルとして
その濃度をゲート電圧で制御することにより、微分負性
抵抗特性を有するトランジスタ動作が得られる。
【００４３】以下に、上述したトンネルトランジスタの
製造方法について説明する。
製造方法について説明する。
【００４４】まず、基板１１に高さ７０ｎｍで９０度に
近い角度もしくは逆サヤ構造の側面を有する断差構造を
形成する。
近い角度もしくは逆サヤ構造の側面を有する断差構造を
形成する。
【００４５】次に、ＭＢＥ法により、基板１１上に厚さ
１２ｎｍのｎ+−ＧａＡｓからなるチャネル層１４（濃
度１×１０19ｃｍ-3のＳｉをドーパントとして含んでい
る）を、また、チャネル層１４のうち基板１１の断差に
より高くなる部分に形成されたチャネル層１４上の一部
とチャネル層１４のうち基板１１の断差により低くなる
部分に形成されたチャネル層１４上に厚さ５０ｎｍのｉ
−Ａｌ0.3Ｇａ0.7Ａｓからなるゲート絶縁層１５を、ま
た、ゲート絶縁層１５上に厚さ２０ｎｍのｐ+−ＧａＡ
ｓからなるドレイン層２（濃度５×１０19ｃｍ-3のＢｅ
をドーパントとして含んでいる）を順次成長させる。
１２ｎｍのｎ+−ＧａＡｓからなるチャネル層１４（濃
度１×１０19ｃｍ-3のＳｉをドーパントとして含んでい
る）を、また、チャネル層１４のうち基板１１の断差に
より高くなる部分に形成されたチャネル層１４上の一部
とチャネル層１４のうち基板１１の断差により低くなる
部分に形成されたチャネル層１４上に厚さ５０ｎｍのｉ
−Ａｌ0.3Ｇａ0.7Ａｓからなるゲート絶縁層１５を、ま
た、ゲート絶縁層１５上に厚さ２０ｎｍのｐ+−ＧａＡ
ｓからなるドレイン層２（濃度５×１０19ｃｍ-3のＢｅ
をドーパントとして含んでいる）を順次成長させる。
【００４６】このとき、各層においては、断差により高
くなる部分と低くなる部分とが断差において切断されて
おり、また、ドレイン層１２のうち基板１１の断差によ
り低くなる部分に形成されたドレイン層１２とチャネル
層１４のうち基板１１の断差により高くなる部分に形成
されたチャネル層１４とが互いの側面において接するよ
うに基板１１の断差及びゲート絶縁層１５の厚さが設定
されている。
くなる部分と低くなる部分とが断差において切断されて
おり、また、ドレイン層１２のうち基板１１の断差によ
り低くなる部分に形成されたドレイン層１２とチャネル
層１４のうち基板１１の断差により高くなる部分に形成
されたチャネル層１４とが互いの側面において接するよ
うに基板１１の断差及びゲート絶縁層１５の厚さが設定
されている。
【００４７】これにより、ドレイン層１２のうち基板１
１の断差により低くなる部分に形成されたドレイン層１
２とチャネル層１４のうち基板１１の断差により高くな
る部分に形成されたチャネル層１４とが互いの側面で接
合し、その接合面においてバンド間トンネル接合が形成
される。
１の断差により低くなる部分に形成されたドレイン層１
２とチャネル層１４のうち基板１１の断差により高くな
る部分に形成されたチャネル層１４とが互いの側面で接
合し、その接合面においてバンド間トンネル接合が形成
される。
【００４８】その後、リフトオフ法により、ドレイン層
１２のうち基板１１の断差により高くなる部分に形成さ
れたドレイン層１２上にＡｌ膜からなるゲート電極６
を、また、ドレイン層１２のうち基板１１の断差により
低くなる部分に形成されたドレイン層１２上の一部にＡ
ｕＺｎ／Ａｕからなるドレイン電極１７を、また、チャ
ネル層１４のうち基板１１の断差により高くなる部分に
形成されたチャネル層１４上の一部にＡｕＧｅ／Ａｕ多
層膜からなるソース電極１８をそれぞれ形成する。
１２のうち基板１１の断差により高くなる部分に形成さ
れたドレイン層１２上にＡｌ膜からなるゲート電極６
を、また、ドレイン層１２のうち基板１１の断差により
低くなる部分に形成されたドレイン層１２上の一部にＡ
ｕＺｎ／Ａｕからなるドレイン電極１７を、また、チャ
ネル層１４のうち基板１１の断差により高くなる部分に
形成されたチャネル層１４上の一部にＡｕＧｅ／Ａｕ多
層膜からなるソース電極１８をそれぞれ形成する。
【００４９】上述した一連の工程により製造されたトン
ネルトランジスタにおいては、トンネル接合を形成する
ために接合面を露出させる加工プロセスが必要なく、良
質な接合界面が得られる。それにより、従来例と比べ
て、負性抵抗特性の劣化原因となる余剰電流が１桁以上
減少した。
ネルトランジスタにおいては、トンネル接合を形成する
ために接合面を露出させる加工プロセスが必要なく、良
質な接合界面が得られる。それにより、従来例と比べ
て、負性抵抗特性の劣化原因となる余剰電流が１桁以上
減少した。
【００５０】以上説明した第１及び第２の実施の形態に
おいては、ドレイン領域がｐ型である場合について説明
したが、ｎ型である場合においても本発明において適用
することができる。
おいては、ドレイン領域がｐ型である場合について説明
したが、ｎ型である場合においても本発明において適用
することができる。
【００５１】また、用いられる材料においては、基板、
ドレイン層及びチャネル層としてＧａＡｓを、絶縁層及
びゲート絶縁層としてＡｌＧａＡｓをそれぞれ用いた
が、本発明はこれに限られることはなく、他の材料を用
いることもできる。
ドレイン層及びチャネル層としてＧａＡｓを、絶縁層及
びゲート絶縁層としてＡｌＧａＡｓをそれぞれ用いた
が、本発明はこれに限られることはなく、他の材料を用
いることもできる。
【００５２】例えば、ドレイン層及びチャネル層として
は、Ｓｉ，Ｇｅ，ＧａＡｓ，ＩｎＰ等の単一の半導体の
他、ＧａＡｓ／ＡｌＧａＡｓ，Ｇｅ／ＳｉＧｅ，Ｓｉ／
ＳｉＧｅＣ，Ｓｉ／ＧａＰ，Ｇｅ／ＧａＡｓ，ＩｎＡｓ
Ｐ／ＧａＡｓ，ＩｎＧａＡｓ／ＩｎＡｌＡｓ，ＩｎＧａ
Ａｓ／ＩｎＰ，ＧａＳｂ／ＡｌＧａＳｂ，ＩｎＡｓ／Ａ
ｌＧａＳｂ，ＩｎＳｂ／ＩｎＡｓ，ＨｇＣｂＴｅ／Ｃｂ
Ｔｅ等のヘテロ接合を有する半導体を用いることができ
る。また、絶縁層として、ＡｌＧａＡｓの他、禁止帯幅
の広いその他の半導体であるＳｉＯ2，Ｓｉ3Ｎ4，酸窒
化シリコン，Ａｌ2Ｏ3，ＴｉＯ3，ＰｂＺｒＴｉＯ3，Ｃ
ａＦ等を用いることができる。
は、Ｓｉ，Ｇｅ，ＧａＡｓ，ＩｎＰ等の単一の半導体の
他、ＧａＡｓ／ＡｌＧａＡｓ，Ｇｅ／ＳｉＧｅ，Ｓｉ／
ＳｉＧｅＣ，Ｓｉ／ＧａＰ，Ｇｅ／ＧａＡｓ，ＩｎＡｓ
Ｐ／ＧａＡｓ，ＩｎＧａＡｓ／ＩｎＡｌＡｓ，ＩｎＧａ
Ａｓ／ＩｎＰ，ＧａＳｂ／ＡｌＧａＳｂ，ＩｎＡｓ／Ａ
ｌＧａＳｂ，ＩｎＳｂ／ＩｎＡｓ，ＨｇＣｂＴｅ／Ｃｂ
Ｔｅ等のヘテロ接合を有する半導体を用いることができ
る。また、絶縁層として、ＡｌＧａＡｓの他、禁止帯幅
の広いその他の半導体であるＳｉＯ2，Ｓｉ3Ｎ4，酸窒
化シリコン，Ａｌ2Ｏ3，ＴｉＯ3，ＰｂＺｒＴｉＯ3，Ｃ
ａＦ等を用いることができる。
【００５３】また、上述した実施の形態においては、ソ
ース電極がチャネル層から直接引き出されているが、チ
ャネル層と同一の導電性を有する縮退した半導体領域を
介して引き出されてもよい。また、第２の実施の形態に
おいては、ゲート電極がドレイン層上に形成されている
が、ゲート絶縁層上に形成されていてもよい。
ース電極がチャネル層から直接引き出されているが、チ
ャネル層と同一の導電性を有する縮退した半導体領域を
介して引き出されてもよい。また、第２の実施の形態に
おいては、ゲート電極がドレイン層上に形成されている
が、ゲート絶縁層上に形成されていてもよい。
【００５４】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。
ているので、以下に記載するような効果を奏する。
【００５５】請求項１及び請求項３に記載のものにおい
ては、断差を有する基板上に、第１の半導体層、第１の
絶縁層、第２の半導体層及び第２の絶縁層がそれぞれ積
層され、第１の半導体層と第２の半導体層とが接合され
ることにより、その接合面においてバンド間トンネル接
合が形成されるが、その際、第１の半導体層のうち基板
の断差により高くなる部分に形成された第１の半導体層
と第２の半導体層のうち基板の断差により低くなる部分
に形成された第２の半導体層とが互いの側面において接
するように基板の断差及び第１の絶縁層の厚さが設定さ
れるため、第１の半導体層と第２の半導体層との接合面
が接合のために加工されることがなくなり、バンド間ト
ンネル接合が形成される接合面における残留不純物の量
を低減させることができる。
ては、断差を有する基板上に、第１の半導体層、第１の
絶縁層、第２の半導体層及び第２の絶縁層がそれぞれ積
層され、第１の半導体層と第２の半導体層とが接合され
ることにより、その接合面においてバンド間トンネル接
合が形成されるが、その際、第１の半導体層のうち基板
の断差により高くなる部分に形成された第１の半導体層
と第２の半導体層のうち基板の断差により低くなる部分
に形成された第２の半導体層とが互いの側面において接
するように基板の断差及び第１の絶縁層の厚さが設定さ
れるため、第１の半導体層と第２の半導体層との接合面
が接合のために加工されることがなくなり、バンド間ト
ンネル接合が形成される接合面における残留不純物の量
を低減させることができる。
【００５６】それにより、負性抵抗特性が向上して機能
素子としての応用範囲が広がり、素子特性の優れたトン
ネルトランジスタを提供することができる。
素子としての応用範囲が広がり、素子特性の優れたトン
ネルトランジスタを提供することができる。
【００５７】請求項２及び請求項４に記載のものにおい
ては、断差を有する基板上に、第２の半導体層、絶縁層
及び第１の半導体層がそれぞれ積層され、第１の半導体
層と第２の半導体層とが接合されることにより、その接
合面においてバンド間トンネル接合が形成されるが、そ
の際、第１の半導体層のうち基板の断差により低くなる
部分に形成された第１の半導体層と第２の半導体層のう
ち基板の断差により高くなる部分に形成された第２の半
導体層とが互いの側面において接するように基板の断差
及び絶縁層の厚さが設定されるため、上記同様の効果を
奏する。
ては、断差を有する基板上に、第２の半導体層、絶縁層
及び第１の半導体層がそれぞれ積層され、第１の半導体
層と第２の半導体層とが接合されることにより、その接
合面においてバンド間トンネル接合が形成されるが、そ
の際、第１の半導体層のうち基板の断差により低くなる
部分に形成された第１の半導体層と第２の半導体層のう
ち基板の断差により高くなる部分に形成された第２の半
導体層とが互いの側面において接するように基板の断差
及び絶縁層の厚さが設定されるため、上記同様の効果を
奏する。
【図１】本発明のトンネルトランジスタの第１の実施の
形態を示す断面図である。
形態を示す断面図である。
【図２】本発明のトンネルトランジスタの第２の実施の
形態を示す断面図である。
形態を示す断面図である。
【図３】従来のトンネルトランジスタの一例を示す構造
模式図である。
模式図である。
１，１１ 基板 ２，１２ ドレイン層 ３ 絶縁層 ４，１４ チャネル層 ５，１５ ゲート絶縁層 ６，１６ ゲート電極 ７，１７ ドレイン電極 ８，１８ ソース電極
Claims (4)
- 【請求項１】 断差を有する基板上に、第１の導電性を
具備する半導体からなる第１の半導体層と、絶縁性を具
備する第１の絶縁層と、前記第１の半導体層と異なる導
電性を具備する第２の半導体層と、絶縁性を具備する第
２の絶縁層とが順次積層され、 前記第１の半導体層のうち前記基板の断差により高くな
る部分に形成された第１の半導体層上に形成されたドレ
イン電極と、 前記第２の半導体層のうち前記基板の断差により低くな
る部分に形成された第２の半導体層上に形成されたソー
ス電極と、 前記第２の絶縁層上に形成されたゲート電極とを有して
なるトンネルトランジスタであって、 前記第１の半導体層のうち前記基板の断差により高くな
る部分に形成された第１の半導体層と前記第２の半導体
層のうち前記基板の断差により低くなる部分に形成され
た第２の半導体層とが互いの側面において接しているこ
とを特徴とするトンネルトランジスタ。 - 【請求項２】 断差を有する基板上に、第２の導電性を
具備する半導体からなる第２の半導体層と、絶縁性を具
備する絶縁層と、前記第２の半導体層と異なる導電性を
具備する第１の半導体層とが順次積層され、 前記第１の半導体層のうち前記基板の断差により高くな
る部分に形成された第１の半導体層上に形成されたゲー
ト電極と、 前記第１の半導体層のうち前記基板の断差により低くな
る部分に形成された第１の半導体層上に形成されたドレ
イン電極と、 前記第２の半導体層のうち前記基板の断差により高くな
る部分に形成された第２の半導体層上に形成されたソー
ス電極とを有してなるトンネルトランジスタであって、 前記第１の半導体層のうち前記基板の断差により低くな
る部分に形成された第１の半導体層と前記第２の半導体
層のうち前記基板の断差により高くなる部分に形成され
た第２の半導体層とが互いの側面において接しているこ
とを特徴とするトンネルトランジスタ。 - 【請求項３】 断差を有する基板上に第１の導電性を有
する第１の半導体層を形成する工程と、 前記第１の半導体層上に絶縁性を有する第１の絶縁層を
形成する工程と、 前記第１の絶縁層上に前記第１の半導体層と異なる導電
性を有する第２の半導体層を形成する工程と、 前記第２の半導体層上に絶縁性を有する第２の絶縁層を
形成する工程と、 前記第２の絶縁層上にゲート電極を形成する工程と、 前記第１の半導体層のうち前記基板の断差により高くな
る部分に形成された第１の半導体層上にドレイン電極を
形成する工程と、 前記第２の半導体層上のうち前記基板の断差により低く
なる部分に形成された第２の半導体層上にソース電極を
形成する工程とを順次行い、 前記第１の半導体層と前記第２の半導体層とを接合させ
ることにより、該接合面においてバンド間トンネル接合
を形成させるトンネルトランジスタの製造方法であっ
て、 前記第１の半導体層のうち前記基板の断差により高くな
る部分に形成された第１の半導体層と前記第２の半導体
層のうち前記基板の断差により低くなる部分に形成され
た第２の半導体層とが互いの側面において接するように
前記基板の断差及び前記第１の絶縁層の厚さを設定する
ことを特徴とするトンネルトランジスタの製造方法。 - 【請求項４】 断差を有する基板上に第２の導電性を有
する第２の半導体層を形成する工程と、 前記第２の半導体層上に絶縁性を有する絶縁層を形成す
る工程と、 前記絶縁層上に前記第２の半導体層と異なる導電性を有
する第１の半導体層を形成する工程と、 前記第１の半導体層のうち前記基板の断差により高くな
る部分に形成された第１の半導体層上にゲート電極を形
成する工程と、 前記第１の半導体層のうち前記基板の断差により低くな
る部分に形成された第１の半導体層上にドレイン電極を
形成する工程と、 前記第２の半導体層のうち前記基板の断差により高くな
る部分に形成された第２の半導体層にソース電極を形成
する工程とを順次行い、 前記第１の半導体層と前記第２の半導体層とを接合させ
ることにより、該接合面においてバンド間トンネル接合
を形成させるトンネルトランジスタの製造方法であっ
て、 前記第１の半導体層のうち前記基板の断差により低くな
る部分に形成された第１の半導体層と前記第２の半導体
層のうち前記基板の断差により高くなる部分に形成され
た第２の半導体層とが互いの側面において接するように
前記基板の断差及び前記絶縁層の厚さを設定することを
特徴とするトンネルトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23418996A JP2817726B2 (ja) | 1996-09-04 | 1996-09-04 | トンネルトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23418996A JP2817726B2 (ja) | 1996-09-04 | 1996-09-04 | トンネルトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1079518A JPH1079518A (ja) | 1998-03-24 |
| JP2817726B2 true JP2817726B2 (ja) | 1998-10-30 |
Family
ID=16967081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23418996A Expired - Fee Related JP2817726B2 (ja) | 1996-09-04 | 1996-09-04 | トンネルトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817726B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102220445B1 (ko) | 2019-07-01 | 2021-02-25 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
-
1996
- 1996-09-04 JP JP23418996A patent/JP2817726B2/ja not_active Expired - Fee Related
Also Published As
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|---|---|
| JPH1079518A (ja) | 1998-03-24 |
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