JP2630252B2 - トンネルトランジスタおよびその製造方法 - Google Patents
トンネルトランジスタおよびその製造方法Info
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- JP2630252B2 JP2630252B2 JP8705994A JP8705994A JP2630252B2 JP 2630252 B2 JP2630252 B2 JP 2630252B2 JP 8705994 A JP8705994 A JP 8705994A JP 8705994 A JP8705994 A JP 8705994A JP 2630252 B2 JP2630252 B2 JP 2630252B2
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Description
【０００１】
【産業上の利用分野】本発明は、高集積化，高速動作が
可能なトンネル現象利用のトランジスタに関するもので
ある。
可能なトンネル現象利用のトランジスタに関するもので
ある。
【０００２】
【従来の技術】半導体表面におけるｐ+ −ｎ+ 接合での
トンネル現象を利用し、通常のＳｉＭＯＳＦＥＴやＧａ
Ａｓ ＭＥＳＦＥＴとは動作原理の異なるトランジスタ
としてトンネルトランジスタが提案されている。このデ
バイスについては例えば、植村による特願平６−０２０
７０７号明細書に記載されている。このトランジスタ
は、ＭＯＳＦＥＴの微細化の極限で問題となってくるア
バランシーやトンネル効果を積極的に利用したものであ
り、高集積化を可能にする。この従来のトンネルトラン
ジスタの構造と動作を、その構造図を元に簡単に説明す
る。
トンネル現象を利用し、通常のＳｉＭＯＳＦＥＴやＧａ
Ａｓ ＭＥＳＦＥＴとは動作原理の異なるトランジスタ
としてトンネルトランジスタが提案されている。このデ
バイスについては例えば、植村による特願平６−０２０
７０７号明細書に記載されている。このトランジスタ
は、ＭＯＳＦＥＴの微細化の極限で問題となってくるア
バランシーやトンネル効果を積極的に利用したものであ
り、高集積化を可能にする。この従来のトンネルトラン
ジスタの構造と動作を、その構造図を元に簡単に説明す
る。
【０００３】図２は、従来のトンネルトランジスタの構
造模式図である。この従来のトンネルトランジスタは、
縮退していない基板１と、一導電型を有し縮退している
第１の半導体２と、縮退していない第２の半導体３と、
第１の半導体２と反対の導電型を有する第３の半導体４
と、第２の半導体３上に設けられた第５の半導体６と、
第５の半導体６上に設けられた第６の半導体７と、第６
の半導体７上に設けられたゲート電極８と、第１の半導
体２とオーミック接触を形成するソース電極９と、第３
の半導体４とオーミック接触を形成するドレイン電極１
０とから構成されている。
造模式図である。この従来のトンネルトランジスタは、
縮退していない基板１と、一導電型を有し縮退している
第１の半導体２と、縮退していない第２の半導体３と、
第１の半導体２と反対の導電型を有する第３の半導体４
と、第２の半導体３上に設けられた第５の半導体６と、
第５の半導体６上に設けられた第６の半導体７と、第６
の半導体７上に設けられたゲート電極８と、第１の半導
体２とオーミック接触を形成するソース電極９と、第３
の半導体４とオーミック接触を形成するドレイン電極１
０とから構成されている。
【０００４】この従来のトンネルトランジスタの動作に
ついて、基板１に半絶縁性ＧａＡｓ、第１の半導体２に
ｎ+ −ＧａＡｓ、第２の半導体３にアンドープＧａＡ
ｓ、第３の半導体４にｐ+ −ＧａＡｓ、第５の半導体６
にｎ+ −ＧａＡｓ、第７の半導体７にｉ−Ａｌ0.3 Ｇａ
0.7 Ａｓ、ゲート電極８にＡｌ、ソース電極９にＡｕＧ
ｅ、ドレイン電極１０にＡｕＺｎを用いた例について説
明する。
ついて、基板１に半絶縁性ＧａＡｓ、第１の半導体２に
ｎ+ −ＧａＡｓ、第２の半導体３にアンドープＧａＡ
ｓ、第３の半導体４にｐ+ −ＧａＡｓ、第５の半導体６
にｎ+ −ＧａＡｓ、第７の半導体７にｉ−Ａｌ0.3 Ｇａ
0.7 Ａｓ、ゲート電極８にＡｌ、ソース電極９にＡｕＧ
ｅ、ドレイン電極１０にＡｕＺｎを用いた例について説
明する。
【０００５】第５の半導体６は第１，第２および第３の
半導体２，３，４に接しているが、第３の半導体４に接
している部分は完全に空乏化するように第５の半導体６
のキャリア濃度と厚さを適当に選ぶ。このとき、第３の
半導体４と第２の半導体３上に第５の半導体６との間に
バンド間トンネル接合が形成され、その電流電圧特性に
負性抵抗特性が得られる。メサエッチングにより第３の
半導体４がトンネル接合部で先鋭化しているため、電界
集中が生じ、大きなトンネル電流が流れる。第２の半導
体３上の第５の半導体６はチャネルとして作用し、ソー
スの第１の半導体２に接する。ゲート電圧により、第５
の半導体６のキャリア濃度を変化させることで、トンネ
ル電流を変調でき、トランジスタ動作が得られる。
半導体２，３，４に接しているが、第３の半導体４に接
している部分は完全に空乏化するように第５の半導体６
のキャリア濃度と厚さを適当に選ぶ。このとき、第３の
半導体４と第２の半導体３上に第５の半導体６との間に
バンド間トンネル接合が形成され、その電流電圧特性に
負性抵抗特性が得られる。メサエッチングにより第３の
半導体４がトンネル接合部で先鋭化しているため、電界
集中が生じ、大きなトンネル電流が流れる。第２の半導
体３上の第５の半導体６はチャネルとして作用し、ソー
スの第１の半導体２に接する。ゲート電圧により、第５
の半導体６のキャリア濃度を変化させることで、トンネ
ル電流を変調でき、トランジスタ動作が得られる。
【０００６】
【発明が解決しようとする課題】従来のトンネルトラン
ジスタでは、図からわかるように、メサ上部において、
第３の半導体と第５の半導体との接合ができ、この部分
を通して、バンド間トンネル電流以外の余分な電流が流
れる。この結果、負性抵抗特性におけるバレイ電流が増
加し、そのピーク電流対バレイ電流の比（Ｐ／Ｖ比）は
減少し、機能素子としての応用が困難になる。
ジスタでは、図からわかるように、メサ上部において、
第３の半導体と第５の半導体との接合ができ、この部分
を通して、バンド間トンネル電流以外の余分な電流が流
れる。この結果、負性抵抗特性におけるバレイ電流が増
加し、そのピーク電流対バレイ電流の比（Ｐ／Ｖ比）は
減少し、機能素子としての応用が困難になる。
【０００７】本発明の目的は、負性抵抗特性のＰ／Ｖ比
を従来の構造に比べ増加したトンネルトランジスタを提
供することにある。
を従来の構造に比べ増加したトンネルトランジスタを提
供することにある。
【０００８】本発明の他の目的は、このようなトンネル
トランジスタの製造方法を提供することにある。
トランジスタの製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明のトンネルトラン
ジスタは、基板上の一部に、一導電型を有する縮退した
第１の半導体と、縮退していない第２の半導体と、前記
第１の半導体と反対の導電型を有し縮退した第３の半導
体と、縮退していない第４の半導体との積層構造を有
し、少なくとも前記第２の半導体の露出表面に第１の半
導体と同一の導電型を有し、前記第２の半導体よりも禁
止帯幅が同じもしくは狭い材料からなる縮退した第５の
半導体と、前記第５の半導体の層上に前記第５の半導体
よりも禁止帯幅の広い第６の半導体層と、前記第６の半
導体の層上にショットキー接合を有する電極と、前記第
１の半導体と第３の半導体にそれぞれオーミック接合を
形成する一対の電極とを有することを特徴としている。
ジスタは、基板上の一部に、一導電型を有する縮退した
第１の半導体と、縮退していない第２の半導体と、前記
第１の半導体と反対の導電型を有し縮退した第３の半導
体と、縮退していない第４の半導体との積層構造を有
し、少なくとも前記第２の半導体の露出表面に第１の半
導体と同一の導電型を有し、前記第２の半導体よりも禁
止帯幅が同じもしくは狭い材料からなる縮退した第５の
半導体と、前記第５の半導体の層上に前記第５の半導体
よりも禁止帯幅の広い第６の半導体層と、前記第６の半
導体の層上にショットキー接合を有する電極と、前記第
１の半導体と第３の半導体にそれぞれオーミック接合を
形成する一対の電極とを有することを特徴としている。
【００１０】また本発明のトンネルトランジスタの製造
方法は、基板上に、一導電型を有する縮退した第１の半
導体と、縮退していない第２の半導体と、前記第１の半
導体と反対の導電型を有し縮退した第３の半導体と、縮
退していない第４の半導体とを積層する工程と、ドレイ
ン領域をメサ形状に残し、前記第１の半導体の一部を露
出させる工程と、以上の構造の表面に、チャネル層とな
る第５の半導体を形成する工程と、前記第５の半導体上
に、ゲート絶縁層となる第６の半導体を形成する工程
と、前記第６の半導体上にゲート電極を形成する工程
と、前記露出された第１の半導体上にソース電極を形成
する工程と、前記第３の半導体上に、ドレイン電極を形
成する工程と、を含むことを特徴としている。
方法は、基板上に、一導電型を有する縮退した第１の半
導体と、縮退していない第２の半導体と、前記第１の半
導体と反対の導電型を有し縮退した第３の半導体と、縮
退していない第４の半導体とを積層する工程と、ドレイ
ン領域をメサ形状に残し、前記第１の半導体の一部を露
出させる工程と、以上の構造の表面に、チャネル層とな
る第５の半導体を形成する工程と、前記第５の半導体上
に、ゲート絶縁層となる第６の半導体を形成する工程
と、前記第６の半導体上にゲート電極を形成する工程
と、前記露出された第１の半導体上にソース電極を形成
する工程と、前記第３の半導体上に、ドレイン電極を形
成する工程と、を含むことを特徴としている。
【００１１】
【作用】従来のトンネルトランジスタのメサ上部におけ
る第３の半導体と第５の半導体との間に電流障壁層とな
る第４の半導体を挿入することにより、この間を流れる
リーク電流を減らし、Ｐ／Ｖ比の増加をはかれる。
る第３の半導体と第５の半導体との間に電流障壁層とな
る第４の半導体を挿入することにより、この間を流れる
リーク電流を減らし、Ｐ／Ｖ比の増加をはかれる。
【００１２】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。
に説明する。
【００１３】図１は、本発明の実施例を示す模式図であ
る。図１において図２と同じ記号は図２と同等物で同一
機能を果たすものである。
る。図１において図２と同じ記号は図２と同等物で同一
機能を果たすものである。
【００１４】このトンネルトランジスタは、基板１上の
一部に一導電型を有する縮退した第１の半導体２と、縮
退していない第２の半導体３と、第１の半導体２と反対
の導電型を有し縮退した第３の半導体４と、縮退してい
ない第４の半導体５との積層構造を有し、第１，第２，
第３，第４の半導体２，３，４，５の露出表面に、第１
の半導体２と同一の導電型を有し、第２の半導体３より
も禁止帯幅が同じもしくは狭い材料からなる縮退した第
５の半導体６と、第５の半導体６上に第５の半導体６よ
りも禁止帯幅の広い第６の半導体７と、第６の半導体７
上に設けられたゲート電極８と、第１の半導体２とオー
ミック接触を形成するソース電極９と、第３の半導体４
とオーミック接触を形成するドレイン電極１０とを有し
ている。
一部に一導電型を有する縮退した第１の半導体２と、縮
退していない第２の半導体３と、第１の半導体２と反対
の導電型を有し縮退した第３の半導体４と、縮退してい
ない第４の半導体５との積層構造を有し、第１，第２，
第３，第４の半導体２，３，４，５の露出表面に、第１
の半導体２と同一の導電型を有し、第２の半導体３より
も禁止帯幅が同じもしくは狭い材料からなる縮退した第
５の半導体６と、第５の半導体６上に第５の半導体６よ
りも禁止帯幅の広い第６の半導体７と、第６の半導体７
上に設けられたゲート電極８と、第１の半導体２とオー
ミック接触を形成するソース電極９と、第３の半導体４
とオーミック接触を形成するドレイン電極１０とを有し
ている。
【００１５】一例として、基板１に半絶縁性ＧａＡｓ、
第１の半導体２にｎ+ −ＧａＡｓ、第２の半導体３にア
ンドープＧａＡｓ、第３の半導体４にｐ+ −ＧａＡｓ、
第４の半導体５にアンドープＧａＡｓ、第５の半導体６
にｎ+ −ＧａＡｓ、第６の半導体７にアンドープＡｌ
0.3 Ｇａ0.7 Ａｓ、ゲート電極８にＡｌ、ソース電極９
にＡｕＧｅ、ドレイン電極１０にＡｕＺｎを用いる。
第１の半導体２にｎ+ −ＧａＡｓ、第２の半導体３にア
ンドープＧａＡｓ、第３の半導体４にｐ+ −ＧａＡｓ、
第４の半導体５にアンドープＧａＡｓ、第５の半導体６
にｎ+ −ＧａＡｓ、第６の半導体７にアンドープＡｌ
0.3 Ｇａ0.7 Ａｓ、ゲート電極８にＡｌ、ソース電極９
にＡｕＧｅ、ドレイン電極１０にＡｕＺｎを用いる。
【００１６】第５の半導体６は、第１，第２，第３およ
び第４の半導体２．３，４，５に接しているが、第３の
半導体４に接している部分は完全に空乏化するように第
５の半導体６のキャリア濃度と厚さを適当に選ぶ。この
とき、第３の半導体４と第２の半導体３上の第５の半導
体６との間にバンド間トンネル接合が形成される。メサ
エッチングにより第３の半導体４がトンネル接合部で先
鋭化しているため、電界集中が生じ、大きなトンネル電
流が流れる。第２の半導体３上の第５の半導体６はチャ
ネルとして作用し、ソースの第１の半導体２に接する。
ゲート電圧により、第５の半導体６のキャリア濃度を変
化させることができ、トンネル電流を変調できる。ここ
で、第４の半導体５が第３の半導体４と第５の半導体６
との間に挿入されていることにより、この部分を流れる
電流成分は抑制され、ソース・ドレイン間にはメサ側面
に形成されたバンド間接合を流れる電流成分のみとな
る。この結果、負性抵抗特性を劣化させる要因であるリ
ーク電流が少なくなり、特性が向上する。
び第４の半導体２．３，４，５に接しているが、第３の
半導体４に接している部分は完全に空乏化するように第
５の半導体６のキャリア濃度と厚さを適当に選ぶ。この
とき、第３の半導体４と第２の半導体３上の第５の半導
体６との間にバンド間トンネル接合が形成される。メサ
エッチングにより第３の半導体４がトンネル接合部で先
鋭化しているため、電界集中が生じ、大きなトンネル電
流が流れる。第２の半導体３上の第５の半導体６はチャ
ネルとして作用し、ソースの第１の半導体２に接する。
ゲート電圧により、第５の半導体６のキャリア濃度を変
化させることができ、トンネル電流を変調できる。ここ
で、第４の半導体５が第３の半導体４と第５の半導体６
との間に挿入されていることにより、この部分を流れる
電流成分は抑制され、ソース・ドレイン間にはメサ側面
に形成されたバンド間接合を流れる電流成分のみとな
る。この結果、負性抵抗特性を劣化させる要因であるリ
ーク電流が少なくなり、特性が向上する。
【００１７】このような構造のトンネルトランジスタ
は、次のようにして作製する。
は、次のようにして作製する。
【００１８】まず、図３に示すように、基板１をＭＢＥ
装置に導入し、基板上に分子線エピタキシャル法により
第１の半導体２から第４の半導体５として、ｎ+ −Ｇａ
Ａｓ（１×１０19ｃｍ-3，３００ｎｍ）、アンドープＧ
ａＡｓ（２００ｎｍ）、ｐ+−ＧａＡｓ（１×１０20ｃ
ｍ-3，１００ｎｍ）、アンドープＧａＡｓ（５０ｎｍ）
を、基板温度５２０℃で順次成長する。
装置に導入し、基板上に分子線エピタキシャル法により
第１の半導体２から第４の半導体５として、ｎ+ −Ｇａ
Ａｓ（１×１０19ｃｍ-3，３００ｎｍ）、アンドープＧ
ａＡｓ（２００ｎｍ）、ｐ+−ＧａＡｓ（１×１０20ｃ
ｍ-3，１００ｎｍ）、アンドープＧａＡｓ（５０ｎｍ）
を、基板温度５２０℃で順次成長する。
【００１９】次に、図４に示すように、リソグラフィと
エッチングによりドレイン領域をメサ形状に残し、第１
の半導体２であるｎ+ −ＧａＡｓの一部を露出させる。
有機洗浄によるクリーニングを行った後、再び試料をＭ
ＢＥ装置に導入し、図５に示すように、形成した構造表
面にチャネル層となる第５の半導体６のｎ+ −ＧａＡｓ
（１×１０19ｃｍ-3，１．２ｎｍ）、およびゲート絶縁
層となる第６の半導体７のアンドープＡｌ0.3 Ｇａ0.7
Ａｓ（４０ｎｍ）を再成長させる。その後、第６の半導
体７上にＡｌを蒸着し、ショットキー接合を形成し、ゲ
ート電極とする。
エッチングによりドレイン領域をメサ形状に残し、第１
の半導体２であるｎ+ −ＧａＡｓの一部を露出させる。
有機洗浄によるクリーニングを行った後、再び試料をＭ
ＢＥ装置に導入し、図５に示すように、形成した構造表
面にチャネル層となる第５の半導体６のｎ+ −ＧａＡｓ
（１×１０19ｃｍ-3，１．２ｎｍ）、およびゲート絶縁
層となる第６の半導体７のアンドープＡｌ0.3 Ｇａ0.7
Ａｓ（４０ｎｍ）を再成長させる。その後、第６の半導
体７上にＡｌを蒸着し、ショットキー接合を形成し、ゲ
ート電極とする。
【００２０】次に、図６に示すように、Ａｌおよび第
６，第５，第４の半導体７，６，５層をゲート電極８の
形状にエッチングする。
６，第５，第４の半導体７，６，５層をゲート電極８の
形状にエッチングする。
【００２１】次に、図７に示すように、リフトオフによ
り、ＡｕＧｅを第１の半導体２のｎ+ −ＧａＡｓ上に形
成し、アロイすることでソース電極９とする。最後にリ
フトオフによりドレイン電極１０であるＡｕＺｎを第３
の半導体４であるｐ+ −ＧａＡｓ上に形成し、トンネル
トランジスタの作製を完了する。
り、ＡｕＧｅを第１の半導体２のｎ+ −ＧａＡｓ上に形
成し、アロイすることでソース電極９とする。最後にリ
フトオフによりドレイン電極１０であるＡｕＺｎを第３
の半導体４であるｐ+ −ＧａＡｓ上に形成し、トンネル
トランジスタの作製を完了する。
【００２２】作製したトンネルトランジスタは、順方向
バイアス下でゲート電圧に依存した負性抵抗特性を示し
た。従来の構造に比べ、バレイ電流の抑制の結果、Ｐ／
Ｖ比はおよそ３倍程度増加した。
バイアス下でゲート電圧に依存した負性抵抗特性を示し
た。従来の構造に比べ、バレイ電流の抑制の結果、Ｐ／
Ｖ比はおよそ３倍程度増加した。
【００２３】以上の本発明の実施例では、第１の半導
体、第５の半導体の導電型としてｎ型、第３の半導体と
してｐ型のものしか示さなかったが、これらの導電型を
逆にしても同様の動作が得られる。第４の半導体として
はリーク電流を抑制できる層であれば、他の材料でもよ
い。また、第５の半導体をチャネル層とした構造につい
て示したが、第５の半導体として、第２の半導体よりも
その禁止帯幅が広く、かつ第１の半導体と同じ導電型を
示すイオン化不純物を含有した層を用い、第２の半導体
表面にチャネル層が形成される構造のトランジスタに適
用することも可能である。さらに、用いる材料として、
ＧａＡｓ／ＡｌＧａＡｓ系以外にも、ＳｉＧｅ／Ｓｉ、
Ｇｅ／ＧａＡｓ、ＩｎＧａＡｓ／ＩｎＡｌＡｓ、ＧａＳ
ｂ／ＡｌＧａＳｂなど他の半導体でも本発明が適用でき
ることは明らかである。
体、第５の半導体の導電型としてｎ型、第３の半導体と
してｐ型のものしか示さなかったが、これらの導電型を
逆にしても同様の動作が得られる。第４の半導体として
はリーク電流を抑制できる層であれば、他の材料でもよ
い。また、第５の半導体をチャネル層とした構造につい
て示したが、第５の半導体として、第２の半導体よりも
その禁止帯幅が広く、かつ第１の半導体と同じ導電型を
示すイオン化不純物を含有した層を用い、第２の半導体
表面にチャネル層が形成される構造のトランジスタに適
用することも可能である。さらに、用いる材料として、
ＧａＡｓ／ＡｌＧａＡｓ系以外にも、ＳｉＧｅ／Ｓｉ、
Ｇｅ／ＧａＡｓ、ＩｎＧａＡｓ／ＩｎＡｌＡｓ、ＧａＳ
ｂ／ＡｌＧａＳｂなど他の半導体でも本発明が適用でき
ることは明らかである。
【００２４】
【発明の効果】本発明のトンネルトランジスタの構造に
より、その負性抵抗特性のＰ／Ｖ比は従来の構造に比
べ、およそ３倍に増加した。
より、その負性抵抗特性のＰ／Ｖ比は従来の構造に比
べ、およそ３倍に増加した。
【図１】本発明の一実施例のトンネルトランジスタを示
す断面模式図である。
す断面模式図である。
【図２】従来のトンネルトランジスタの断面模式図であ
る。
る。
【図３】図１のトンネルトランジスタの製造方法を示す
断面模式図である。
断面模式図である。
【図４】図１のトンネルトランジスタの製造方法を示す
断面模式図である。
断面模式図である。
【図５】図１のトンネルトランジスタの製造方法を示す
断面模式図である。
断面模式図である。
【図６】図１のトンネルトランジスタの製造方法を示す
断面模式図である。
断面模式図である。
【図７】図１のトンネルトランジスタの製造方法を示す
断面模式図である。
断面模式図である。
１ 基板 ２ 第１の半導体 ３ 第２の半導体 ４ 第３の半導体 ５ 第４の半導体 ６ 第５の半導体 ７ 第６の半導体 ８ ゲート電極 ９ ソース電極 １０ ドレイン電極
Claims (5)
- 【請求項１】基板上の一部に、一導電型を有する縮退し
た第１の半導体と、縮退していない第２の半導体と、前
記第１の半導体と反対の導電型を有し縮退した第３の半
導体と、縮退していない第４の半導体との積層構造を有
し、少なくとも前記第２の半導体の露出表面に第１の半
導体と同一の導電型を有し、前記第２の半導体よりも禁
止帯幅が同じもしくは狭い材料からなる縮退した第５の
半導体と、前記第５の半導体の層上に前記第５の半導体
よりも禁止帯幅の広い第６の半導体層と、前記第６の半
導体の層上にショットキー接合を有する電極と、前記第
１の半導体と第３の半導体にそれぞれオーミック接合を
形成する一対の電極とを有することを特徴とするトンネ
ルトランジスタ。 - 【請求項２】基板上の一部に、一導電型を有する縮退し
た第１の半導体と、縮退していない第２の半導体と、前
記第１の半導体と反対の導電型を有し縮退した第３の半
導体と、リーク電流を抑制する層との積層構造を有し、
少なくとも前記第２の半導体の露出表面に第１の半導体
と同一の導電型を有し、前記第２の半導体よりも禁止帯
幅が同じもしくは狭い材料からなる縮退した第５の半導
体と、前記第５の半導体の層上に前記第５の半導体より
も禁止帯幅の広い第６の半導体層と、前記第６の半導体
の層上にショットキー接合を有する電極と、前記第１の
半導体と第３の半導体にそれぞれオーミック接合を形成
する一対の電極とを有することを特徴とするトンネルト
ランジスタ。 - 【請求項３】前記基板は半絶縁性ＧａＡｓ、前記第１の
半導体はｎ+ −ＧａＡｓ、前記第２の半導体はアンドー
プＧａＡｓ、前記第３の半導体はｐ+ −ＧａＡｓ、前記
第４の半導体はアンドープＧａＡｓ、前記第５の半導体
はｎ+ −ＧａＡｓ、前記第６の半導体はアンドープＡｌ
0.3 Ｇａ0.7 Ａｓであることを特徴とする請求項１記載
のトンネルトランジスタ。 - 【請求項４】基板上に、一導電型を有する縮退した第１
の半導体と、縮退していない第２の半導体と、前記第１
の半導体と反対の導電型を有し縮退した第３の半導体
と、縮退していない第４の半導体とを積層する工程と、 ドレイン領域をメサ形状に残し、前記第１の半導体の一
部を露出させる工程と、 以上の構造の表面に、チャネル層となる第５の半導体を
形成する工程と、 前記第５の半導体上に、ゲート絶縁層となる第６の半導
体を形成する工程と、 前記第６の半導体上にゲート電極を形成する工程と、 前記露出された第１の半導体上にソース電極を形成する
工程と、 前記第３の半導体上に、ドレイン電極を形成する工程
と、を含むことを特徴とするトンネルトランジスタの製
造方法。 - 【請求項５】基板上に、一導電型を有する縮退した第１
の半導体と、縮退していない第２の半導体と、前記第１
の半導体と反対の導電型を有し縮退した第３の半導体
と、リーク電流を抑制する層とを積層する工程と、 ドレイン領域をメサ形状に残し、前記第１の半導体の一
部を露出させる工程と、 以上の構造の表面に、チャネル層となる第５の半導体を
形成する工程と、 前記第５の半導体上に、ゲート絶縁層となる第６の半導
体を形成する工程と、 前記第６の半導体上にゲート電極を形成する工程と、 前記露出された第１の半導体上にソース電極を形成する
工程と、 前記第３の半導体上に、ドレイン電極を形成する工程
と、を含むことを特徴とするトンネルトランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8705994A JP2630252B2 (ja) | 1994-04-26 | 1994-04-26 | トンネルトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8705994A JP2630252B2 (ja) | 1994-04-26 | 1994-04-26 | トンネルトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297408A JPH07297408A (ja) | 1995-11-10 |
| JP2630252B2 true JP2630252B2 (ja) | 1997-07-16 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP8705994A Expired - Fee Related JP2630252B2 (ja) | 1994-04-26 | 1994-04-26 | トンネルトランジスタおよびその製造方法 |
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-
1994
- 1994-04-26 JP JP8705994A patent/JP2630252B2/ja not_active Expired - Fee Related
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| JPH07297408A (ja) | 1995-11-10 |
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