JP2827595B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2827595B2 JP2827595B2 JP3196320A JP19632091A JP2827595B2 JP 2827595 B2 JP2827595 B2 JP 2827595B2 JP 3196320 A JP3196320 A JP 3196320A JP 19632091 A JP19632091 A JP 19632091A JP 2827595 B2 JP2827595 B2 JP 2827595B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は低消費電力特性を有し、
高集積化、高速動作が可能なインバーター動作を行う機
能デバイスに関するものである。
高集積化、高速動作が可能なインバーター動作を行う機
能デバイスに関するものである。
【０００２】
【従来の技術】スタンバイ時の電力消費がほとんど無い
インバーター回路は高集積、低消費電力を可能にする集
積回路の基本構成回路として重要である。このようなイ
ンバーター回路としてはシリコン（Ｓｉ）半導体のＣＭ
ＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路である。こ
の回路はキャリアが電子のｎチャンネルＭＯＳＦＥＴ
（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ
Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と
キャリアが正孔であるｐチャンネルＭＯＳＦＥＴとをも
って構成されている。ｎチャンネルＭＯＳＦＥＴのソー
スはアース電位、ｐチャンネルＭＯＳＦＥＴのソースは
正の電位、２つのドレインは１つになり出力端子、２つ
のゲート電極は入力端子にそれぞれ接触されている。こ
こで、ｎチャンネルＭＯＳＦＥＴはゲート電位がソース
電位に比べて大きい時にソース・ドレイン間に電流が流
れるオン状態になり、小さいときはオフ状態になるよう
設計されている。ｐチャンネルＭＯＳＦＥＴはこの逆の
特性となっている。いま、入力電位が正電位の場合には
ｎチャンネルＭＯＳＦＥＴがオン状態、ｐチャンネルＭ
ＯＳＦＥＴはオフ状態になり、トランジスタに電流は流
れず、出力端子はアース電位となる。また、入力電位が
アース電位の場合にはｐチャンネルＭＯＳＦＥＴがオン
状態、ｎチャンネルＭＯＳＦＥＴはオフ状態になり、や
はりトランジスタに電流は流れず、出力端子は正電位と
なる。したがって、この回路では電流を流すことなくイ
ンバーター動作をすることになる。
インバーター回路は高集積、低消費電力を可能にする集
積回路の基本構成回路として重要である。このようなイ
ンバーター回路としてはシリコン（Ｓｉ）半導体のＣＭ
ＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路である。こ
の回路はキャリアが電子のｎチャンネルＭＯＳＦＥＴ
（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ
Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と
キャリアが正孔であるｐチャンネルＭＯＳＦＥＴとをも
って構成されている。ｎチャンネルＭＯＳＦＥＴのソー
スはアース電位、ｐチャンネルＭＯＳＦＥＴのソースは
正の電位、２つのドレインは１つになり出力端子、２つ
のゲート電極は入力端子にそれぞれ接触されている。こ
こで、ｎチャンネルＭＯＳＦＥＴはゲート電位がソース
電位に比べて大きい時にソース・ドレイン間に電流が流
れるオン状態になり、小さいときはオフ状態になるよう
設計されている。ｐチャンネルＭＯＳＦＥＴはこの逆の
特性となっている。いま、入力電位が正電位の場合には
ｎチャンネルＭＯＳＦＥＴがオン状態、ｐチャンネルＭ
ＯＳＦＥＴはオフ状態になり、トランジスタに電流は流
れず、出力端子はアース電位となる。また、入力電位が
アース電位の場合にはｐチャンネルＭＯＳＦＥＴがオン
状態、ｎチャンネルＭＯＳＦＥＴはオフ状態になり、や
はりトランジスタに電流は流れず、出力端子は正電位と
なる。したがって、この回路では電流を流すことなくイ
ンバーター動作をすることになる。
【０００３】
【発明が解決しようとする課題】ここで説明した動作原
理から明らかなように、このインバーター回路は導電型
の異なる独立な２つのトランジスタを用いて構成されて
いるため、半導体基板表面上にそれぞれの領域を取る必
要があり、また素子分離のために片方のトランジスタは
基板の導電型と反対の導電型のウェルと呼ばれる領域内
に作製する必要がある。このため、この回路は多くの電
力を消費する１つのトランジスタと１つの抵抗とからな
るインバーター回路よりも基板上の占有面積を小さくす
ることができず、高密度集積が困難であった。
理から明らかなように、このインバーター回路は導電型
の異なる独立な２つのトランジスタを用いて構成されて
いるため、半導体基板表面上にそれぞれの領域を取る必
要があり、また素子分離のために片方のトランジスタは
基板の導電型と反対の導電型のウェルと呼ばれる領域内
に作製する必要がある。このため、この回路は多くの電
力を消費する１つのトランジスタと１つの抵抗とからな
るインバーター回路よりも基板上の占有面積を小さくす
ることができず、高密度集積が困難であった。
【０００４】本発明の目的は、従来の低消費電力インバ
ーター回路の有する欠点を除去し、高密度集積を可能に
する単一素子からなるインバーター回路を提供すること
にある。
ーター回路の有する欠点を除去し、高密度集積を可能に
する単一素子からなるインバーター回路を提供すること
にある。
【０００５】
【課題を解決するための手段】本発明は、基板上の一部
に、第一導電型を有し縮退した第１の半導体層と、第二
導電型を有し不純物濃度が第１の半導体層から遠ざかる
につれ徐々に増加する第２の半導体層と、第二導電型を
有し縮退した第３の半導体層と、第一導電型を有し縮退
した第４の半導体層と、第一導電型を有し不純物濃度が
第４の半導体層から遠ざかるにつれ徐々に減少する第５
の半導体層と、第二導電型を有し縮退した第６の半導体
層とが順次積層された構造であり、少なくとも前記第２
の半導体層および第５の半導体層の露出表面に第２およ
び第４の半導体層の半導体よりも禁止帯幅が広い材料か
らなる絶縁層とこの絶縁層上の電極を有し、前記第１の
半導体層と第６の半導体層および第３または第４の半導
体層にオーミック電極を有することを特徴とする。
に、第一導電型を有し縮退した第１の半導体層と、第二
導電型を有し不純物濃度が第１の半導体層から遠ざかる
につれ徐々に増加する第２の半導体層と、第二導電型を
有し縮退した第３の半導体層と、第一導電型を有し縮退
した第４の半導体層と、第一導電型を有し不純物濃度が
第４の半導体層から遠ざかるにつれ徐々に減少する第５
の半導体層と、第二導電型を有し縮退した第６の半導体
層とが順次積層された構造であり、少なくとも前記第２
の半導体層および第５の半導体層の露出表面に第２およ
び第４の半導体層の半導体よりも禁止帯幅が広い材料か
らなる絶縁層とこの絶縁層上の電極を有し、前記第１の
半導体層と第６の半導体層および第３または第４の半導
体層にオーミック電極を有することを特徴とする。
【０００６】
【実施例】以下、本発明について実施例を示す図面を参
照して詳細に説明する。
照して詳細に説明する。
【０００７】図１は本発明の実施例の層構造を示す模式
図である。図１においては１は基板、２は一導電型を有
し縮退した第１の半導体は３は該第１の半導体と反対の
導電型を有しキャリア濃度が第１の半導体から遠ざかる
につれ徐々に増加する第２の半導体、４は該第２の半導
体と同一の導電型を有し縮退した第３の半導体、５は前
記第１の半導体と同一の導電型を有し縮退した第４の半
導体、６は該４の半導体と同一の導電型を有しキャリア
濃度が第４の半導体から遠ざかるにつれ徐々に減少する
第５の半導体、７は該第５の半導体と反対の導電型を有
し縮退した第６の半導体、８は少なくとも前記第２の半
導体および第５の半導体の露出表面にこれらの半導体よ
りも禁止帯幅が広い材料からなる絶縁層、９は該絶縁層
上に設けられたゲート電極、１０は前記第１の半導体と
オーミック接合を形成する第１の電極、１１は第３また
は第４の半導体にオーミック接合を形成する第２の電
極、１２は第６の半導体にオーミック接合を形成する第
３の電極である。
図である。図１においては１は基板、２は一導電型を有
し縮退した第１の半導体は３は該第１の半導体と反対の
導電型を有しキャリア濃度が第１の半導体から遠ざかる
につれ徐々に増加する第２の半導体、４は該第２の半導
体と同一の導電型を有し縮退した第３の半導体、５は前
記第１の半導体と同一の導電型を有し縮退した第４の半
導体、６は該４の半導体と同一の導電型を有しキャリア
濃度が第４の半導体から遠ざかるにつれ徐々に減少する
第５の半導体、７は該第５の半導体と反対の導電型を有
し縮退した第６の半導体、８は少なくとも前記第２の半
導体および第５の半導体の露出表面にこれらの半導体よ
りも禁止帯幅が広い材料からなる絶縁層、９は該絶縁層
上に設けられたゲート電極、１０は前記第１の半導体と
オーミック接合を形成する第１の電極、１１は第３また
は第４の半導体にオーミック接合を形成する第２の電
極、１２は第６の半導体にオーミック接合を形成する第
３の電極である。
【０００８】本発明の実施例の動作原理について基板１
にＳｉ、第１の半導体２にｐ+ −Ｓｉ、第２の半導体３
に上に行くに従いドーピング濃度が徐々に増加している
ｎ−Ｓｉ、第３の半導体４にｎ+ −Ｓｉ、第４の半導体
５にｐ+ −Ｓｉ、第５の半導体６に第４の半導体から離
れるに従いドーピング濃度が徐々に減少しているｐ−Ｓ
ｉ、第６の半導体７にｎ+ −Ｓｉ、絶縁膜８にＳｉ
Ｏ2 、ゲート電極９、第１の電極１０、第２の電極１１
および第３の電極１２にＡｌを用いて説明する。
にＳｉ、第１の半導体２にｐ+ −Ｓｉ、第２の半導体３
に上に行くに従いドーピング濃度が徐々に増加している
ｎ−Ｓｉ、第３の半導体４にｎ+ −Ｓｉ、第４の半導体
５にｐ+ −Ｓｉ、第５の半導体６に第４の半導体から離
れるに従いドーピング濃度が徐々に減少しているｐ−Ｓ
ｉ、第６の半導体７にｎ+ −Ｓｉ、絶縁膜８にＳｉ
Ｏ2 、ゲート電極９、第１の電極１０、第２の電極１１
および第３の電極１２にＡｌを用いて説明する。
【０００９】このデバイスは多数の半導体層からなって
いるが、同じ導電型の半導体層間は常に導通状態になっ
ている。また、第３の半導体と第４の半導体との接合は
縮退した半導体同士によるトンネル接合となっており常
に導通状態になっている。第１の電極をアース電位に
し、第３の電極を正電位Ｖｃｃにしておくと、第１の半
導体と第２の半導体との間および第５の半導体と第６の
半導体との間が逆方向バイアスになり、これらの接合は
非導通状態となり第１の電極と第３の電極間には電流は
流れない。したがって第２の電極の電位は１／２Ｖｃｃ
となり、第２から第６の半導体もほぼこの電位となって
いる。
いるが、同じ導電型の半導体層間は常に導通状態になっ
ている。また、第３の半導体と第４の半導体との接合は
縮退した半導体同士によるトンネル接合となっており常
に導通状態になっている。第１の電極をアース電位に
し、第３の電極を正電位Ｖｃｃにしておくと、第１の半
導体と第２の半導体との間および第５の半導体と第６の
半導体との間が逆方向バイアスになり、これらの接合は
非導通状態となり第１の電極と第３の電極間には電流は
流れない。したがって第２の電極の電位は１／２Ｖｃｃ
となり、第２から第６の半導体もほぼこの電位となって
いる。
【００１０】さて、このようなバイアス状態でゲート電
極を正電位Ｖｃｃとするとｎ型の第２の半導体と絶縁膜
との界面には高濃度の電子蓄積が起こり、絶縁膜との界
面の第１の半導体層と第２の半導体との間は等価的なｐ
+ −ｎ+ トンネル接合を形成する。したがって、この界
面を通して第１の半導体と第３の半導体は導通状態とな
る。一方、ｐ型の導電型を有する第５の半導体と絶縁膜
との界面にはほとんど電子の蓄積（ｎ反転）は起こらな
い。第５の半導体は不純物濃度が徐々に変化しているの
で第５の半導体中の第６の半導体に近い低濃度の部分が
たとえｎ反転してもそれに隣接して十分な幅で空乏層が
生じておりトンネル接合は形成されず、第４及び第５の
半導体と第６の半導体間は非導通状態を保持する。この
結果、第２の電極は第１の電極の電位と同じアース電位
となる。
極を正電位Ｖｃｃとするとｎ型の第２の半導体と絶縁膜
との界面には高濃度の電子蓄積が起こり、絶縁膜との界
面の第１の半導体層と第２の半導体との間は等価的なｐ
+ −ｎ+ トンネル接合を形成する。したがって、この界
面を通して第１の半導体と第３の半導体は導通状態とな
る。一方、ｐ型の導電型を有する第５の半導体と絶縁膜
との界面にはほとんど電子の蓄積（ｎ反転）は起こらな
い。第５の半導体は不純物濃度が徐々に変化しているの
で第５の半導体中の第６の半導体に近い低濃度の部分が
たとえｎ反転してもそれに隣接して十分な幅で空乏層が
生じておりトンネル接合は形成されず、第４及び第５の
半導体と第６の半導体間は非導通状態を保持する。この
結果、第２の電極は第１の電極の電位と同じアース電位
となる。
【００１１】反対に、ゲート電極をアース電位にすると
ｐ型の導電型を有する第５の半導体と絶縁膜との界面に
は高濃度の正孔蓄積が起こり、絶縁膜との界面の第６の
半導体層と第５の半導体との間は等価的なｎ+ −ｐ+ト
ンネル接合を形成する。したがって、この界面を通して
第４の半導体と第６の半導体は導通状態となる。一方、
ｎ型の導電型を有する第２の半導体と絶縁膜との界面に
はほとんど正孔の蓄積（ｐ反転）は起こらない。第２の
半導体は不純物濃度が徐々に変化しているので第２の半
導体中の第１の半導体に近い低濃度の部分がたとえｐ反
転してもそれに隣接して第２の半導体中に十分な幅で空
乏層が生じておりトンネル接合は形成されず、第１の半
導体と第２及び第３の半導体間は非導通状態を保持す
る。この結果、第２の電極は第３の電極の電位と同じ正
電位となる。
ｐ型の導電型を有する第５の半導体と絶縁膜との界面に
は高濃度の正孔蓄積が起こり、絶縁膜との界面の第６の
半導体層と第５の半導体との間は等価的なｎ+ −ｐ+ト
ンネル接合を形成する。したがって、この界面を通して
第４の半導体と第６の半導体は導通状態となる。一方、
ｎ型の導電型を有する第２の半導体と絶縁膜との界面に
はほとんど正孔の蓄積（ｐ反転）は起こらない。第２の
半導体は不純物濃度が徐々に変化しているので第２の半
導体中の第１の半導体に近い低濃度の部分がたとえｐ反
転してもそれに隣接して第２の半導体中に十分な幅で空
乏層が生じておりトンネル接合は形成されず、第１の半
導体と第２及び第３の半導体間は非導通状態を保持す
る。この結果、第２の電極は第３の電極の電位と同じ正
電位となる。
【００１２】これらの結果から、このデバイスではゲー
ト電極に印加する電位と反対の電位が第２の電極に生じ
ることになり、インバーター動作を行っていることがわ
かる。また、かならずどこか１つの半導体層間は逆バイ
アスになって非導通状態になっているため、第１の電極
と第３の電極間には電流は流れない。したがって、低消
費電力であることがわかる。
ト電極に印加する電位と反対の電位が第２の電極に生じ
ることになり、インバーター動作を行っていることがわ
かる。また、かならずどこか１つの半導体層間は逆バイ
アスになって非導通状態になっているため、第１の電極
と第３の電極間には電流は流れない。したがって、低消
費電力であることがわかる。
【００１３】次に本発明によるデバイスの製造方法の一
例について説明する。まず、結晶成長法に分子線エピタ
キシー（ＭＢＥ、Ｍｏｌｅｃｕｌａｒ ＢｅａｍＥｐｉ
ｔａｘｙ）を用い、Ｓｉ基板上に厚さ２００ｎｍのｐ+
−Ｓｉ（不純物濃度ｐ＝７ｘ１０1 9 ｃｍ- 3 ）、１０
０ｎｍのｎ−Ｓｉ（基板側から積層方向に向かって不純
物濃度がｎ＝１ｘ１０1 8 →７ｘ１０1 9 ｃｍ- 3 と増
加する）、２０ｎｍのｎ+ −Ｓｉ（ｎ＝７ｘ１０1 9 ｃ
ｍ- 3 ）、２０ｎｍのｐ+ −Ｓｉ（ｐ＝７ｘ１０1 9 ｃ
ｍ- 3 ）、１００ｎｍのｐ−Ｓｉ（基板側から積層方向
に向かって不純物濃度がｐ＝７ｘ１０1 9 →１ｘ１０
1 8 ｃｍ- 3 と減少する）、３０ｎｍのｎ+ −Ｓｉ（ｎ
＝７ｘ１０1 9 ｃｍ- 3 ）を順次成長する。次にリソグ
ラフィとエッチングにより第１の半導体であるｎ+ −Ｓ
ｉの一部を露出させ、この露出部を熱酸化して絶縁膜で
あるＳｉＯ2 （厚さ６ｎｍ）を形成する。最後に、それ
ぞれの電極を形成するために第１の半導体、第４の半導
体、第６の半導体の一部を露出させた後、Ａｌを蒸着す
る。これにより、高集積化を可能にする単一素子からな
る低消費電力のインバーター回路が実現できた。
例について説明する。まず、結晶成長法に分子線エピタ
キシー（ＭＢＥ、Ｍｏｌｅｃｕｌａｒ ＢｅａｍＥｐｉ
ｔａｘｙ）を用い、Ｓｉ基板上に厚さ２００ｎｍのｐ+
−Ｓｉ（不純物濃度ｐ＝７ｘ１０1 9 ｃｍ- 3 ）、１０
０ｎｍのｎ−Ｓｉ（基板側から積層方向に向かって不純
物濃度がｎ＝１ｘ１０1 8 →７ｘ１０1 9 ｃｍ- 3 と増
加する）、２０ｎｍのｎ+ −Ｓｉ（ｎ＝７ｘ１０1 9 ｃ
ｍ- 3 ）、２０ｎｍのｐ+ −Ｓｉ（ｐ＝７ｘ１０1 9 ｃ
ｍ- 3 ）、１００ｎｍのｐ−Ｓｉ（基板側から積層方向
に向かって不純物濃度がｐ＝７ｘ１０1 9 →１ｘ１０
1 8 ｃｍ- 3 と減少する）、３０ｎｍのｎ+ −Ｓｉ（ｎ
＝７ｘ１０1 9 ｃｍ- 3 ）を順次成長する。次にリソグ
ラフィとエッチングにより第１の半導体であるｎ+ −Ｓ
ｉの一部を露出させ、この露出部を熱酸化して絶縁膜で
あるＳｉＯ2 （厚さ６ｎｍ）を形成する。最後に、それ
ぞれの電極を形成するために第１の半導体、第４の半導
体、第６の半導体の一部を露出させた後、Ａｌを蒸着す
る。これにより、高集積化を可能にする単一素子からな
る低消費電力のインバーター回路が実現できた。
【００１４】以上の本発明の実施例では、第１の半導体
としてｐ型の伝導型を有するものについて示したが、反
対の伝導型であるｎ型の半導体を用いてもよいことは明
らかであり、この場合には全部の半導体層の伝導型を反
対にし、バイアス電圧も反対にすればよい。また、図１
ではゲート電極形成部が垂直断面のものしか示さなかっ
たが、ここがメサ構造あるいは逆メサ構造であってもか
まわない。材料としては、第１から第６の半導体として
Ｓｉしか示さなかったが、これらの層はＧａＡｓ、Ｇ
ｅ、ＩｎＰ、ＩｎＧａＡｓ、ＧａＳｂ、ＩｎＡｓなど他
の半導体でも本発明が適用できることは明かである。ま
た、第１から第６の半導体間の接合は１種類の半導体か
らなるホモ接合だけでなく、異種の半導体どうしからな
るヘテロ接合でも良い。さらに、ここでは絶縁層として
ＳｉＯ2 を用いたが，Ｓｉ3 Ｎ4 など他の絶縁体やＡｌ
ＧａＡｓ、ＡｌＩｎＡｓ、ＡｌＧａＳｂ、ＧａＰなど第
１から第６の半導体よりも禁止帯幅の広い半導体であっ
ても良いことは明かである。
としてｐ型の伝導型を有するものについて示したが、反
対の伝導型であるｎ型の半導体を用いてもよいことは明
らかであり、この場合には全部の半導体層の伝導型を反
対にし、バイアス電圧も反対にすればよい。また、図１
ではゲート電極形成部が垂直断面のものしか示さなかっ
たが、ここがメサ構造あるいは逆メサ構造であってもか
まわない。材料としては、第１から第６の半導体として
Ｓｉしか示さなかったが、これらの層はＧａＡｓ、Ｇ
ｅ、ＩｎＰ、ＩｎＧａＡｓ、ＧａＳｂ、ＩｎＡｓなど他
の半導体でも本発明が適用できることは明かである。ま
た、第１から第６の半導体間の接合は１種類の半導体か
らなるホモ接合だけでなく、異種の半導体どうしからな
るヘテロ接合でも良い。さらに、ここでは絶縁層として
ＳｉＯ2 を用いたが，Ｓｉ3 Ｎ4 など他の絶縁体やＡｌ
ＧａＡｓ、ＡｌＩｎＡｓ、ＡｌＧａＳｂ、ＧａＰなど第
１から第６の半導体よりも禁止帯幅の広い半導体であっ
ても良いことは明かである。
【００１５】
【発明の効果】本発明により単一素子からなる低消費電
力のインバーター回路を実現することができ、高密度集
積が可能になる。
力のインバーター回路を実現することができ、高密度集
積が可能になる。
【図１】本発明の実施例を示概略断面図である。
１ 基板 ２ 第１の半導体 ３ 第２の半導体 ４ 第３の半導体 ５ 第４の半導体 ６ 第５の半導体 ７ 第６の半導体 ８ 絶縁膜 ９ ゲート電極 １０ 第１の電極 １１ 第２の電極 １２ 第３の電極
Claims (2)
- 【請求項１】 基板上の一部に、第一導電型を有し縮退
した第１の半導体層と、第二導電型を有し不純物濃度が
第１の半導体層から遠ざかるにつれ徐々に増加する第２
の半導体層と、第二導電型を有し縮退した第３の半導体
層と、第一導電型を有し縮退した第４の半導体層と、第
一導電型を有し不純物濃度が第４の半導体層から遠ざか
るにつれ徐々に減少する第５の半導体層と、第二導電型
を有し縮退した第６の半導体層とが順次積層された構造
であり、 少なくとも前記第２の半導体層および第５の半導体層の
露出表面に第２および第４の半導体層の半導体よりも禁
止帯幅が広い材料からなる絶縁層とこの絶縁層上の電極
を有し、前記第１の半導体層と第６の半導体層および第
３または第４の半導体層にオーミック電極を有すること
を特徴とする半導体装置。 - 【請求項２】 第１の半導体層ないし第６の半導体層の
積層面がほぼ垂直に露出された面に絶縁層が形成され、
この絶縁層上にゲート電極が形成され、前記第１の半導
体層、前記第４の半導体層、前記第６の半導体層の別の
露出面にオーミック電極が形成された請求項１記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196320A JP2827595B2 (ja) | 1991-08-06 | 1991-08-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196320A JP2827595B2 (ja) | 1991-08-06 | 1991-08-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0541491A JPH0541491A (ja) | 1993-02-19 |
| JP2827595B2 true JP2827595B2 (ja) | 1998-11-25 |
Family
ID=16355859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3196320A Expired - Lifetime JP2827595B2 (ja) | 1991-08-06 | 1991-08-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2827595B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51128271A (en) * | 1975-04-30 | 1976-11-09 | Fujitsu Ltd | Semiconductor unit |
| CN1007478B (zh) * | 1985-11-12 | 1990-04-04 | 得克萨斯仪器公司 | 垂直倒相器电路 |
-
1991
- 1991-08-06 JP JP3196320A patent/JP2827595B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0541491A (ja) | 1993-02-19 |
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