JP2658934B2 - トンネルトランジスタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高集積化、高速動作、多
機能化が可能な、トンネル現象利用のトランジスタに関
するものである。

【０００２】

【従来の技術】半導体表面におけるｐ^＋−ｎ^＋接合での
トンネル現象を利用し、多機能性を有するトランジスタ
としてトンネルトランジスタが提案されている。このデ
バイスについては例えば、馬場寿夫による特開平６−１
７７３６７「トンネルトランジスタ」に記載されてい
る。このトランジスタは少ない素子数で機能回路を構成
でき、高集積化を可能にする。この従来のトンネルトラ
ンジスタの構造と動作を、その構造図を基に簡単に説明
する。

【０００３】図６は、従来のトンネルトランジスタの一
例を示す構造模式図である。この従来のトンネルトラン
ジスタにおいて、（１）は基板、（２）は表面部が絶縁
性の緩衝層、（３）は縮退していない半導体チャネル
層、（４）は縮退した第１の半導体からなるドレイン
層、（５）は縮退した第２の半導体からなるソース層、
（７）はゲート絶縁層、（８）はドレイン電極、（９）
はソース電極、（１０）はゲート電極である。

【０００４】この従来のトンネルトランジスタの動作に
ついて、基板（１）に半絶縁性ＧａＡｓ、緩衝層（２）
にｉ−Ａｌ_０．５Ｇａ_０．５Ａｓ層（ここで「ｉ」は真
性または実質的に真性とみなせるノンドープ半導体を意
味する略号、以下同様）、チャネル（３）に厚さ２０ｎ
ｍ程度のｉ−ＧａＡｓ層、ドレイン層（４）に縮退した
ｐ^＋−ＧａＡｓ層、ソース層（５）に縮退したｎ^＋−Ｇ
ａＡｓ層、ゲート絶縁層（７）にｉ−Ａｌ_０．５Ｇａ
_０．５Ａｓ、ドレイン電極（８）にＡｕＺｎ／Ａｕ膜、
ソース電極、（９）にＡｕＧｅ／Ａｕ膜、ゲート電極
（１０）にＡｌ膜を用いた例について説明する。

【０００５】ソース電極（９）をアース電位とし、ソー
ス・ドレイン間に電圧を印加する。ゲート電極（１０）
に電圧を印加しないとき、チャネル（３）にキャリアが
ないため、ソース・ドレイン間には電流が流れない。ゲ
ートに大きな正の電圧を印加すると、チャネル表面に高
濃度のキャリアが誘起され、チャネル表面は電子濃度の
高い縮退した状態となり、等価的にｎ^＋−ＧａＡｓ層と
みなせる。このため、ソース領域（５）とは完全な導通
状態となる。

【０００６】一方、半導体チャネル層（３）とドレイン
領域（４）との間は江崎ダイオード（トンネルダイオー
ド）と同様の接合（トンネル接合）が形成され、ソース
・ドレイン間にはトンネル効果による電流（トンネル電
流）が流れる。特にドレイン電極（８）に正の電圧を印
加すると、江崎ダイオードが順方向バイアスになるた
め、その電流電圧特性には微分負性抵抗が現れる。トン
ネル電流の大きさはチャネルに誘起される電子の濃度に
依存するため、この微分負性抵抗特性はゲート電極に印
加する電圧により制御されることになり、機能を有する
トランジスタの動作が得られる。

【０００７】

【発明が解決しようとする課題】トンネル電流密度を大
きくするにはチャネル表面に誘起される電子濃度を高く
する必要がある。そのためには、大きな正の電圧をゲー
トに印加するか、もしくは、チャネル上の絶縁層（７）
にドナーとなる不純物を添加し、変調ドープ構造にする
必要がある。しかしながら、ゲートに大きな正の電圧を
印加するとゲートの絶縁性が劣化し、ゲートリーク電流
が大きくなる。また、変調ドープ構造においても、不純
物の添加量には限界があり、チャネル表面に蓄積される
二次元電子濃度は制限される。しかも、不純物の添加量
が大きいと、ゲートの絶縁性が劣化する。従って、従来
の構造では高電流密度動作が困難であった。

【０００８】

【課題を解決するための手段】本発明は、少なくとも表
面部が絶縁性の基板表面上に、縮退した第１の半導体お
よび不純物を高濃度に含有した第２の半導体層を選択的
に形成した構造と、前記第１の半導体および第２の半導
体層により挟まれた前記基板上に、少なくとも前記第１
の半導体と異なる導電型を有し、かつ、第１の半導体に
接している部分は完全に空乏化する程度の厚さを有する
縮退した第３の半導体からなるチャネル層と、前記チャ
ネル上に設けられた絶縁層と、前記絶縁層上のゲート電
極と、前記第１の半導体層と第２の半導体層にそれぞれ
接触するドレイン電極およびソース電極を有することを
特徴とするトンネルトランジスタである。

【０００９】また、本発明は、上記第２の半導体が上記
第１の半導体と異なる導電型を有する上記のトンネルト
ランジスタである。また、本発明は、上記第２の半導体
が縮退し、かつ、上記第１の半導体と同じ導電型を有す
る上記のトンネルトランジスタである。また、本発明
は、上記第１の半導体直上に絶縁層を設けた上記のトン
ネルトランジスタである。また、本発明は、上記第２の
半導体を取り除き、上記チャネルにソース電極が接触し
た上記のトンネルトランジスタである。また、本発明
は、上記第１の半導体および上記第３の半導体をそれぞ
れ縮退した量子井戸構造とした上記のトンネルトランジ
スタである。

【００１０】

【作用】本発明のトランジスタでは、上述したように、
第１の半導体に接している部分は完全に空乏化する程度
の厚さを有する縮退した第３の半導体からなるチャネル
層を有しているもので、チャネルに直接ドーピングを施
すことにより、高濃度のキャリアを特定の領域に局在さ
せることができるので、高密度の集積化に適するプレー
ナ構造と共に、動作電流密度の増大とゲートリーク電流
の低減がはかれるものである。すなわち、直接ドーピン
グを施したチャネル層を挿入することにより、ゲートに
電圧を印加しない状態で高濃度の電子が誘起され、トン
ネル電流密度の増加とゲートリーク電流の低減がはから
れる。

【００１１】

【実施例】以下、本発明の実施例を示す図面を参照して
詳細に説明する。 ［実施例１］図１は、本発明の第１の実施例を示す断面
図である。図１において図６と同じ符号は図６と同等物
で同一機能を果たすものである。このトンネルトランジ
スタは、基板（１）上に形成された少なくとも表面部が
絶縁性の緩衝層（２）の上に、縮退した第１の半導体層
（４）および不純物を高濃度に含有し、第１の半導体と
異なる導電型を有する第２の半導体層（５）を選択的に
形成した構造と、前記第１および第２の半導体層により
挟まれた前記基板上に、少なくとも前記第１の半導体と
異なる導電型を有し、かつ、第１の半導体に接している
部分は完全に空乏化する程度の厚さを有する縮退した第
３の半導体からなるチャネル層（６）と、前記チャネル
上に設けられた絶縁層（７）と、前記絶縁層上のゲート
電極（１０）と、前記第１の半導体層と第２の半導体層
にそれぞれ接触するドレイン電極（８）およびソース電
極（９）からなる。

【００１２】一例として、基板（１）に半絶縁性ＧａＡ
ｓ、緩衝層にｉ−Ａｌ_０．５Ｇａ_０．５Ａｓ層（２）お
よびｉ−ＧａＡｓ層（２ａ）の積層、ドレイン層（４）
に縮退したｐ^＋−ＧａＡｓ層、ソース層（５）に縮退し
たｎ^＋−ＧａＡｓ層、チャネル層（６）に縮退した厚さ
１２ｎｍ程度のｎ^＋−ＧａＡｓ層、ゲート絶縁層（７）
にｉ−Ａｌ_０．５Ｇａ_０．５Ａｓ、ドレイン電極（８）
にＡｕＺｎ／Ａｕ膜、ソース電極（９）にＡｕＧｅ／Ａ
ｕ膜、ゲート電極（１０）にＡｌ膜を用いたもので、そ
の例について説明する。

【００１３】チャネル層（６）を形成する第３の半導体
は、第１の半導体の上部に一部分重なっていてもよい
が、この重なり部分は完全に空乏化するように第３の半
導体のキャリア濃度と厚さを適当に選ぶ。本構造では、
空乏層がｎ型側におよそ１３ｎｍ程度伸びるため、ドレ
イン領域に接している部分は完全に空乏化される。その
結果、図１の○印に示すように、第１の半導体の側面と
第３の半導体チャネル層との間にのみトンネル接合が形
成され、従来のトンネルトランジスタと同様に微分負性
抵抗特性を有するトランジスタ動作が得られる。チャネ
ル層が高濃度のドーパント不純物を含有するため、ゲー
ト電圧に大きな正の電圧を印加しなくても、チャネル層
（３）とドレイン層（４）の間にはトンネル接合が形成
され、ゲートリーク電流を抑制したまま、トンネル電流
密度を向上させることができる。

【００１４】次に、本発明の実施例の製造方法について
説明する。まず、ＧａＡｓ基板（１）上の（１００）面
上に５００ｎｍのｉ−Ａｌ_０．５Ｇａ_０．５Ａｓ層
（２）と１０ｎｍのｉ−ＧａＡｓ層（２ａ）の積層構
造、厚さ２０ｎｍのｐ^＋−ＧａＡｓドレイン層（濃度５
×１０^１９ｃｍ^−３のＢｅをドーパントとして含んでい
る）を分子線エピタキシー（ＭＢＥ）法により基板温度
５２０℃でそれぞれ形成する。ドレインとなる部分以外
のｐ^＋−ＧａＡｓ層（４）を除去した後、ソース部分に
厚さ２０ｎｍのｎ^＋−ＧａＡｓ（５）（濃度１×１０
^１９ｃｍ^−３のＳｉをドーパントとして含んでいる）を
選択的に成長させた。

【００１５】さらに、厚さ１２ｎｍのｎ^＋−ＧａＡｓ
（６）（濃度１×１０^１９ｃｍ^−３のＳｉをドーパント
として含んでいる）、厚さ２０ｎｍのｉ−Ａｌ_０．５Ｇ
ａ_０．５Ａｓ（７）を全面に成長させ、厚さ５０ｎｍの
Ａｌ膜を蒸着した後、ゲート電極形状にＡｌ膜およびそ
の下のｉ−Ａｌ_０．５Ｇａ_０．５Ａｓ層（７）およびｎ
^＋−ＧａＡｓ（６）を加工した。最後にリフトオフ法に
より、ＡｕＺｎ／Ａｕからなるドレイン電極（８）およ
びＡｕＧｅ／Ａｕ多層膜からなるソース電極（９）を形
成した。この構造のデバイスにより、微分負性抵抗特性
のピーク電流密度は従来構造に比べ、同じゲートリーク
電流の条件のもとでおよそ２００倍増加した。

【００１６】［実施例２］次に、本発明の第２の実施例
について図２を参照して説明する。上記第１の実施例で
は、ドレイン層（４）の上にドーピングしたチャネル層
（６）が直接重なっているが、この第２の実施例では、
ドレイン層（４）の上に絶縁層（１１）として厚さ３０
ｎｍのｉ−ＧａＡｓを挿入している点が異なっている。
なお、製造方法は上記第１の実施例に準ずるので改めて
説明しない。

【００１７】上記第１の実施例では、ドレイン層（４）
とチャネル層（６）の重なり部分にｐｎ接合が形成さ
れ、バンド間トンネル電流以外の余分な電流が流れてい
た。この第２の実施例では、ドレイン層の上に絶縁層
（１１）を挿入することにより、トンネル電流を抑制す
ることなく、余分な電流成分のみを抑えることができ
る。そのため、従来のトンネルトランジスタに比べたト
ンネル電流密度の増加量を保持しつつ、負性抵抗特性の
ピーク電流対バレー電流の比（ピークバレー比）が１０
倍以上のものが得られ、上記第１の実施例の約３倍向上
させることができた。

【００１８】［実施例３］次に、本発明の第３の実施例
について図３を参照して説明する。上記第１の実施例お
よび第２の実施例との相違は、ソース領域を形成する第
２の半導体（５）を取り除き、ソース電極（９）をチャ
ネルから直接とっている点である。本発明のトンネルト
ランジスタでは、チャネルを形成する第３の半導体は高
濃度に縮退しているため、ソース電極はこのチャネルか
ら直接とることができる。その結果、ソース領域の選択
成長による形成が不要となり、プロセスが簡略化され
る。

【００１９】製造は、まず、ＧａＡｓ基板（１）上の
（１００）面上に５００ｎｍのｉ−Ａｌ_０．５Ｇａ
_０．５Ａｓ層（２）と１０ｎｍのｉ−ＧａＡｓ層（２
ａ）の積層構造、厚さ２０ｎｍのｐ^＋−ＧａＡｓドレイ
ン層（４）（濃度５×１０^１９ｃｍ^−３のＢｅをドーパ
ントとして含んでいる）、厚さ３０ｎｍのｉ−ＧａＡｓ
層（１１）を分子線エピタキシー（ＭＢＥ）法により基
板温度５２０℃でそれぞれ形成する。

【００２０】ドレインとなる部分以外のｉ−ＧａＡｓ層
（１１）とｐ^＋−ＧａＡｓ層（４）を除去した後、厚さ
１２ｎｍのｎ^＋−ＧａＡｓ（６）（濃度１×１０^１９ｃ
ｍ^−３のＳｉをドーパントとして含んでいる）、厚さ２
０ｎｍのｉ−Ａｌ_０．５Ｇａ_０．５Ａｓ（７）を全面に
成長させ、厚さ５０ｎｍのＡｌ膜を蒸着した後、ゲート
電極形状にＡｌ膜およびその下のｉ−Ａｌ_０．５Ｇａ
_０．５Ａｓ層（７）を加工した。ドレイン領域に残った
ｎ^＋−ＧａＡｓ（６）を除去し、最後にリフトオフ法に
より、ＡｕＺｎ／Ａｕからなるドレイン電極（８）およ
びＡｕＧｅ／Ａｕ多層膜からなるソース電極（９）を形
成した。なお、素子の動作原理は上記第１および第２の
実施例と同様である。

【００２１】［実施例４］次に、本発明の第４の実施例
を図４を参照して説明する。第２の半導体を第１の半導
体とすることでソースとドレインの構造を同一にした。
この結果、ソース・チャネル間およびチャネル・ドレイ
ン間にそれぞれバンド間トンネル接合が形成される。
今、ドレインに正の電圧を印加すると、チャネル・ドレ
イン間のトンネル接合はこれまでと同様に順方向にバイ
アスされる。一方、ソース・チャネル間のトンネル接合
は逆方向にバイアスされ、そのトンネル抵抗は順方向に
バイアスされたチャネル・ドレイン間のトンネル抵抗に
比べ、かなり小さくなる。その結果、ソース・ドレイン
間の電流電圧特性は、順方向バイアスされたチャネル・
ドレイン間の特性を反映し、上記第１の実施例および第
２の実施例と同様の負性抵抗特性が生じる。

【００２２】次に、ドレインに負の電圧を印加すると、
上記第１および第２の実施例では負性抵抗特性が生じな
いが、本実施例では、ソース・チャネル間のトンネル接
合は順方向バイアスとなるため、同じく負性抵抗が生
じ、対称な電流電圧特性が得られる。

【００２３】製造は、まず、ＧａＡｓ基板（１）上の
（１００）面上に５００ｎｍのｉ−Ａｌ_０．５Ｇａ
_０．５Ａｓ層（２）と１０ｎｍのｉ−ＧａＡｓ層（２
ａ）の積層構造、厚さ２０ｎｍのｐ^＋−ＧａＡｓドレイ
ン層（４）（濃度５×１０^１９ｃｍ^−３のＢｅをドーパ
ントとして含んでいる）、厚さ３０ｎｍのｉ−ＧａＡｓ
層（１１）を分子線エピタキシー（ＭＢＥ）法により基
板温度５２０℃でそれぞれ形成する。

【００２４】ドレインとソースとなる部分以外のｉ−Ｇ
ａＡｓ層（１１）とｐ^＋−ＧａＡｓ層（４）を除去した
後、厚さ１２ｎｍのｎ^＋−ＧａＡｓ（６）（濃度１×１
０^１９ｃｍ^−３のＳｉをドーパントとして含んでい
る）、厚さ２０ｎｍのｉ−Ａｌ_０．５Ｇａ_０．５Ａｓ
（７）を全面に成長させ、厚さ５０ｎｍのＡｌ膜を蒸着
した後、ゲート電極形状にＡｌ膜およびその下のｉ−Ａ
ｌ_０．５Ｇａ_０．５Ａｓ層（７）、ｎ^＋−ＧａＡｓ
（６）を加工した。最後にリフトオフ法により、ＡｕＺ
ｎ／Ａｕからなるドレイン電極（８）およびソース電極
（９ｂ）を形成した。得られた電流電圧特性はソース・
ドレイン電圧に対して対称となり、その負性抵抗特性は
第２の実施例と同程度の電流密度とピークバレー比を有
している。

【００２５】［実施例５］次に、本発明の第５の実施例
を図５を参照して説明する。基板（１）は半絶縁性Ｇａ
Ａｓ、緩衝層はｉ−Ａｌ_０．５Ｇａ_０．５Ａｓ層（２）
とｉ−ＧａＡｓ層（２ａ）の積層構造、ドレイン層
（４）はｉ−Ａｌ_０．３Ｇａ_０．７Ａｓ層（４ａ）（４
ｂ）によって挟まれたｐ^＋−ＧａＡｓ層からなる縮退し
た量子井戸層、ソース層（５）は縮退したｎ^＋−ＧａＡ
ｓ層、チャネル層（６）はｉ−Ａｌ_０．３Ｇａ_０．７Ａ
ｓ層（４ａ）とゲート絶縁層（７）に挟まれたｎ^＋−Ｇ
ａＡｓ層からなる縮退した量子井戸層、ゲート絶縁層
（７）はｉ−Ａｌ_０．５Ｇａ_０．５Ａｓ、ドレイン電極
（８）はＡｕＺｎ／Ａｕ膜、ソース電極（９）はＡｕＧ
ｅ／Ａｕ膜、ゲート電極（１０）はＡｌ膜である。

【００２６】ドレイン層（４）およびチャネル層（６）
は量子井戸構造を形成しているため、正孔および電子の
状態密度が２次元化される。その結果、従来の３次元状
態密度の場合に比べ、同じ濃度の不純物をドーピングし
たときのトンネル接合のトンネル確率が増大し、トンネ
ル電流のさらなる増加が得られる。

【００２７】製造は、まず、ＧａＡｓ基板（１）上の
（１００）面上に５００ｎｍのｉ−Ａｌ_０．５Ｇａ
_０．５Ａｓ層（２）と１０ｎｍのｉ−ＧａＡｓ層（２
ａ）の積層構造、厚さ２０ｎｍのｉ−Ａｌ_０．３Ｇａ
_０．７Ａｓ層（４ａ）、厚さ２０ｎｍのｐ^＋−ＧａＡｓ
層（濃度５×１０^１９ｃｍ^−３のＢｅをドーパントとし
て含んでいる）、厚さ２０ｎｍのｉ−Ａｌ_０．３Ｇａ
_０．７Ａｓ層（４ｂ）を分子線エピタキシー（ＭＢＥ）
法により基板温度５２０℃でそれぞれ形成する。ドレイ
ンとなる部分以外のｉ−Ａｌ_０．３Ｇａ_０．７Ａｓ／ｐ
^＋−ＧａＡｓを除去した後、ソース部分に厚さ２０ｎｍ
のｎ^＋−ＧａＡｓ（５）（濃度１×１０^１９ｃｍ^−３の
Ｓｉをドーパントとして含んでいる）を選択的に成長さ
せた。

【００２８】さらに、厚さ１２ｎｍのｎ^＋−ＧａＡｓ
（６）（濃度１×１０^１９ｃｍ^−３のＳｉをドーパント
として含んでいる）、厚さ２０ｎｍのｉ−Ａｌ_０．５Ｇ
ａ_０．５Ａｓ（７）を全面に成長させ、厚さ５０ｎｍの
Ａｌ膜を蒸着した後、ゲート電極形状にＡｌ膜およびそ
の下のｉ−Ａｌ_０．５Ｇａ_０．５Ａｓ層（７）およびｎ
^＋−ＧａＡｓ（６）を加工した。最後にリフトオフ法に
より、ＡｕＺｎ／Ａｕからなるドレイン電極（８）およ
びＡｕＧｅ／Ａｕ多層膜からなるソース電極（９）を形
成した。

【００２９】本実施例のデバイスでは、ドレインおよび
チャネル領域の量子井戸化により、上記第１の実施例よ
りさらに、１桁以上大きいトンネル電流が得られた。な
お、本実施例は、上記第３および第４の実施例において
も同様に適用できることは明らかである。

【００３０】以上、上記実施例１から５において、ドレ
イン領域がｐ型の場合を示したが、ｎ型の場合でも本発
明が同様に適用できることは明らかである。また、用い
る材料として、基板および第１から第３の半導体にＧａ
Ａｓ、絶縁層にＡｌＧａＡｓの場合について示したが、
その他の材料系を用いることもできる。

【００３１】第１から第３の半導体としてはＳｉ、Ｇ
ｅ、ＧａＡｓ、ＩｎＰ、などの単一の半導体の他、Ｇａ
Ａｓ／ＡｌＧａＡｓ、Ｇｅ／ＳｉＧｅ、Ｓｉ／ＳｉＧｅ
Ｃ、Ｓｉ／ＧａＰ、Ｇｅ／ＧａＡｓ、ＩｎＡｓＰ／Ｇａ
Ａｓ、ＩｎＧａＡｓ／ＩｎＡｌＡｓ、ＩｎＧａＡｓ／Ｉ
ｎＰ、ＧａＳｂ／ＡｌＧａＳｂ、ＩｎＡｓ／ＡｌＧａＳ
ｂ、ＩｎＳｂ／ＩｎＡｓ、ＨｇＣｄＴｅ／ＣｄＴｅなど
のヘテロ接合する半導体を用いることができる。また、
絶縁膜としてはＡｌＧａＡｓの他、禁止帯幅の広いその
他の半導体、ＳｉＯ_２、Ｓｉ_３Ｎ_４、酸窒化シリコン、
Ａｌ_２Ｏ_３、ＴｉＯ_３、ＰｂＺｒＴｉＯ_３、ＣａＦ、な
どを用いることができる。

【００３２】

【発明の効果】本発明により、ゲートリーク電流が少な
く、高い電流密度を持った負性抵抗特性を有したトンネ
ルトランジスタを実現でき、高速、低消費電力、室温動
作、超高密度のトンネルデバイス集積回路が可能とな
る。すなわち、本発明のデバイスにより、微分負性抵抗
特性のピーク電流密度は従来構造に比べ、同じゲートリ
ーク電流の条件のもとで大幅に増加し、また、従来のト
ンネルトランジスタに比べたトンネル電流密度の増加量
を保持しつつ、負性抵抗特性のピーク電流対バレー電流
の比（ピークバレー比）が大きく向上したものが得ら
れ、また、ソース領域の選択成長による形成が不要とな
り、プロセスが簡略化される。さらに、従来の３次元状
態密度の場合に比べ、同じ濃度の不純物をドーピングし
たときのトンネル接合のトンネル確率が増大し、トンネ
ル電流のさらなる増加が得られるという効果を奏するも
のである。

【図面の簡単な説明】

【図１】 本発明の第１の実施例を示す断面図である。

【図２】 本発明の第２の実施例を示す断面図である。

【図３】 本発明の第３の実施例を示す断面図である。

【図４】 本発明の第４の実施例を示す断面図である。

【図５】 本発明の第５の実施例を示す断面図である。

【図６】 従来例を示す断面図である。

【符号の説明】

１ ＧａＡｓ基板 ２ ｉ−Ａｌ_０．５Ｇａ_０．５Ａｓ層 ２ａ ｉ−ＧａＡｓ層 ３ ｉ−ＧａＡｓチャネル層 ４ ｐ^＋−ＧａＡｓ層 ４ａ ｉ−Ａｌ_０．３Ｇａ_０．７Ａｓ ４ｂ ｉ−Ａｌ_０．３Ｇａ_０．７Ａｓ ５ ｎ^＋−ＧａＡｓ層 ６ ｎ^＋−ＧａＡｓチャネル層 ７ ｉ−Ａｌ_０．５Ｇａ_０．５Ａｓ層 ８ ドレイン電極 ９ ソース電極 ９ｂ ソース電極 １０ ゲート電極 １１ ｉ−ＧａＡｓ層

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも表面部が絶縁性の基板表面上
   に、縮退した第１の半導体および不純物を高濃度に含有
   した第２の半導体層を選択的に形成した構造と、前記第
   １の半導体および第２の半導体層により挟まれた前記基
   板上に、少なくとも前記第１の半導体と異なる導電型を
   有し、かつ、第１の半導体に接している部分は完全に空
   乏化する程度の厚さを有する縮退した第３の半導体から
   なるチャネル層と、前記チャネル上に設けられた絶縁層
   と、前記絶縁層上のゲート電極と、前記第１の半導体層
   と第２の半導体層にそれぞれ接触するドレイン電極およ
   びソース電極を有することを特徴とするトンネルトラン
   ジスタ。
2. 【請求項２】 第２の半導体が第１の半導体と異なる導
   電型を有する請求項１記載のトンネルトランジスタ。
3. 【請求項３】 第２の半導体が縮退し、かつ、第１の半
   導体と同じ導電型を有する請求項１記載のトンネルトラ
   ンジスタ。
4. 【請求項４】 第１の半導体直上に絶縁層を設けた請求
   項１〜３のいずれかに記載のトンネルトランジスタ。
5. 【請求項５】 第２の半導体を取り除き、チャネルにソ
   ース電極が接触した請求項１〜４のいずれかに記載のト
   ンネルトランジスタ。
6. 【請求項６】 第１の半導体および第３の半導体をそれ
   ぞれ縮退した量子井戸構造とした請求項１〜５のいずれ
   かに記載のトンネルトランジスタ。