JP2655594B2 - 集積型半導体装置 - Google Patents
集積型半導体装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Description
【発明の詳細な説明】 本発明は、ヘテロ接合界面の高速なキャリアを用いた
集積型の半導体装置に関する。
集積型の半導体装置に関する。
低不純物密度の第１の半導体層例えばアンドープGaAs
層とそれより電子親和力の小さいｎ型にドープされた第
２の半導体層例えばn+−AlGaAs層のヘテロ接合界面に形
成される電子チャネルは、特に低温で電子移動度の大き
いところから、高速デバイスへの応用が注目され、近年
電界効果トランジスタおよびそれを用いたディジタルIC
が試作されている。さて、このようなヘテロ接合を用い
たICは、従来第１図に示すように、２種類のトランジス
タを用いて構成されている。ICを構成する一つの基本単
位は例えばインバータであり、ここでは回路構成を簡単
にし、消費電力を小さくするために、エンハンスメント
型の駆動用トランジスタとディプリーション型の負荷ト
ランジスタで構成されている。第１図では、左側がエン
ハンスメント型トランジスタ（Ｅ−FET）であり、右側
がディプリーション型のトランジスタ（Ｄ−FET）であ
る。ここで、11は半絶縁性GaAs基板、12はアンドープGa
As層、13はｎ型AlGaAs層、14はｎ型GaAs層、15はエンハ
ンスメント型トランジスタのゲート電極、16はディプリ
ーション型トランジスタのゲート電極、17はエンハンス
メント型トランジスタのソース電極、18はエンハンスメ
ント型のドレイン電極とディプリーション型トランジス
タのソースオーム性電極を兼ねるオーム性電極、19はデ
ィプリーション型トランジスタのドレインオーム性電
極、10はSiO2等の絶縁膜である。ゲート電極15、16はシ
ョットキ障壁型であり、熱平衡状態におけるエンハンス
メント型トランジスタおよびディプリーション型トラン
ジスタのゲート下におけるバンド状態図はそれぞれ第２
図（ａ）および（ｂ）のようである。ここでEC,EV,EFは
それぞれ、伝導帯下端のエネルギーレベル、価電子帯上
端のエネルギーレベルおよびフェルミレベルである。デ
ィプリーション型ではゲート下において、ｎ型AlGaAs層
13とアンドープGaAs層12の電子親和力差および不純物密
度の相違によりこれら界面において、ｎ型AlGaAs側は空
乏化し、GaAs側に電子チャネル20が形成される。またゲ
ートショットキによる空乏層が表面側にできている。す
なわちこれら２種の空乏層内のイオン化したドナーによ
る正電荷量は、電子チャネルおよび表面準位の負電荷量
と鈎合っている。一方エンハンスメント型では、ゲート
下において、ｎ型層の厚さがディプリーション型より薄
くなり、該ｎ型層すなわちｎ型AlGaAs層13は、ゲートシ
ョットキによる空乏層のみによって完全に空乏化し、電
子チャネルは形成されず、ゲート電圧が0Vの時にはしゃ
断状態になっている。ここでゲート−ソース間およびゲ
ート−ドレイン間は、ディプリーション型と同様にｎ型
GaAs層を残して電子層20を形成し、抵抗を小さくしてお
かなければならない。
層とそれより電子親和力の小さいｎ型にドープされた第
２の半導体層例えばn+−AlGaAs層のヘテロ接合界面に形
成される電子チャネルは、特に低温で電子移動度の大き
いところから、高速デバイスへの応用が注目され、近年
電界効果トランジスタおよびそれを用いたディジタルIC
が試作されている。さて、このようなヘテロ接合を用い
たICは、従来第１図に示すように、２種類のトランジス
タを用いて構成されている。ICを構成する一つの基本単
位は例えばインバータであり、ここでは回路構成を簡単
にし、消費電力を小さくするために、エンハンスメント
型の駆動用トランジスタとディプリーション型の負荷ト
ランジスタで構成されている。第１図では、左側がエン
ハンスメント型トランジスタ（Ｅ−FET）であり、右側
がディプリーション型のトランジスタ（Ｄ−FET）であ
る。ここで、11は半絶縁性GaAs基板、12はアンドープGa
As層、13はｎ型AlGaAs層、14はｎ型GaAs層、15はエンハ
ンスメント型トランジスタのゲート電極、16はディプリ
ーション型トランジスタのゲート電極、17はエンハンス
メント型トランジスタのソース電極、18はエンハンスメ
ント型のドレイン電極とディプリーション型トランジス
タのソースオーム性電極を兼ねるオーム性電極、19はデ
ィプリーション型トランジスタのドレインオーム性電
極、10はSiO2等の絶縁膜である。ゲート電極15、16はシ
ョットキ障壁型であり、熱平衡状態におけるエンハンス
メント型トランジスタおよびディプリーション型トラン
ジスタのゲート下におけるバンド状態図はそれぞれ第２
図（ａ）および（ｂ）のようである。ここでEC,EV,EFは
それぞれ、伝導帯下端のエネルギーレベル、価電子帯上
端のエネルギーレベルおよびフェルミレベルである。デ
ィプリーション型ではゲート下において、ｎ型AlGaAs層
13とアンドープGaAs層12の電子親和力差および不純物密
度の相違によりこれら界面において、ｎ型AlGaAs側は空
乏化し、GaAs側に電子チャネル20が形成される。またゲ
ートショットキによる空乏層が表面側にできている。す
なわちこれら２種の空乏層内のイオン化したドナーによ
る正電荷量は、電子チャネルおよび表面準位の負電荷量
と鈎合っている。一方エンハンスメント型では、ゲート
下において、ｎ型層の厚さがディプリーション型より薄
くなり、該ｎ型層すなわちｎ型AlGaAs層13は、ゲートシ
ョットキによる空乏層のみによって完全に空乏化し、電
子チャネルは形成されず、ゲート電圧が0Vの時にはしゃ
断状態になっている。ここでゲート−ソース間およびゲ
ート−ドレイン間は、ディプリーション型と同様にｎ型
GaAs層を残して電子層20を形成し、抵抗を小さくしてお
かなければならない。
さて、このような構造のICを製造する主なプロセスは
次のようである。（１）半絶縁性GaAs基板11上に例えば
MBEにてアンドープGaAs層12、ｎ−AlGaAs層13およびｎ
−GaAs層14を順次成長する。（２）オーム性電極17,18
および19を形成する。（３）エンハンスメント型トラン
ジスタのゲート部のｎ−GaAs層を除去する。（４）ゲー
ト電極15および16を形成する。しかしながら、かかる構
造およびプロセスでは、しきい値電圧を厳密に制御す
る、すなわちゲート下のｎ型層の厚さを精密に制御しな
ければならないエンハンスメント型トランジスタにおい
て、ゲートを堀込み型いわゆるリセス型にしなければな
らず、歩留りが低い恐れのあること、また、このような
リセス型では平坦性が悪く層間絶縁膜の形成が難しいこ
と、またエンハンスメント型トランジスタにおいて、ゲ
ート15は、ｎ−GaAs層14に接触するか、ごく近接して形
成されなければならないため、ゲート寄生容量が大き
く、ゲート逆耐圧が小さく、さらにゲート長の制御が難
かしい恐れもある。さらにゲートがショットキ型である
ため、ゲートの障壁高さは低く、ゲートに印加しうる電
圧が小さく、したがって論理振幅が大きくとれないとい
う欠点があった。
次のようである。（１）半絶縁性GaAs基板11上に例えば
MBEにてアンドープGaAs層12、ｎ−AlGaAs層13およびｎ
−GaAs層14を順次成長する。（２）オーム性電極17,18
および19を形成する。（３）エンハンスメント型トラン
ジスタのゲート部のｎ−GaAs層を除去する。（４）ゲー
ト電極15および16を形成する。しかしながら、かかる構
造およびプロセスでは、しきい値電圧を厳密に制御す
る、すなわちゲート下のｎ型層の厚さを精密に制御しな
ければならないエンハンスメント型トランジスタにおい
て、ゲートを堀込み型いわゆるリセス型にしなければな
らず、歩留りが低い恐れのあること、また、このような
リセス型では平坦性が悪く層間絶縁膜の形成が難しいこ
と、またエンハンスメント型トランジスタにおいて、ゲ
ート15は、ｎ−GaAs層14に接触するか、ごく近接して形
成されなければならないため、ゲート寄生容量が大き
く、ゲート逆耐圧が小さく、さらにゲート長の制御が難
かしい恐れもある。さらにゲートがショットキ型である
ため、ゲートの障壁高さは低く、ゲートに印加しうる電
圧が小さく、したがって論理振幅が大きくとれないとい
う欠点があった。
本発明の目的は、ヘテロ接合界面に形成されるチャネ
ルを用いる集積型の半導体装置において、従来技術にお
ける以上のような欠点を解消する半導体装置を提供する
ことにある。
ルを用いる集積型の半導体装置において、従来技術にお
ける以上のような欠点を解消する半導体装置を提供する
ことにある。
本発明は、半導体基板上にエンハンスメント型FETと
ディプリーション型FETを有する集積型半導体装置であ
て、 前記半導体基板上に、高純度あるいはＰ型低不純物密
度の第１の半導体エピタキシャル層と、前記第１の半導
体エピタキシャル層より電子親和力の小さいｎ型の第２
の半導体エピタキシャル層とを有し、前記第１と第２の
半導体層とのヘテロ接合界面の第１の半導体層側に電子
チャネルを備え、 前記エンハンスメント型FETのゲートは、前記第２の
半導体層の上に形成されたP+エピタキシャル層とゲート
電極からなり、前記ディプリーション型FETのゲートは
前記第２の半導体層の上に形成されたショットキ型ゲー
ト電極からなることを特徴とする集積型半導体装置であ
る。
ディプリーション型FETを有する集積型半導体装置であ
て、 前記半導体基板上に、高純度あるいはＰ型低不純物密
度の第１の半導体エピタキシャル層と、前記第１の半導
体エピタキシャル層より電子親和力の小さいｎ型の第２
の半導体エピタキシャル層とを有し、前記第１と第２の
半導体層とのヘテロ接合界面の第１の半導体層側に電子
チャネルを備え、 前記エンハンスメント型FETのゲートは、前記第２の
半導体層の上に形成されたP+エピタキシャル層とゲート
電極からなり、前記ディプリーション型FETのゲートは
前記第２の半導体層の上に形成されたショットキ型ゲー
ト電極からなることを特徴とする集積型半導体装置であ
る。
または、半導体基板上にエンハンスメント型FETとデ
ィプリーション型FETを有する集積型半導体装置であっ
て、 前記半導体基板上に、高純度あるいはｎ型低不純物密
度の第１の半導体エピタキシャル層と、前記第１の半導
体層より電子親和力とバンドギャップの和の大きいＰ型
の第２の半導体エピタキシャル層とを有し、前記第１と
第２の半導体層とのヘテロ接合界面の第１の半導体層側
の正孔チャネルを備え、前記エンハンスメント型FETの
ゲートは前記第２の半導体層上に形成されたn+エピタキ
シャル層とゲート電極からなり、前記ディプリーション
型FETのゲートは前記第２の半導体層上に形成されたシ
ョットキ型ゲート電極からなることを特徴とする集積型
半導体装置である。
ィプリーション型FETを有する集積型半導体装置であっ
て、 前記半導体基板上に、高純度あるいはｎ型低不純物密
度の第１の半導体エピタキシャル層と、前記第１の半導
体層より電子親和力とバンドギャップの和の大きいＰ型
の第２の半導体エピタキシャル層とを有し、前記第１と
第２の半導体層とのヘテロ接合界面の第１の半導体層側
の正孔チャネルを備え、前記エンハンスメント型FETの
ゲートは前記第２の半導体層上に形成されたn+エピタキ
シャル層とゲート電極からなり、前記ディプリーション
型FETのゲートは前記第２の半導体層上に形成されたシ
ョットキ型ゲート電極からなることを特徴とする集積型
半導体装置である。
以下具体的実施例によって本発明を詳述し、その特徴
と効果を述べる。
と効果を述べる。
第３図は本発明の一実施例を示す、インバータを構成
するエンハンスメント型トランジスタ（左）（Ｅ−FE
T）とディプリーション型トランジスタ（右）（Ｄ−FE
T）で成る集積型の半導体装置の構造を示す断面図であ
る。ここで、21は高抵抗基板、22は高純度あるいはｐ型
低不純物密度の第１の半導体層、23は第１の半導体より
電子親和力の小さいｎ型の第２の半導体層、24はp+層、
25はＥ−FETのゲート電極、26はＤ−FETのショットキ型
のゲート電極、27はＥ−FETのソースオーム性電極、28
はＥ−FETのドレイン電極とＤ−FETのソース電極を兼ね
るオーム性電極、29はＤ−FETのドレインオーム性電極
である。ここで具体的には基板21にCrドープGaAs、第１
の半導体層22は、有効アクセプタ密度約１×1014cm-3厚
さ１μｍのp-−GaAs、第２の半導体層23はGaAsより約0.
3eV電子親和力の小さい有効ドナー密度２×1018cm-3厚
さ350Åのｎ−Al0.3Ga0.7As層、p+層24は有効アクセプ
タ密度１×1019cm-3厚さ200Åのp+−Al0.3Ga0.7As層で
ある。
するエンハンスメント型トランジスタ（左）（Ｅ−FE
T）とディプリーション型トランジスタ（右）（Ｄ−FE
T）で成る集積型の半導体装置の構造を示す断面図であ
る。ここで、21は高抵抗基板、22は高純度あるいはｐ型
低不純物密度の第１の半導体層、23は第１の半導体より
電子親和力の小さいｎ型の第２の半導体層、24はp+層、
25はＥ−FETのゲート電極、26はＤ−FETのショットキ型
のゲート電極、27はＥ−FETのソースオーム性電極、28
はＥ−FETのドレイン電極とＤ−FETのソース電極を兼ね
るオーム性電極、29はＤ−FETのドレインオーム性電極
である。ここで具体的には基板21にCrドープGaAs、第１
の半導体層22は、有効アクセプタ密度約１×1014cm-3厚
さ１μｍのp-−GaAs、第２の半導体層23はGaAsより約0.
3eV電子親和力の小さい有効ドナー密度２×1018cm-3厚
さ350Åのｎ−Al0.3Ga0.7As層、p+層24は有効アクセプ
タ密度１×1019cm-3厚さ200Åのp+−Al0.3Ga0.7As層で
ある。
本願発明者は特願昭57−132609において、かかるＥ−
FETを構成するp+薄層を介した半導体装置がICの構成素
子としてのノーマリオフ型FET（Ｅ−FET）に適している
ことをすでに見出しているが、本発明は、かかるＥ−FE
Tを駆動用トランジスタとして用いた場合に、量産に適
したE/D構成の集積型半導体装置を構成したものであ
る。
FETを構成するp+薄層を介した半導体装置がICの構成素
子としてのノーマリオフ型FET（Ｅ−FET）に適している
ことをすでに見出しているが、本発明は、かかるＥ−FE
Tを駆動用トランジスタとして用いた場合に、量産に適
したE/D構成の集積型半導体装置を構成したものであ
る。
すなわち、Ｅ−FETのゲート（25）部およびＤ−FETの
ゲート（26）部における熱平衡状態でのエネルギーバン
ド状態図はそれぞれ第４図（ａ）および（ｂ）であり、
ｐ−ｎ接合における拡散電位差はショットキバリアにお
けるビルトイン電位差よりも大きいため、Ｅ−FETにお
いてｎ型層23がｐ−ｎ接合の拡散電位差のみによって完
全に空乏化してノーマリオフ状態である条件において
も、ショットキバリア型のFET（Ｄ−FET）ではノーマリ
オン状態であり電子層30が存在し高性能な負荷用トラン
ジスタを成すことができる。なおこのときp+−ｎ接合に
よる空乏層が専らｎ層に伸びるようにすることが、Ｄ−
FETの高性能動作を実現する上で必要であり、かつＥ−F
ETのゲート抵抗を小さくし、プレーナ性を保つためにp+
層24はなるべく薄くする必要がある。この条件はp+層24
の有効アクセプタ密度がｎ層23を有効ドナー密度より十
分大きく、かつそのアクセプタ密度が１×1019cm-3以上
であり、ｐ層の厚さが500Å以下であることによって満
たされる。さらにこの状態ではＥ−FETおよびＤ−FET両
者に同一のゲート電極材料を用いることができるため以
下に示すように本実施例の半導体装置を製造する工程が
極めて簡単となる。
ゲート（26）部における熱平衡状態でのエネルギーバン
ド状態図はそれぞれ第４図（ａ）および（ｂ）であり、
ｐ−ｎ接合における拡散電位差はショットキバリアにお
けるビルトイン電位差よりも大きいため、Ｅ−FETにお
いてｎ型層23がｐ−ｎ接合の拡散電位差のみによって完
全に空乏化してノーマリオフ状態である条件において
も、ショットキバリア型のFET（Ｄ−FET）ではノーマリ
オン状態であり電子層30が存在し高性能な負荷用トラン
ジスタを成すことができる。なおこのときp+−ｎ接合に
よる空乏層が専らｎ層に伸びるようにすることが、Ｄ−
FETの高性能動作を実現する上で必要であり、かつＥ−F
ETのゲート抵抗を小さくし、プレーナ性を保つためにp+
層24はなるべく薄くする必要がある。この条件はp+層24
の有効アクセプタ密度がｎ層23を有効ドナー密度より十
分大きく、かつそのアクセプタ密度が１×1019cm-3以上
であり、ｐ層の厚さが500Å以下であることによって満
たされる。さらにこの状態ではＥ−FETおよびＤ−FET両
者に同一のゲート電極材料を用いることができるため以
下に示すように本実施例の半導体装置を製造する工程が
極めて簡単となる。
第５図は本実施例の半導体装置を製造する工程の例を
示すものである。すなわち、例えばMBE法により基板21
上にp-−GaAS層22、ｎ−AlGaAs層23およびp+−AlGaAs層
24を順次成長させる（第５図（ａ））。次いで、Ｅ−FE
Tが形成される部分を例えばホトレジスト51で覆いp+層2
4をエッチング除去する（第５図（ｂ））。次いでホト
レジスト層51を除去し例えばAlでゲート電極25,26を形
成する（第５図（ｃ））。オーム性電極金属としてAuGe
およびその上にNiを蒸着し、熱処理を行ってp+層24n層2
3を貫通してp-−GaAs層22までアロイ層が達するように
してオーム性電極27,28および29を形成する（第５図
（ｄ））。Ｄ−FETをホトレジスト層52でマスクし、Ｅ
−FETのソース−ゲート間およびゲート−ドレイン間のp
+層をエッチング除去する（第５図（ｅ））。このとき
Ｅ−FETのゲート電極およびソース，ドレイン電極をも
エッチングのマスクとして用いることができ、かつこの
エッチング量はFET特性を観測しながら制御することが
できる。最後にホトレジスト層52を除去する（第５図
（ｆ））。なお上記工程では、ゲート電極およびオーム
性電極の形成工程として、特公昭56−31750にあるよう
なゲート電極金属のサイドエッチングによる自己整合プ
ロセスを採用することも可能である。また以上ではＥ−
FETにおけるゲートとソースおよびドレイン間のp+層24
のエッチングをオーミック電極形成後に行ったが、この
エッチングはオーミック電極形成に先立ち、ゲート電極
をマスクに行うこともできる。この場合には第５図
（ｃ）以降の工程は第５図（ｇ）を経て第５図（ｆ）と
なる。なおこの場合は、オーム性電極の形成を特願昭58
−069482に示した方法によって、ゲート電極に対して自
己整合的に行えばより高性能化が可能である。
示すものである。すなわち、例えばMBE法により基板21
上にp-−GaAS層22、ｎ−AlGaAs層23およびp+−AlGaAs層
24を順次成長させる（第５図（ａ））。次いで、Ｅ−FE
Tが形成される部分を例えばホトレジスト51で覆いp+層2
4をエッチング除去する（第５図（ｂ））。次いでホト
レジスト層51を除去し例えばAlでゲート電極25,26を形
成する（第５図（ｃ））。オーム性電極金属としてAuGe
およびその上にNiを蒸着し、熱処理を行ってp+層24n層2
3を貫通してp-−GaAs層22までアロイ層が達するように
してオーム性電極27,28および29を形成する（第５図
（ｄ））。Ｄ−FETをホトレジスト層52でマスクし、Ｅ
−FETのソース−ゲート間およびゲート−ドレイン間のp
+層をエッチング除去する（第５図（ｅ））。このとき
Ｅ−FETのゲート電極およびソース，ドレイン電極をも
エッチングのマスクとして用いることができ、かつこの
エッチング量はFET特性を観測しながら制御することが
できる。最後にホトレジスト層52を除去する（第５図
（ｆ））。なお上記工程では、ゲート電極およびオーム
性電極の形成工程として、特公昭56−31750にあるよう
なゲート電極金属のサイドエッチングによる自己整合プ
ロセスを採用することも可能である。また以上ではＥ−
FETにおけるゲートとソースおよびドレイン間のp+層24
のエッチングをオーミック電極形成後に行ったが、この
エッチングはオーミック電極形成に先立ち、ゲート電極
をマスクに行うこともできる。この場合には第５図
（ｃ）以降の工程は第５図（ｇ）を経て第５図（ｆ）と
なる。なおこの場合は、オーム性電極の形成を特願昭58
−069482に示した方法によって、ゲート電極に対して自
己整合的に行えばより高性能化が可能である。
以上説明した動作原理および製造工程から、本発明の
効果は従来技術と比較して以下の様に極めて大きいもの
である。すなわち駆動用FETのゲートがｐ−ｎ接合型で
ありゲート順方向の印加許容電圧がショットキゲート型
の場合の約0.7Vに対して約1.8Vと大きくまたゲート逆耐
圧も大きく従って論理振幅が大きくとれる。しきい値電
圧が結晶成長によって一義的に決まるためMBEの制御性
の良さを最大限利用でき、リセスによる従来技術におけ
るエッチングによる不確定要素がない。Ｅ−FETとＤ−F
ETのしきい値電圧の差もｐ−ｎ接合とショットキバリア
のビルトイン電圧の差によって一義的に決まるため設計
性が極めて優れている。素子構造がほぼプレーナ型であ
り、Ｅ−FETとＤ−FETとがほぼ同一平面上にあるため多
層配線が容易で、かつリセス型における寄生容量の増大
がない。ゲートとソース，ドレイン電極との自己整合プ
ロセスが容易で、工程が簡単である。
効果は従来技術と比較して以下の様に極めて大きいもの
である。すなわち駆動用FETのゲートがｐ−ｎ接合型で
ありゲート順方向の印加許容電圧がショットキゲート型
の場合の約0.7Vに対して約1.8Vと大きくまたゲート逆耐
圧も大きく従って論理振幅が大きくとれる。しきい値電
圧が結晶成長によって一義的に決まるためMBEの制御性
の良さを最大限利用でき、リセスによる従来技術におけ
るエッチングによる不確定要素がない。Ｅ−FETとＤ−F
ETのしきい値電圧の差もｐ−ｎ接合とショットキバリア
のビルトイン電圧の差によって一義的に決まるため設計
性が極めて優れている。素子構造がほぼプレーナ型であ
り、Ｅ−FETとＤ−FETとがほぼ同一平面上にあるため多
層配線が容易で、かつリセス型における寄生容量の増大
がない。ゲートとソース，ドレイン電極との自己整合プ
ロセスが容易で、工程が簡単である。
本発明の集積型の半導体装置の第２の実施例は第６図
に示すものである。本例では第３図に示した第１の実施
例において、第２の半導体のｎ型層（ｎ−AlGaAs）23の
表面側を第３の半導体のｎ型層61に置換えたものであ
る。ここで第２の半導体層の厚さとしては、第１の半導
体層（GaAs）側の界面に最大限の２次元電子を存在させ
るのに必要な厚さで良く、例えば、ドナー不純物密度が
第１の実施例と同じく２×1018cm-3であれば約100Åで
ある。第３の半導体層を設けた目的は素子表面側に安定
な、あるいは電極の形成しやすく信頼性の良い半導体層
を形成することである。例えば第３の半導体層としてｎ
型GaAsを用いることができる。この時第２および第３の
半導体層は明確な境界を成さず、AlGaAsからGaAsへ組成
が徐々に変化していても良い。この場合はｎ型層23およ
び61の厚さ方向の電位が滑らかに変化する効果をもたら
す。また第３の半導体層として他にGaInP等も用いるこ
とができる。本実施例ではさらに、移動度を改善するた
めに、第１の半導体層（GaAs）22と第２の半導体のｎ型
層（ｎ−AlGaAs）23との間にアンドープの第２の半導体
層62が設けられている。第７図（ａ）および（ｂ）はp+
層24として有効アクセプタ密度２×1019cm-3、厚さ300
Åのp+−GaAsを用い、第５図（ａ）ないし（ｆ）に示し
た工程で製作した上記第２の実施例におけるＥ−FETと
Ｄ−FETの静特性である。ここにおいてゲート長は0.5μ
ｍ、ゲート幅は20μｍであり、ｎ型層23および61の有効
ドナー密度は２×1018cm-3厚さの総和は300Åである。
しきい値電圧はＥ−FETで0.02V、Ｄ−FETで−0.6Vで、
相互コンダクタンスが1mmゲート幅当りそれぞれ280mSお
よび200mSと極めて高性能な特性を示した。第１の実施
例に比し、本実施例ではp+層24としてGaAsを用いている
のでＥ−FETのゲートに印加しうる電圧はやや低いが、
従来技術のショットキゲート型よりはるかに大きい＋1.
2Vまで印加できた。なお本実施例において、p+層として
p+＋AlGaAs層を用いれば、p+層のエッチングにおいてｎ
−GaAs層との選択比のとれるエッチングが可能で、量産
性がより改善される。
に示すものである。本例では第３図に示した第１の実施
例において、第２の半導体のｎ型層（ｎ−AlGaAs）23の
表面側を第３の半導体のｎ型層61に置換えたものであ
る。ここで第２の半導体層の厚さとしては、第１の半導
体層（GaAs）側の界面に最大限の２次元電子を存在させ
るのに必要な厚さで良く、例えば、ドナー不純物密度が
第１の実施例と同じく２×1018cm-3であれば約100Åで
ある。第３の半導体層を設けた目的は素子表面側に安定
な、あるいは電極の形成しやすく信頼性の良い半導体層
を形成することである。例えば第３の半導体層としてｎ
型GaAsを用いることができる。この時第２および第３の
半導体層は明確な境界を成さず、AlGaAsからGaAsへ組成
が徐々に変化していても良い。この場合はｎ型層23およ
び61の厚さ方向の電位が滑らかに変化する効果をもたら
す。また第３の半導体層として他にGaInP等も用いるこ
とができる。本実施例ではさらに、移動度を改善するた
めに、第１の半導体層（GaAs）22と第２の半導体のｎ型
層（ｎ−AlGaAs）23との間にアンドープの第２の半導体
層62が設けられている。第７図（ａ）および（ｂ）はp+
層24として有効アクセプタ密度２×1019cm-3、厚さ300
Åのp+−GaAsを用い、第５図（ａ）ないし（ｆ）に示し
た工程で製作した上記第２の実施例におけるＥ−FETと
Ｄ−FETの静特性である。ここにおいてゲート長は0.5μ
ｍ、ゲート幅は20μｍであり、ｎ型層23および61の有効
ドナー密度は２×1018cm-3厚さの総和は300Åである。
しきい値電圧はＥ−FETで0.02V、Ｄ−FETで−0.6Vで、
相互コンダクタンスが1mmゲート幅当りそれぞれ280mSお
よび200mSと極めて高性能な特性を示した。第１の実施
例に比し、本実施例ではp+層24としてGaAsを用いている
のでＥ−FETのゲートに印加しうる電圧はやや低いが、
従来技術のショットキゲート型よりはるかに大きい＋1.
2Vまで印加できた。なお本実施例において、p+層として
p+＋AlGaAs層を用いれば、p+層のエッチングにおいてｎ
−GaAs層との選択比のとれるエッチングが可能で、量産
性がより改善される。
第８図は本発明の第３の実施例を示す半導体装置の構
造を示す断面図であり、左側がＥ−FET、右側がＤ−FET
である。本例では第１および第２の実施例の場合と第１
の半導体層22と第２の半導体のｎ型層23の順序を入れ換
えたものである。ここで81はアンドープの第２の半導体
のバッファ層、82は第１の半導体のｎ型層である。
造を示す断面図であり、左側がＥ−FET、右側がＤ−FET
である。本例では第１および第２の実施例の場合と第１
の半導体層22と第２の半導体のｎ型層23の順序を入れ換
えたものである。ここで81はアンドープの第２の半導体
のバッファ層、82は第１の半導体のｎ型層である。
以上の説明では、キャリアが電子の場合すなわちｎ−
チャネルと半導体装置について説明した。本発明はキャ
リアが正孔の場合すなわちｐ−チャネルの半導体装置に
ついても適用できる。この場合には上記説明において、
ｎとｐ、ドナーとアクセプタを入れ換え、電子親和力の
大小を電子親和力とバンドギャップの和の小大に置換え
れば良い。得られる効果はｎチャネルの場合と同様であ
る。
チャネルと半導体装置について説明した。本発明はキャ
リアが正孔の場合すなわちｐ−チャネルの半導体装置に
ついても適用できる。この場合には上記説明において、
ｎとｐ、ドナーとアクセプタを入れ換え、電子親和力の
大小を電子親和力とバンドギャップの和の小大に置換え
れば良い。得られる効果はｎチャネルの場合と同様であ
る。
以上本発明によれば、論理振幅の大きくとれ、量産性
の良い、高速な集積型半導体装置が実現できる。
の良い、高速な集積型半導体装置が実現できる。
第１図および第２図は従来の集積型半導体装置を説明す
る図、第３図，第４図，第５図，第６図，第７図，第８
図は本発明による集積型半導体装置を説明する図であ
る。図において、 10:絶縁膜、11:半絶縁性GaAs基板、12:アンドープGaAs
層、13:n−AlGaAs層、14:n−GaAs層、15,16:ゲート電
極、17,18,19:オーム性電極、20:電子チャネルであり、
また 21:高抵抗基板、22:高純度あるいはp-の第１の半導体
層、23:n型の第２の半導体層、24:p+層、25,26:ゲート
電極、27,28,29:オーム性電極、30:電子層、51,52:ホト
レジスト層、61:第３の半導体層、62:アンドープの第２
の半導体層、81:第２の半導体のバッファ層、82:n型の
第１の半導体層、EC:伝導帯下端のエネルギーレベル、E
V:価電子帯上端のエネルギーレベル、EF:フェルミレベ
ルである。
る図、第３図，第４図，第５図，第６図，第７図，第８
図は本発明による集積型半導体装置を説明する図であ
る。図において、 10:絶縁膜、11:半絶縁性GaAs基板、12:アンドープGaAs
層、13:n−AlGaAs層、14:n−GaAs層、15,16:ゲート電
極、17,18,19:オーム性電極、20:電子チャネルであり、
また 21:高抵抗基板、22:高純度あるいはp-の第１の半導体
層、23:n型の第２の半導体層、24:p+層、25,26:ゲート
電極、27,28,29:オーム性電極、30:電子層、51,52:ホト
レジスト層、61:第３の半導体層、62:アンドープの第２
の半導体層、81:第２の半導体のバッファ層、82:n型の
第１の半導体層、EC:伝導帯下端のエネルギーレベル、E
V:価電子帯上端のエネルギーレベル、EF:フェルミレベ
ルである。
Claims (2)
- 【請求項１】半導体基板上にエンハンスメント型FETと
ディプリーション型FETを有する集積型半導体装置であ
って、前記半導体基板上に、高純度あるいはＰ型低不純
物密度の第１の半導体エピタキシャル層と、前記第１の
半導体エピタキシャル層より電子親和力の小さいｎ型の
第２の半導体エピタキシャル層とを有し、前記第１と第
２の半導体エピタキシャル層とのヘテロ接合界面の第１
の半導体エピタキシャル層側に電子チャネルを備え、 前記エンハンスメント型FETのゲートは、前記第２の半
導体エピタキシャル層の上に形成された厚さ500Å以下
のP+エピタキシャル薄膜とゲート電極からなり、かつ前
記P+エピタキシャル薄膜の電子親和力はP+エピタキシャ
ル薄膜との界面における第２の半導体エピタキシャル層
の値より大きくなく、前記ディプリーション型FETのゲ
ートは前記第２の半導体エピタキシャル層の上に形成さ
れたショットキ型ゲート電極からなることを特徴とする
集積型半導体装置。 - 【請求項２】半導体基板上にエンハンスメント型FETと
ディプリーション型FETを有する集積型半導体装置であ
って、前記半導体基板上に、高純度あるいはｎ型低不純
物密度の第１の半導体エピタキシャル層と、前記第１の
半導体エピタキシャル層より電子親和力とバンドギャッ
プの和の大きいＰ型の第２の半導体エピタキシャル層と
を有し、前記第１と第２の半導体エピタキシャル層との
ヘテロ接合界面の第１の半導体エピタキシャル層側に正
孔チャネルを備え、 前記エンハンスメント型FETのゲートは、前記第２の半
導体エピタキシャル層の上に形成された厚さ500Å以下
のn+エピタキシャル薄膜とゲート電極からなり、かつ前
記n+エピタキシャル薄膜の電子親和力とバンドギャップ
の和はn+エピタキシャル薄膜との界面における第２の半
導体エピタキシャル層の値より小さくなく、前記ディプ
リーション型FETのゲートは前記第２の半導体エピタキ
シャル層の上に形成されたショットキ型ゲート電極から
なることを特徴とする集積型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002173A JP2655594B2 (ja) | 1984-01-10 | 1984-01-10 | 集積型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002173A JP2655594B2 (ja) | 1984-01-10 | 1984-01-10 | 集積型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60145671A JPS60145671A (ja) | 1985-08-01 |
| JP2655594B2 true JP2655594B2 (ja) | 1997-09-24 |
Family
ID=11521970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59002173A Expired - Lifetime JP2655594B2 (ja) | 1984-01-10 | 1984-01-10 | 集積型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2655594B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5056883B2 (ja) * | 2010-03-26 | 2012-10-24 | サンケン電気株式会社 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143587A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 半導体装置 |
| JPS58147169A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 高電子移動度トランジスタの製造方法 |
| JPS59172272A (ja) * | 1983-03-19 | 1984-09-28 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
-
1984
- 1984-01-10 JP JP59002173A patent/JP2655594B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60145671A (ja) | 1985-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |