JPH0620142B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0620142B2 JPH0620142B2 JP7215485A JP7215485A JPH0620142B2 JP H0620142 B2 JPH0620142 B2 JP H0620142B2 JP 7215485 A JP7215485 A JP 7215485A JP 7215485 A JP7215485 A JP 7215485A JP H0620142 B2 JPH0620142 B2 JP H0620142B2
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- JP
- Japan
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- semiconductor layer
- layer
- semiconductor
- gate
- fet
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は高い相互コンダクタンスを有し高速動作が可能
な半導体装置に関する。
な半導体装置に関する。
（従来技術とその問題点） 高速動作が期待できる能動半導体装置として、半導体ヘ
テロ界面の２次元電子を利用したＦＥＴ（Field Effect
Transistor）がある（例えば、ジャパン・ジャーナル
・オブ・アプライド・フィジックス〔Jpn.J.Appl.Phys.
１９（1980）Ｌ255〕）。これは電子親和力の異なる半
導体のヘテロ界面（例えば、AlXGa1-XAs／GaAs）におい
て、電子親和力の小さな半導体だけに不純物をドーピン
グし、電子親和力の大きな半導体側に２次元電子を生じ
させ、この２次元電子の高い移動度の利用を特長として
いる。しかし動作機構からみると、このＦＥＴは絶縁膜
の替りにワイドギャップの半導体を用いた一種のMISFET
(Metal Insulator Semiconductor FET）とみなせるた
め、ＳｉのMOSFET（Metal Oxide Semiconductor FET）
と同様の利点および欠点を有している。MIS型のFETは、
プロセスがバイポーラトランジスタと比べて短く、プレ
ーナ構造が作り易いことから高集積化が容易である。そ
の反面、デバイスの負荷駆動能力を表す相互コンダクタ
ンスが素子寸法の微細化と共に低下することから、高集
積化に伴なう配線容量の増大および外部負荷の駆動によ
る遅延の割合が増大する。したがって、システム全体の
速度を高めることは負荷駆動能力の高いバイポーラトラ
ンジスタほど容易ではない。
テロ界面の２次元電子を利用したＦＥＴ（Field Effect
Transistor）がある（例えば、ジャパン・ジャーナル
・オブ・アプライド・フィジックス〔Jpn.J.Appl.Phys.
１９（1980）Ｌ255〕）。これは電子親和力の異なる半
導体のヘテロ界面（例えば、AlXGa1-XAs／GaAs）におい
て、電子親和力の小さな半導体だけに不純物をドーピン
グし、電子親和力の大きな半導体側に２次元電子を生じ
させ、この２次元電子の高い移動度の利用を特長として
いる。しかし動作機構からみると、このＦＥＴは絶縁膜
の替りにワイドギャップの半導体を用いた一種のMISFET
(Metal Insulator Semiconductor FET）とみなせるた
め、ＳｉのMOSFET（Metal Oxide Semiconductor FET）
と同様の利点および欠点を有している。MIS型のFETは、
プロセスがバイポーラトランジスタと比べて短く、プレ
ーナ構造が作り易いことから高集積化が容易である。そ
の反面、デバイスの負荷駆動能力を表す相互コンダクタ
ンスが素子寸法の微細化と共に低下することから、高集
積化に伴なう配線容量の増大および外部負荷の駆動によ
る遅延の割合が増大する。したがって、システム全体の
速度を高めることは負荷駆動能力の高いバイポーラトラ
ンジスタほど容易ではない。
第３図は従来の２次元電子を利用したFETの概略断面図
である。第３図において、１は半絶縁性半導体の基板、
２は不純物を極力少なくした第１の半導体層、３はｎ型
不純物を含有し第１の半導体層２より電子親和力が小さ
い半導体からなる電子供給層、４は第１の半導体層２と
電子供給層３との界面に形成される２次元電子ガス、５
は電子供給層３とショットキ接合を形成するゲート電
極、６は電子供給層３と合金化し２次元電子ガス４と電
気的コンタクトがとれているソース電極、７は６と同様
のドレイン電極である。
である。第３図において、１は半絶縁性半導体の基板、
２は不純物を極力少なくした第１の半導体層、３はｎ型
不純物を含有し第１の半導体層２より電子親和力が小さ
い半導体からなる電子供給層、４は第１の半導体層２と
電子供給層３との界面に形成される２次元電子ガス、５
は電子供給層３とショットキ接合を形成するゲート電
極、６は電子供給層３と合金化し２次元電子ガス４と電
気的コンタクトがとれているソース電極、７は６と同様
のドレイン電極である。
第４図は第３図に示すFETのゲート電極下のバンド構造
を示す図である。第４図において、第３図と同じ番号の
ものは同一機能を果すものである。Ｅcは伝導帯端、Ｅf
はフェルミ準位、Ｅvは充満帯端である。
を示す図である。第４図において、第３図と同じ番号の
ものは同一機能を果すものである。Ｅcは伝導帯端、Ｅf
はフェルミ準位、Ｅvは充満帯端である。
次に、第３図に示す従来の２次元電子を利用したFETの
動作について説明する。ここでＦＥＴは第１の半導体層
２がGaAs、電子供給層３がｎ型のAl0.3Ga0.7Asで形成さ
れているものとし、またソースを零電位とし、ドレイン
には正電圧が印加されているものとする。
動作について説明する。ここでＦＥＴは第１の半導体層
２がGaAs、電子供給層３がｎ型のAl0.3Ga0.7Asで形成さ
れているものとし、またソースを零電位とし、ドレイン
には正電圧が印加されているものとする。
ゲート電圧（VG）が０Ｖの場合、ｎ−Al0.3Ga0.7Asは完
全に空乏化し、第４図に示すバンド構造になっているも
のとするとゲート下のAl0.3Ga0.7As／GaAs界面（GaAs
側）にはｎ−Al0.3Ga0.7As中のイオン化したドナーによ
り誘起された２次元電子ガスが形成されており、ソース
・ドレイン間には２次元電子ガスを通じてドレイン電流
（ID）が流れる。ここで、ゲート電圧を負に大きくして
ゆくと、ゲート下の２次元電子ガスが減少してドレイン
電流が減少し、逆にゲート電圧を正に大きくしてゆく
と、ゲート下の２次元電子ガスが増加してドレイン電流
が増加する。
全に空乏化し、第４図に示すバンド構造になっているも
のとするとゲート下のAl0.3Ga0.7As／GaAs界面（GaAs
側）にはｎ−Al0.3Ga0.7As中のイオン化したドナーによ
り誘起された２次元電子ガスが形成されており、ソース
・ドレイン間には２次元電子ガスを通じてドレイン電流
（ID）が流れる。ここで、ゲート電圧を負に大きくして
ゆくと、ゲート下の２次元電子ガスが減少してドレイン
電流が減少し、逆にゲート電圧を正に大きくしてゆく
と、ゲート下の２次元電子ガスが増加してドレイン電流
が増加する。
つまり、ドレイン電流はゲート電圧によりｎ−Al0.3Ga
0.7Asのキャパシタンスを通して制御される。したがっ
て、相互コンダクタンス（gm，ゲート電圧の変化に対す
るドレイン電流の変化分）はMOSFETと同様の形で記述さ
れる。リニア領域では、 となる。ここで、Ｚはゲート幅、Ｌはゲート長、μnは
２次元電子の移動度、Ｃiはｎ−Al0.3Ga0.7Asの単位面
積当りのキャパシタンス、ＶDはドレイン電圧である。g
mを高める為にはＺ，μn，Ｃi，ＶDを大きくしＬを小さ
くする必要があるが、μnはほぼ一定であり、また集積
化を考えるとＺ，Ｌは共に小さくなり、ＶＤも大きくで
きないため、Ｃiを大きくすることが要求される。Ｃiを
大きくすることはｎ−Al0.3Ga0.7Asの厚さを薄くするこ
とに対応するが、次の理由によりこの厚さを極端に薄く
することはできない。ｎ−Al0.3Ga0.7Asを薄くするため
には、ｎ−Al0.3Ga0.7Asの不純物濃度を厚さの２乗に逆
比例して増加させる必要がある。この不純物濃度の増加
はゲート耐圧を低下させゲートリーク電流を増大させる
ため、正常なトランジスタ動作が行なえないようにな
る。この系の場合、ｎ＝５×１０18cm-3で厚さ200Å程
度が限界と考えられ、相互コンダクタンスの最大値とし
ては１μｍ以下のゲート長で単位mm当り1000mS程度と予
想される。超高速動作デバイスとしては相互コンダクタ
ンスは数千mS以上が必要であると考えられるため、この
程度の値では不充分である。
0.7Asのキャパシタンスを通して制御される。したがっ
て、相互コンダクタンス（gm，ゲート電圧の変化に対す
るドレイン電流の変化分）はMOSFETと同様の形で記述さ
れる。リニア領域では、 となる。ここで、Ｚはゲート幅、Ｌはゲート長、μnは
２次元電子の移動度、Ｃiはｎ−Al0.3Ga0.7Asの単位面
積当りのキャパシタンス、ＶDはドレイン電圧である。g
mを高める為にはＺ，μn，Ｃi，ＶDを大きくしＬを小さ
くする必要があるが、μnはほぼ一定であり、また集積
化を考えるとＺ，Ｌは共に小さくなり、ＶＤも大きくで
きないため、Ｃiを大きくすることが要求される。Ｃiを
大きくすることはｎ−Al0.3Ga0.7Asの厚さを薄くするこ
とに対応するが、次の理由によりこの厚さを極端に薄く
することはできない。ｎ−Al0.3Ga0.7Asを薄くするため
には、ｎ−Al0.3Ga0.7Asの不純物濃度を厚さの２乗に逆
比例して増加させる必要がある。この不純物濃度の増加
はゲート耐圧を低下させゲートリーク電流を増大させる
ため、正常なトランジスタ動作が行なえないようにな
る。この系の場合、ｎ＝５×１０18cm-3で厚さ200Å程
度が限界と考えられ、相互コンダクタンスの最大値とし
ては１μｍ以下のゲート長で単位mm当り1000mS程度と予
想される。超高速動作デバイスとしては相互コンダクタ
ンスは数千mS以上が必要であると考えられるため、この
程度の値では不充分である。
以上述べたように、従来の２次元電子を利用したFETで
はMOSFETと同様の動作機構によるため相互コンダクタン
スを増大させるのが困難であり、超高速動作デバイスと
しては能力不足である。
はMOSFETと同様の動作機構によるため相互コンダクタン
スを増大させるのが困難であり、超高速動作デバイスと
しては能力不足である。
（発明の目的） 本発明の目的は、上記欠点を除去し、バイポーラトラン
ジスタと同様に非常に大きな相互コンダクタンスを有し
超高速動作が可能な半導体装置を提供することにある。
ジスタと同様に非常に大きな相互コンダクタンスを有し
超高速動作が可能な半導体装置を提供することにある。
（発明の構成） 本発明によれば、極低不純物濃度の第１の半導体層と、
該第１の半導体層上に設けられて該第１の半導体層より
電子親和力が小さい第２の半導体層と、該第２の半導体
層上に設けられて第１の半導体層より電子親和力が小さ
くかつ第２の半導体層より電子親和力と禁止帯幅の和が
小さくｎ型不純物を含有する第３の半導体層と、該第３
の半導体層上の一部に設けられｐ型不純物を高濃度に含
有する第４の半導体層と、該第４の半導体層上に設けら
れかつ該第４の半導体層とオーミック接合を形成するゲ
ート電極と、該ゲート電極を挾んで第１の半導体層と第
２の半導体層との界面に存在するキャリアと電気的コン
タクトを形成する一対の電極とを含むことを特徴とする
半導体装置が得られる。
該第１の半導体層上に設けられて該第１の半導体層より
電子親和力が小さい第２の半導体層と、該第２の半導体
層上に設けられて第１の半導体層より電子親和力が小さ
くかつ第２の半導体層より電子親和力と禁止帯幅の和が
小さくｎ型不純物を含有する第３の半導体層と、該第３
の半導体層上の一部に設けられｐ型不純物を高濃度に含
有する第４の半導体層と、該第４の半導体層上に設けら
れかつ該第４の半導体層とオーミック接合を形成するゲ
ート電極と、該ゲート電極を挾んで第１の半導体層と第
２の半導体層との界面に存在するキャリアと電気的コン
タクトを形成する一対の電極とを含むことを特徴とする
半導体装置が得られる。
（発明の原理） 本発明のFETの動作原理は、第１の半導体層と第２の半
導体層との界面に形成される２次元電子を、第４の半導
体層から第２の半導体と第３の半導体との界面に注入す
る正孔によって制御するものである。注入された正孔
は、第１の半導体と第２の半導体層との界面において次
々に２次元電子を誘起させながらソース電極へと動いて
ゆく。誘起された２次元電子はドレイン電界により高速
度でドレインに引き込まれドレイン電流となる。注入さ
れる正孔の量はゲート電圧の増加で指数関数的に増大す
るので、同様にドレイン電流も指数関数的に増加する。
したがって、本発明のFETにより、高い相互コンダクタ
ンスが容易に実現される。
導体層との界面に形成される２次元電子を、第４の半導
体層から第２の半導体と第３の半導体との界面に注入す
る正孔によって制御するものである。注入された正孔
は、第１の半導体と第２の半導体層との界面において次
々に２次元電子を誘起させながらソース電極へと動いて
ゆく。誘起された２次元電子はドレイン電界により高速
度でドレインに引き込まれドレイン電流となる。注入さ
れる正孔の量はゲート電圧の増加で指数関数的に増大す
るので、同様にドレイン電流も指数関数的に増加する。
したがって、本発明のFETにより、高い相互コンダクタ
ンスが容易に実現される。
（実施例） 以下、本発明の実施例について図面を用いて説明する。
第１図は本発明の実施例の断面模式図である。第１図に
おいて、第３，４図と同じ番号のものは第３，４図と同
等物で同一機能を果すものである。８は第１の半導体層
２より電子親和力が小さい第２の半導体層、９は第１の
半導体層２より電子親和力が小さくかつ第２の半導体層
８より電子親和力と禁止帯幅の和が小さくｎ型不純物を
含有する第３の半導体層、１０はｐ型不純物を高濃度に
含有する第４の半導体層である。ここで、第２の半導体
層８のＥvレベルは第１の半導体層２のＥvレベルより高
くても低くても良い。また第２の半導体層８はｎ型不純
物を含有しても良いが、ゲートリーク電流を抑える上か
らは含有しない方が良い。さらに第２の半導体層８の厚
さは、薄い方が良いが正孔が第３の半導体層９から第１
の半導体層２へのトンネル効果によりほとんどぬけてし
まうのを防ぐだけの厚さは必要である。この厚さは第２
の半導体層８と第３の半導体層９とのＥvの差の量によ
り異なるが、一般には数Å〜数十Åあれば充分である。
第４の半導体層１０の材料は第３の半導体層９へ正孔を
注入できるものであれば何でも良いが注入効率を高める
上から第４の半導体層と接触している面での第３の半導
体層９と同一材料または第３の半導体層９より電子親和
力と禁止帯幅との和が大きな材料が望ましい。
おいて、第３，４図と同じ番号のものは第３，４図と同
等物で同一機能を果すものである。８は第１の半導体層
２より電子親和力が小さい第２の半導体層、９は第１の
半導体層２より電子親和力が小さくかつ第２の半導体層
８より電子親和力と禁止帯幅の和が小さくｎ型不純物を
含有する第３の半導体層、１０はｐ型不純物を高濃度に
含有する第４の半導体層である。ここで、第２の半導体
層８のＥvレベルは第１の半導体層２のＥvレベルより高
くても低くても良い。また第２の半導体層８はｎ型不純
物を含有しても良いが、ゲートリーク電流を抑える上か
らは含有しない方が良い。さらに第２の半導体層８の厚
さは、薄い方が良いが正孔が第３の半導体層９から第１
の半導体層２へのトンネル効果によりほとんどぬけてし
まうのを防ぐだけの厚さは必要である。この厚さは第２
の半導体層８と第３の半導体層９とのＥvの差の量によ
り異なるが、一般には数Å〜数十Åあれば充分である。
第４の半導体層１０の材料は第３の半導体層９へ正孔を
注入できるものであれば何でも良いが注入効率を高める
上から第４の半導体層と接触している面での第３の半導
体層９と同一材料または第３の半導体層９より電子親和
力と禁止帯幅との和が大きな材料が望ましい。
本発明の構造を実現できる例としては、第１の半導体層
２が高純度GaAs、第２の半導体層８が厚さ２０Å程度の
AlAs、第３の半導体層９が厚さ５００Å程度でｎ型不純
物濃度が１×１０18cm-3程度のｎ−Al0.3Ga0.7As、第４
の半導体層が厚さ１００Å程度でｐ型不純物濃度が１×
１０19cm-3以上のｐ+−Ga0.3Ga0.7Asからなるものがあ
る。
２が高純度GaAs、第２の半導体層８が厚さ２０Å程度の
AlAs、第３の半導体層９が厚さ５００Å程度でｎ型不純
物濃度が１×１０18cm-3程度のｎ−Al0.3Ga0.7As、第４
の半導体層が厚さ１００Å程度でｐ型不純物濃度が１×
１０19cm-3以上のｐ+−Ga0.3Ga0.7Asからなるものがあ
る。
以下、本実施例の動作を、各半導体層に前述の材料を用
い、このバンド構造図である第２図を用いて詳細に説明
する。
い、このバンド構造図である第２図を用いて詳細に説明
する。
第２図は第１図に示すFETのゲート電極下のバンド構造
を示す図である。第２図において、第１，３，４図と同
じ番号のものは第１，３，４図と同等物で同一機能を果
すものである。
を示す図である。第２図において、第１，３，４図と同
じ番号のものは第１，３，４図と同等物で同一機能を果
すものである。
このバンド図は熱平衡状態を表わしたものであり、バン
ド構造を理解し易くするため２次元電子ガス４が形成さ
れている状態（ディプレッションモード）を示してい
る。超高速動作用のFETでは熱平衡状態では２次元電子
ガス４が形成されてない状態（エンハンスメントモー
ド）を用いる方が望ましい。
ド構造を理解し易くするため２次元電子ガス４が形成さ
れている状態（ディプレッションモード）を示してい
る。超高速動作用のFETでは熱平衡状態では２次元電子
ガス４が形成されてない状態（エンハンスメントモー
ド）を用いる方が望ましい。
ゲート電極に正電圧を印加するとｐ+−Al0.3Ga0.7As層
１０とｎ−Al0.3Ga0.7As層９の接合は順バイアス状態に
なる。この時、ｎ−Al0.3Ga0.7As層９はほぼ完全に空之
化しているので、順バイアスによるｎ−Al0.3Ga0.7As層
９からｐ+−Al0.3Ga0.7As層１０への電子の注入はほと
んど無視できる。一方、ｐ+−Al0.3Ga0.7As層１０から
ｎ−Al0.3Ga0.7As層９への正孔の注入は顕著である。注
入された正孔はｎ−Al0.3Ga0.7As層９を経てｎ−Al0.3G
a0.7As層９とAlAs層８の界面に到達するが、ここに正孔
に対する障壁があるためこの界面にたまる。たまった正
孔のほとんどはソース・ゲート間の電界によりｎ−Al
0.3Ga0.7As層９を通りソース電極側に移動する。また一
部はAlAs障壁を熱的に越えるかまたはトンネル効果で抜
けてGaAs層に入り、ソース電極に移動するかまたは電子
との再結合により消滅する。ｎ−Al0.3Ga0.7As／AlAs界
面に正孔がたまると、正孔の量に対応してAlAs／GaAs界
面に２次元電子が誘起される。誘起された２次元電子は
高い移動度を有しているのでソース・ドレイン間の電界
によって瞬時にドレイン側に流れてゆき、その結果再び
正孔により２次元電子が誘起される。したがって、ｐ+
−Al0.3Ga0.7As層１０から注入された正孔はソース電極
に吸収されるまでに多数の２次元電子を誘起させること
になり、ドレイン電流とゲート電流（主に正孔電流）と
の比（電流増幅率β）は非常に大きなものとなる。また
ｐ+−Al0.3Ga0.7As層１０からｎ−Al0.3Ga0.7As層９へ
注入される正孔の数は順バイアス電圧（ほぼゲート電圧
に対応）の指数関数で増加するため、相互コンダクタン
スもゲート電圧の増加で指数関数的に増加し非常に大き
なものとなる。
１０とｎ−Al0.3Ga0.7As層９の接合は順バイアス状態に
なる。この時、ｎ−Al0.3Ga0.7As層９はほぼ完全に空之
化しているので、順バイアスによるｎ−Al0.3Ga0.7As層
９からｐ+−Al0.3Ga0.7As層１０への電子の注入はほと
んど無視できる。一方、ｐ+−Al0.3Ga0.7As層１０から
ｎ−Al0.3Ga0.7As層９への正孔の注入は顕著である。注
入された正孔はｎ−Al0.3Ga0.7As層９を経てｎ−Al0.3G
a0.7As層９とAlAs層８の界面に到達するが、ここに正孔
に対する障壁があるためこの界面にたまる。たまった正
孔のほとんどはソース・ゲート間の電界によりｎ−Al
0.3Ga0.7As層９を通りソース電極側に移動する。また一
部はAlAs障壁を熱的に越えるかまたはトンネル効果で抜
けてGaAs層に入り、ソース電極に移動するかまたは電子
との再結合により消滅する。ｎ−Al0.3Ga0.7As／AlAs界
面に正孔がたまると、正孔の量に対応してAlAs／GaAs界
面に２次元電子が誘起される。誘起された２次元電子は
高い移動度を有しているのでソース・ドレイン間の電界
によって瞬時にドレイン側に流れてゆき、その結果再び
正孔により２次元電子が誘起される。したがって、ｐ+
−Al0.3Ga0.7As層１０から注入された正孔はソース電極
に吸収されるまでに多数の２次元電子を誘起させること
になり、ドレイン電流とゲート電流（主に正孔電流）と
の比（電流増幅率β）は非常に大きなものとなる。また
ｐ+−Al0.3Ga0.7As層１０からｎ−Al0.3Ga0.7As層９へ
注入される正孔の数は順バイアス電圧（ほぼゲート電圧
に対応）の指数関数で増加するため、相互コンダクタン
スもゲート電圧の増加で指数関数的に増加し非常に大き
なものとなる。
以上述べたように本発明によるトランジスタは、構造的
には従来の２次元電子ガスFETと類似であるが、動作特
性の上からはバイポーラトランジスタと類似しており、
従来FETの持つ高集積化に適した構造およびバイポーラ
トランジスタの持つ高い相互コンダクタンスを共に備え
たものである。
には従来の２次元電子ガスFETと類似であるが、動作特
性の上からはバイポーラトランジスタと類似しており、
従来FETの持つ高集積化に適した構造およびバイポーラ
トランジスタの持つ高い相互コンダクタンスを共に備え
たものである。
本実施例によるトランジスタの作製として、まず結晶成
長方法としてMBE（Molecular Beam Epitaxy ）を用い、
半絶縁性GaAs基板１上に厚さ１μｍの高純度GaAs層２を
成長させ、続いて厚さ２０Åの高純度AlAs層８、厚さ３
００Åで１×１０18cm-3のＳi不純物を含むｎ−Al0.4Ga
0.6As層９、厚さ１００Åで３×１０19cm-3のＢｅ不純
物を含むｐ+−Al0.4Ga0.6As層１０を成長させた。次にA
lを蒸着しパターニングしてゲート電極５として不用な
ｐ+−Al0.4Ga0.6Asをこれをマスクに除去し、AuGe／Au
のソースおよびドレイン電極を蒸着およびアロイしてト
ランジスタを完成させた。その結果、ゲート長0.5μ
ｍ、ゲート・ソース間およびゲート・ドレイン間が0.5
μｍのものにおいて、ｇm＝5000mS／mm（１mmゲート幅
当り）、β＝２００の特性が得られた。
長方法としてMBE（Molecular Beam Epitaxy ）を用い、
半絶縁性GaAs基板１上に厚さ１μｍの高純度GaAs層２を
成長させ、続いて厚さ２０Åの高純度AlAs層８、厚さ３
００Åで１×１０18cm-3のＳi不純物を含むｎ−Al0.4Ga
0.6As層９、厚さ１００Åで３×１０19cm-3のＢｅ不純
物を含むｐ+−Al0.4Ga0.6As層１０を成長させた。次にA
lを蒸着しパターニングしてゲート電極５として不用な
ｐ+−Al0.4Ga0.6Asをこれをマスクに除去し、AuGe／Au
のソースおよびドレイン電極を蒸着およびアロイしてト
ランジスタを完成させた。その結果、ゲート長0.5μ
ｍ、ゲート・ソース間およびゲート・ドレイン間が0.5
μｍのものにおいて、ｇm＝5000mS／mm（１mmゲート幅
当り）、β＝２００の特性が得られた。
上記の本発明の実施例では半導体材料としてGaAs／AlGa
Asを示したが、他の半導体材料（例えばInGaAs／InP／I
nAlAs）でも良いことは明らかである。
Asを示したが、他の半導体材料（例えばInGaAs／InP／I
nAlAs）でも良いことは明らかである。
本発明の第２〜第４の半導体層は均一組成、均一ドーピ
ングでなくてもよい。短周期の超格子を用いたり、厚さ
方向の組成の変化やドーピングの変化をつけても良い。
短周期の超格子は２つの材料で第１〜第４の半導体層す
べてを実現できる利点がある。組成の変化は表面層の保
護の点で重要である（例えば、第３の半導体層をｎ−Al
0.3Ga0.7Asからｎ−GaAsに徐々に変化させる）。ドーピ
ングの変化は正孔の注入効率を高める（第３の半導体層
上部を低不純物濃度とする）上で重要である。また、ソ
ースおよびドレイン電極の形成は第３の半導体層上だけ
でなくこの層を掘り下げたところで形成したり、第４の
半導体層を残しその上に付けても良い。
ングでなくてもよい。短周期の超格子を用いたり、厚さ
方向の組成の変化やドーピングの変化をつけても良い。
短周期の超格子は２つの材料で第１〜第４の半導体層す
べてを実現できる利点がある。組成の変化は表面層の保
護の点で重要である（例えば、第３の半導体層をｎ−Al
0.3Ga0.7Asからｎ−GaAsに徐々に変化させる）。ドーピ
ングの変化は正孔の注入効率を高める（第３の半導体層
上部を低不純物濃度とする）上で重要である。また、ソ
ースおよびドレイン電極の形成は第３の半導体層上だけ
でなくこの層を掘り下げたところで形成したり、第４の
半導体層を残しその上に付けても良い。
（発明の効果） 以上詳細に説明したように、本発明によれば、高集積化
が容易でシステム全体を超高速で動作させることが可能
な半導体装置が得られるので、その効果は大きい。
が容易でシステム全体を超高速で動作させることが可能
な半導体装置が得られるので、その効果は大きい。
第１図は本発明の実施例の断面図、第２図は第１図のゲ
ート電極下のバンド構造図、第３図は従来の２次元電子
ガスFETの断面図、第４図は第３図のゲート電極下のバ
ンド構造図である。 １……基 板、２……第１の半導体層 ３……電子供給層、４……２次元電子ガス ５……ゲート電極、６……ソース電極 ７……ドレイン電極、８……第２の半導体層 ９……第３の半導体層、１０……第４の半導体層
ート電極下のバンド構造図、第３図は従来の２次元電子
ガスFETの断面図、第４図は第３図のゲート電極下のバ
ンド構造図である。 １……基 板、２……第１の半導体層 ３……電子供給層、４……２次元電子ガス ５……ゲート電極、６……ソース電極 ７……ドレイン電極、８……第２の半導体層 ９……第３の半導体層、１０……第４の半導体層
Claims (1)
- 【請求項１】極低不純物濃度の第１の半導体層と、該第
１の半導体層上に設けられて該第１の半導体層より電子
親和力が小さい第２の半導体層と、該第２の半導体層上
に設けられて第１の半導体層より電子親和力が小さくか
つ第２の半導体層より電子親和力と禁止帯幅の和が小さ
くｎ型不純物を含有する第３の半導体層と、該第３の半
導体層上の一部に設けられＰ型不純物を高濃度に含有す
る第４の半導体層と、該第４の半導体層上に設けられか
つ該第４の半導体層とオーミック接合を形成するゲート
電極と、該ゲート電極を挾んで第１の半導体層と第２の
半導体層との界面に存在するキャリアと、電気的コンタ
クトを形成する一対の電極とを含むことを特徴とする半
導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7215485A JPH0620142B2 (ja) | 1985-04-05 | 1985-04-05 | 半導体装置 |
| DE8686104696T DE3687049T2 (de) | 1985-04-05 | 1986-04-07 | Bipolare eigenschaften aufweisender transistor mit heterouebergang. |
| EP86104696A EP0200933B1 (en) | 1985-04-05 | 1986-04-07 | Heterojunction transistor having bipolar characteristics |
| US07/197,485 US4903091A (en) | 1985-04-05 | 1988-05-23 | Heterojunction transistor having bipolar characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7215485A JPH0620142B2 (ja) | 1985-04-05 | 1985-04-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61230379A JPS61230379A (ja) | 1986-10-14 |
| JPH0620142B2 true JPH0620142B2 (ja) | 1994-03-16 |
Family
ID=13481054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7215485A Expired - Lifetime JPH0620142B2 (ja) | 1985-04-05 | 1985-04-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620142B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088353B2 (ja) * | 1988-01-21 | 1996-01-29 | 三菱電機株式会社 | 二次元ヘテロ接合素子 |
| JP2004055788A (ja) * | 2002-07-19 | 2004-02-19 | Sony Corp | 半導体装置 |
| JP5186096B2 (ja) | 2006-10-12 | 2013-04-17 | パナソニック株式会社 | 窒化物半導体トランジスタ及びその製造方法 |
| CN101523614B (zh) | 2006-11-20 | 2011-04-20 | 松下电器产业株式会社 | 半导体装置及其驱动方法 |
-
1985
- 1985-04-05 JP JP7215485A patent/JPH0620142B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61230379A (ja) | 1986-10-14 |
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