JPH0831596B2 - 半導体装置 - Google Patents
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- JPH0831596B2 JPH0831596B2 JP3267620A JP26762091A JPH0831596B2 JP H0831596 B2 JPH0831596 B2 JP H0831596B2 JP 3267620 A JP3267620 A JP 3267620A JP 26762091 A JP26762091 A JP 26762091A JP H0831596 B2 JPH0831596 B2 JP H0831596B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
-
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Description
【０００１】
【産業上の利用分野】本発明は、例えば高電子移動度ト
ランジスタ(HEMT)のような半導体装置に関するものであ
る。
ランジスタ(HEMT)のような半導体装置に関するものであ
る。
【０００２】
【従来の技術】基板上に入力および出力領域（一般にソ
ース及びドレイン領域）間を延在するチャネル形成領域
が設けられた半導体本体を具え、該チャネル形成領域は
少なくとも１つの障壁層とヘテロ接合を形成するチャネ
ル層を具え、該チャネル層内に一導電型の二次元自電電
荷キャリアガスを形成し、入力及び出力領域間に、チャ
ネル形成領域を覆うゲート電極により制御し得る導通チ
ャネルを形成するようにした半導体装置が、例えば欧州
特許出願公開(EP-A)第243953号に開示さているように既
知である。
ース及びドレイン領域）間を延在するチャネル形成領域
が設けられた半導体本体を具え、該チャネル形成領域は
少なくとも１つの障壁層とヘテロ接合を形成するチャネ
ル層を具え、該チャネル層内に一導電型の二次元自電電
荷キャリアガスを形成し、入力及び出力領域間に、チャ
ネル形成領域を覆うゲート電極により制御し得る導通チ
ャネルを形成するようにした半導体装置が、例えば欧州
特許出願公開(EP-A)第243953号に開示さているように既
知である。
【０００３】この欧州特許出願公開第243953号は、チャ
ネル形成領域を該領域内に存在する横方向電界の強さに
伴う電子移動度の変化を低減するように構成したFET 又
はHEMTのような半導体装置に関するものである。特に、
チャネル形成領域は２つの異なる材料の交互の順次の薄
層で形成し、一方の材料の層を大きなバンドキャップを
有するものとして障壁層とし、チャネル層を形成する他
方の材料の層とヘテロ接合を形成させ、低い電界の下で
チャネル層内に二次元電子ガスが発生するようにしてい
る。二つの材料は、前記一方の材料（通常障壁形成材
料）内の電子移動度が低い印加電界の下では他方の材料
内の電子移動度より低いが、高い印加電界の下では前者
の電子移動度が後者の電子移動度より高くなるように選
択する。従って、導通は低い電界の下では他方の材料か
ら成るチャネル層内で優先的に生じ、高い電界の下では
一方の材料により形成される障壁層内で優先的に生ず
る。従って、電子移動度の電界依存性を減少させること
ができる。
ネル形成領域を該領域内に存在する横方向電界の強さに
伴う電子移動度の変化を低減するように構成したFET 又
はHEMTのような半導体装置に関するものである。特に、
チャネル形成領域は２つの異なる材料の交互の順次の薄
層で形成し、一方の材料の層を大きなバンドキャップを
有するものとして障壁層とし、チャネル層を形成する他
方の材料の層とヘテロ接合を形成させ、低い電界の下で
チャネル層内に二次元電子ガスが発生するようにしてい
る。二つの材料は、前記一方の材料（通常障壁形成材
料）内の電子移動度が低い印加電界の下では他方の材料
内の電子移動度より低いが、高い印加電界の下では前者
の電子移動度が後者の電子移動度より高くなるように選
択する。従って、導通は低い電界の下では他方の材料か
ら成るチャネル層内で優先的に生じ、高い電界の下では
一方の材料により形成される障壁層内で優先的に生ず
る。従って、電子移動度の電界依存性を減少させること
ができる。
【０００４】
【発明が解決しようとする課題】しかし、このような半
導体装置は高い電界にさらされるとき別の問題を生じ
る。特に、チャネル形成領域内に高い横方向電界が存在
すると、チャネル形成領域からホット電荷キャリア（即
ち結晶格子と熱平衡しない電荷キャリア）が基板の方へ
放出される。このようなホット電荷キャリアの基板内へ
の注入はFET 及びHEMTの低出力インピーダンス特性の主
原因になる。本発明の目的は、高い印加電界下でのチャ
ネル形成領域から基板内へのホット電荷キャリアの注入
が禁止もしくは少なくとも減少するようにした半導体装
置を提供することにある。
導体装置は高い電界にさらされるとき別の問題を生じ
る。特に、チャネル形成領域内に高い横方向電界が存在
すると、チャネル形成領域からホット電荷キャリア（即
ち結晶格子と熱平衡しない電荷キャリア）が基板の方へ
放出される。このようなホット電荷キャリアの基板内へ
の注入はFET 及びHEMTの低出力インピーダンス特性の主
原因になる。本発明の目的は、高い印加電界下でのチャ
ネル形成領域から基板内へのホット電荷キャリアの注入
が禁止もしくは少なくとも減少するようにした半導体装
置を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、基板上に入力
及び出力領域間を延在するチャンネル形成領域が設けら
れた半導体本体を具え、該チャンネル形成領域は少なく
とも１つの障壁層とヘテロ接合を形成するチャンネル層
を具え、該チャンネル層内に一導電型の二次元自由電荷
キャリアガスを形成し、入力及び出力領域間に、チャン
ネル形成領域を覆うゲート電極により制御しうる導通チ
ャンネル形成するようにした半導体装置において、前記
基板とチャンネル形成領域との間に一導電型の電荷キャ
リアに対する電位井戸領域を設け、該電位井戸領域は隣
接障壁層とヘテロ接合を形成し一導電型の電荷キャリア
に対する電位井戸を形成する少なくとも１つの電位井戸
形成層を具え、該電位井戸は入力及び出力領域間に何の
電圧も印加されないとき一導電型の電荷キャリアの自由
電荷キャリアが空であるが、高い横方向電界がチャンネ
ル形成領域内に存在するときチャンネル形成領域から基
板の方へ放出される一導電型のホット電荷キャリアをト
ラップするに十分な深さと幅を有しており、且つこの電
位井戸の幅とチャンネル形成領域からこの電位井戸まで
の間隔との総和がゲート電極の長さの１／３以下である
ことを特徴とする。
及び出力領域間を延在するチャンネル形成領域が設けら
れた半導体本体を具え、該チャンネル形成領域は少なく
とも１つの障壁層とヘテロ接合を形成するチャンネル層
を具え、該チャンネル層内に一導電型の二次元自由電荷
キャリアガスを形成し、入力及び出力領域間に、チャン
ネル形成領域を覆うゲート電極により制御しうる導通チ
ャンネル形成するようにした半導体装置において、前記
基板とチャンネル形成領域との間に一導電型の電荷キャ
リアに対する電位井戸領域を設け、該電位井戸領域は隣
接障壁層とヘテロ接合を形成し一導電型の電荷キャリア
に対する電位井戸を形成する少なくとも１つの電位井戸
形成層を具え、該電位井戸は入力及び出力領域間に何の
電圧も印加されないとき一導電型の電荷キャリアの自由
電荷キャリアが空であるが、高い横方向電界がチャンネ
ル形成領域内に存在するときチャンネル形成領域から基
板の方へ放出される一導電型のホット電荷キャリアをト
ラップするに十分な深さと幅を有しており、且つこの電
位井戸の幅とチャンネル形成領域からこの電位井戸まで
の間隔との総和がゲート電極の長さの１／３以下である
ことを特徴とする。
【０００６】ここで、“横方向電界”とはチャネル形成
領域を形成する層の面に沿う電界を意味するものと理解
されたい。このように、本発明の半導体装置において
は、電位井戸領域がチャネル形成領域と基板との間に少
なくとも１つの電位井戸を形成し、この電位井戸は何の
電圧も入力および出力領域間に印加されないとき自由電
荷キャリアが空であるが高い横方向電界が存在するとき
十分深く広い幅を有し、チャネル形成領域から電位井戸
内に放出される一導電型のホット電荷キャリアをトラッ
プし、トラップされた電荷キャリアがサーマライズし、
即ち格子と熱平衡した状態になる。従って、ホット電荷
キャリアはゲート電極近くにトラップ又は閉じ込めら
れ、基板内への放出が禁止されるため、一層高い出力イ
ンピーダンスを達成することができ、このことはこの半
導体装置を例えばマイクロ波用に設計したFET とする場
合に特に重要である。
領域を形成する層の面に沿う電界を意味するものと理解
されたい。このように、本発明の半導体装置において
は、電位井戸領域がチャネル形成領域と基板との間に少
なくとも１つの電位井戸を形成し、この電位井戸は何の
電圧も入力および出力領域間に印加されないとき自由電
荷キャリアが空であるが高い横方向電界が存在するとき
十分深く広い幅を有し、チャネル形成領域から電位井戸
内に放出される一導電型のホット電荷キャリアをトラッ
プし、トラップされた電荷キャリアがサーマライズし、
即ち格子と熱平衡した状態になる。従って、ホット電荷
キャリアはゲート電極近くにトラップ又は閉じ込めら
れ、基板内への放出が禁止されるため、一層高い出力イ
ンピーダンスを達成することができ、このことはこの半
導体装置を例えばマイクロ波用に設計したFET とする場
合に特に重要である。
【０００７】電位井戸形成層を砒化ガリウム層で形成
し、障壁層を砒化ガリウムアルミニウム層で形成する場
合には、電位井戸を0.2eV （電子ボルト）のエネルギー
深さを有するものとすることができる。砒化ガリウム／
砒化ガリウムアルミニウム系では電位井戸の最大深さは
0.25eV程度であるが、電位井戸はできるだけ深くするの
が好ましい。電位井戸の深さを増大するには張力層系を
用いることができる。一般に、電位井戸の幅はあまり小
さくするとエネルギーレベルが電位井戸の頂部に近づき
すぎて電位井戸による電子の捕獲保持が困難になるので
あまり小さくしてはならない。他方、チャネル形成領域
から電位井戸までの間隔と関連して、電位井戸の幅は大
きくしすぎてはならない。その理由は大きくしすぎる
と、装置特性、例えば出力インピーダンスが悪影響を受
けるためである。一般に、電位井戸の幅とチャネル形成
領域から電位井戸までの間隔との総和はLg/3(Lg はゲー
トの長さ) 以下にすべきであり、代表的には0.5 μm
（マイクロメートル）にすることができる。電位井戸の
幅とチャネル形成領域から電位井戸までの間隔との総和
は200nm 以下にし、電位井戸の幅は少なくとも10nmにす
べきである。一例では電位井戸は30nm幅にすると共にチ
ャネル形成領域のチャネル層又は隣接チャネル層から約
50nmの距離だけ離間するものとすることができる。
し、障壁層を砒化ガリウムアルミニウム層で形成する場
合には、電位井戸を0.2eV （電子ボルト）のエネルギー
深さを有するものとすることができる。砒化ガリウム／
砒化ガリウムアルミニウム系では電位井戸の最大深さは
0.25eV程度であるが、電位井戸はできるだけ深くするの
が好ましい。電位井戸の深さを増大するには張力層系を
用いることができる。一般に、電位井戸の幅はあまり小
さくするとエネルギーレベルが電位井戸の頂部に近づき
すぎて電位井戸による電子の捕獲保持が困難になるので
あまり小さくしてはならない。他方、チャネル形成領域
から電位井戸までの間隔と関連して、電位井戸の幅は大
きくしすぎてはならない。その理由は大きくしすぎる
と、装置特性、例えば出力インピーダンスが悪影響を受
けるためである。一般に、電位井戸の幅とチャネル形成
領域から電位井戸までの間隔との総和はLg/3(Lg はゲー
トの長さ) 以下にすべきであり、代表的には0.5 μm
（マイクロメートル）にすることができる。電位井戸の
幅とチャネル形成領域から電位井戸までの間隔との総和
は200nm 以下にし、電位井戸の幅は少なくとも10nmにす
べきである。一例では電位井戸は30nm幅にすると共にチ
ャネル形成領域のチャネル層又は隣接チャネル層から約
50nmの距離だけ離間するものとすることができる。
【０００８】電位井戸領域は隣接障壁層とヘテロ接合を
形成する複数個の電位井戸形成層を具え、これら障壁層
は十分厚くして隣接する電位井戸が互いに電子的に結合
されないようにすることができる。電位井戸領域内に多
数の電位井戸を設けることによりチャネル形成領域から
放出されるホット電荷キャリアのトラップ又は捕獲確率
が増大する。
形成する複数個の電位井戸形成層を具え、これら障壁層
は十分厚くして隣接する電位井戸が互いに電子的に結合
されないようにすることができる。電位井戸領域内に多
数の電位井戸を設けることによりチャネル形成領域から
放出されるホット電荷キャリアのトラップ又は捕獲確率
が増大する。
【０００９】チャネル層はその両側でヘテロ接合を形成
する障壁層と隣接させて一導電型の電荷キャリアに対す
る電位井戸、特に量子井戸を形成することができる。量
子井戸は一層良好なキャリア閉じ込めをもたらすので減
少した出力コンダクタンスのHEMTを製造することができ
る。チャネル形成領域は複数個の並列導通チャネルを形
成する複数個の並列量子井戸を具えることもでき、この
場合には装置の電流処理能力が増大する。チャネル形成
領域の障壁層は十分に薄くして電位井戸が電子的に結合
して超格子領域を形成するようにすることもできる。
する障壁層と隣接させて一導電型の電荷キャリアに対す
る電位井戸、特に量子井戸を形成することができる。量
子井戸は一層良好なキャリア閉じ込めをもたらすので減
少した出力コンダクタンスのHEMTを製造することができ
る。チャネル形成領域は複数個の並列導通チャネルを形
成する複数個の並列量子井戸を具えることもでき、この
場合には装置の電流処理能力が増大する。チャネル形成
領域の障壁層は十分に薄くして電位井戸が電子的に結合
して超格子領域を形成するようにすることもできる。
【００１０】少なくとも１つのチャネル層とヘテロ接合
を形成する障壁層には不純物を添加して一導電型の自由
電荷キャリアがチャネル層内にいわゆる変調ドーピング
により与えられるようにすることができ、この場合には
ドープ不純物がチャネル層から離間され、不純物による
散乱が減少してチャネル層内の移動度の増大が得られ
る。このような障壁層はチャネル層からドープ領域を離
間させるアンドープスペーサ層を有するものとしてドー
プ不純物をチャネル層から更に離間させることもでき
る。
を形成する障壁層には不純物を添加して一導電型の自由
電荷キャリアがチャネル層内にいわゆる変調ドーピング
により与えられるようにすることができ、この場合には
ドープ不純物がチャネル層から離間され、不純物による
散乱が減少してチャネル層内の移動度の増大が得られ
る。このような障壁層はチャネル層からドープ領域を離
間させるアンドープスペーサ層を有するものとしてドー
プ不純物をチャネル層から更に離間させることもでき
る。
【００１１】電位井戸形成領域の障壁層は傾斜ヘテロ接
合界面を生ずるように傾斜させて電位井戸形成領域を電
位井戸を取り囲む浅い補助電位井戸を形成することがで
きる。このようにすると、補助電位井戸が最初に電子を
トラップし閉じ込めるため電位井戸が電子を捕獲する確
率が増大する。各第１補助障壁層は関連する第２ヘテロ
接合から当該障壁層のアンドープスペーサ補助層により
離間させることができる。基板と電位井戸形成領域との
間に例えばアンドープ超格子構造のバッファ層を設け、
電子ビームエピタキシ(MBE) のような関連の技術を用い
て次にこのバッファ層上に成長させる層の構造を改善す
るようにすることもできる。
合界面を生ずるように傾斜させて電位井戸形成領域を電
位井戸を取り囲む浅い補助電位井戸を形成することがで
きる。このようにすると、補助電位井戸が最初に電子を
トラップし閉じ込めるため電位井戸が電子を捕獲する確
率が増大する。各第１補助障壁層は関連する第２ヘテロ
接合から当該障壁層のアンドープスペーサ補助層により
離間させることができる。基板と電位井戸形成領域との
間に例えばアンドープ超格子構造のバッファ層を設け、
電子ビームエピタキシ(MBE) のような関連の技術を用い
て次にこのバッファ層上に成長させる層の構造を改善す
るようにすることもできる。
【００１２】図面につき本発明の実施例を説明する。図
１，３及び４は一定の倍率で描いてなく、また種々の層
の寸法特に厚さ方向の寸法及び比率を明瞭のために相対
的に拡大したり縮小してある。更に意図的にドープして
ない領域（以後アンドープ領域という）のような所定の
領域は明瞭のために斜線をつけてない。図面につき説明
すると、例えば図１または図３は、基板２上に入力及び
出力領域20及び21間を延在するチャネル形成領域10が設
けられた半導体本体１を具え、チャネル形成領域10を少
なくとも１つの障壁層13とヘテロ接合12を形成するチャ
ネル層11で構成してチャネル層11内に一導電型の二次元
自由電荷キャリアガス14を形成し、入力及び出力領域20
及び21間に、チャネル形成領域10上に存在するゲート電
極25により制御し得る導通チャネル14を形成するように
した半導体装置を示す。
１，３及び４は一定の倍率で描いてなく、また種々の層
の寸法特に厚さ方向の寸法及び比率を明瞭のために相対
的に拡大したり縮小してある。更に意図的にドープして
ない領域（以後アンドープ領域という）のような所定の
領域は明瞭のために斜線をつけてない。図面につき説明
すると、例えば図１または図３は、基板２上に入力及び
出力領域20及び21間を延在するチャネル形成領域10が設
けられた半導体本体１を具え、チャネル形成領域10を少
なくとも１つの障壁層13とヘテロ接合12を形成するチャ
ネル層11で構成してチャネル層11内に一導電型の二次元
自由電荷キャリアガス14を形成し、入力及び出力領域20
及び21間に、チャネル形成領域10上に存在するゲート電
極25により制御し得る導通チャネル14を形成するように
した半導体装置を示す。
【００１３】本発明では基板２とチャネル形成領域10と
の間に電位井戸形成領域30を設ける。この領域30は隣接
する障壁層33とヘテロ接合32を形成して一導電型の電荷
キャリアに対し電位井戸を形成する少なくとも１つの電
位井戸形成層31を具える。この電位井戸31は、図２に示
すように、入力及び出力領域20及び21間に何の電圧も印
加されないとき一導電型の自由電荷キャリアが空である
が高い横方向（即ちチャネル形成領域を形成する層の面
に沿う方向）の電界がチャネル形成領域10内に存在する
ときチャネル形成領域10から基板の方へ放出される一導
電型のホット電荷キャリアをトラップするに十分な深さ
と幅を有している。
の間に電位井戸形成領域30を設ける。この領域30は隣接
する障壁層33とヘテロ接合32を形成して一導電型の電荷
キャリアに対し電位井戸を形成する少なくとも１つの電
位井戸形成層31を具える。この電位井戸31は、図２に示
すように、入力及び出力領域20及び21間に何の電圧も印
加されないとき一導電型の自由電荷キャリアが空である
が高い横方向（即ちチャネル形成領域を形成する層の面
に沿う方向）の電界がチャネル形成領域10内に存在する
ときチャネル形成領域10から基板の方へ放出される一導
電型のホット電荷キャリアをトラップするに十分な深さ
と幅を有している。
【００１４】このように電位井戸領域30は入力及び出力
領域20及び21間に何の電圧も印加されないとき一導電型
の自由電荷キャリアが空の少なくとも一つの電位井戸を
形成する。しかし、高い電界の下ではチャネル形成領域
10から放出されるホット電荷キャリアがこの電位井戸に
よりトラップされ、ここでホット電荷キャリアはサーモ
ライズし、即ち格子と熱平衡状態になる。これがため、
ホット電荷キャリアはゲート電極25近くの電位井戸31内
に閉じ込められ又はトラップされ、従って基板１内への
放出が禁止されるため、高い出力インピーダンスを達成
することができ、この点はこの半導体装置を例えばマイ
クロ波用のFET 又はHEMTとする場合に特に重要である。
領域20及び21間に何の電圧も印加されないとき一導電型
の自由電荷キャリアが空の少なくとも一つの電位井戸を
形成する。しかし、高い電界の下ではチャネル形成領域
10から放出されるホット電荷キャリアがこの電位井戸に
よりトラップされ、ここでホット電荷キャリアはサーモ
ライズし、即ち格子と熱平衡状態になる。これがため、
ホット電荷キャリアはゲート電極25近くの電位井戸31内
に閉じ込められ又はトラップされ、従って基板１内への
放出が禁止されるため、高い出力インピーダンスを達成
することができ、この点はこの半導体装置を例えばマイ
クロ波用のFET 又はHEMTとする場合に特に重要である。
【００１５】図１に示す高電子移動度トランジスタ(HEM
T)の特定の実施例につき説明すると、基板２は半絶縁性
単結晶砒化ガリウムウエファとすることができ、その上
に砒化ガリウムの層を慣例のエピタキシャル法、例えば
分子ビームエピタキシ(MBE) により成長する。本例では
ウエファ2aとエピタキシャル層2bが基板２を形成する。
装置の残部はエピタキシャル層2b上に適当なエピタキシ
ャル技術(MBE) を用いて成長させる。
T)の特定の実施例につき説明すると、基板２は半絶縁性
単結晶砒化ガリウムウエファとすることができ、その上
に砒化ガリウムの層を慣例のエピタキシャル法、例えば
分子ビームエピタキシ(MBE) により成長する。本例では
ウエファ2aとエピタキシャル層2bが基板２を形成する。
装置の残部はエピタキシャル層2b上に適当なエピタキシ
ャル技術(MBE) を用いて成長させる。
【００１６】図１に示すように、バッファ層３をエピタ
キシャル層2b上に設けることができる。本例では、この
バッファ層は例えばAlx Ga1-x As合金（本例ではｘ＝0.
25) に等価な組成を有するよう選択した砒化ガリウムと
砒化アルミニウムから成るアンドープ超格子層の形態に
する。このようなバッファ層３を設ける場合にはこのバ
ッファ層３とエピタキシャル層2bの各々を約0.5 μm の
厚さにすることができる。超格子バッファ層３を省略す
る場合にはエピタキシャル層2bを約１μm の厚さにする
ことができる。
キシャル層2b上に設けることができる。本例では、この
バッファ層は例えばAlx Ga1-x As合金（本例ではｘ＝0.
25) に等価な組成を有するよう選択した砒化ガリウムと
砒化アルミニウムから成るアンドープ超格子層の形態に
する。このようなバッファ層３を設ける場合にはこのバ
ッファ層３とエピタキシャル層2bの各々を約0.5 μm の
厚さにすることができる。超格子バッファ層３を省略す
る場合にはエピタキシャル層2bを約１μm の厚さにする
ことができる。
【００１７】次に電位井戸領域30を設ける。本例では、
電位井戸領域30を電位井戸形成層31と、この層とそれぞ
れヘテロ接合を形成する障壁層33とから成る単一電位井
戸形態にし、本例ではこれら障壁層を組成Al0.25Ga0.75
Asを有する砒化ガリウムアルミニウムとする。層31及び
33はアンドープとする。障壁層33はAl0.25Ga0.75As合金
に等価な平均組成を有する砒化アルミニウム−砒化ガリ
ウム超格子層と置き換えることができる。超格子バッフ
ァ層を設ける場合には、図１に示すようにこのバッファ
層をもって下側障壁層33を構成することができる。しか
し、超格子バッファ層３を省略すると共に領域30内にた
だ１つの電位井戸を存在させる場合には、例えば砒化ガ
リウムアルミニウムの障壁層をエピタキシャル層2bと電
位井戸形成層31との間に設けて電位井戸31を限界する２
つのヘテロ接合の一つを形成すること勿論である。
電位井戸領域30を電位井戸形成層31と、この層とそれぞ
れヘテロ接合を形成する障壁層33とから成る単一電位井
戸形態にし、本例ではこれら障壁層を組成Al0.25Ga0.75
Asを有する砒化ガリウムアルミニウムとする。層31及び
33はアンドープとする。障壁層33はAl0.25Ga0.75As合金
に等価な平均組成を有する砒化アルミニウム−砒化ガリ
ウム超格子層と置き換えることができる。超格子バッフ
ァ層を設ける場合には、図１に示すようにこのバッファ
層をもって下側障壁層33を構成することができる。しか
し、超格子バッファ層３を省略すると共に領域30内にた
だ１つの電位井戸を存在させる場合には、例えば砒化ガ
リウムアルミニウムの障壁層をエピタキシャル層2bと電
位井戸形成層31との間に設けて電位井戸31を限界する２
つのヘテロ接合の一つを形成すること勿論である。
【００１８】層31により形成される電位井戸は十分深く
且つ十分に広くして装置の入力及び出力領域（本例では
ソース及びドレイン領域）20及び21間に何の電圧も印加
されないとき自由電荷キャリアが空になるようにすると
共に高い電界がチャネル形成領域10内に存在するときチ
ャネル形成領域10から放出されるホット電子をトラップ
し得るようにする必要がある。この電位井戸はできるだ
け深くする必要があり、砒化ガリウム／砒化ガリウムア
ルミニウム系ではその最大深さは0.25eV程度である。張
力層系を用いて電位井戸の深さを増大させることができ
る。一般に、電位井戸の幅は、エネルギーレベルが電位
井戸の頂部に近づきすぎると電位井戸による電子の捕獲
及び保持が困難になるので近づきすぎないようにあまり
小さくしてはならない。他方、電位井戸の幅はチャネル
形成領域から電位井戸までの間隔と関連し、電位井戸の
幅を大きくしすぎると装置の特性、例えば出力インピー
ダンスに悪影響を与えるため電位井戸の幅はあまり大き
くしすぎてはならない。一般に、電位井戸の幅とチャネ
ル形成領域から電位井戸までの間隔との総和の最大値は
ゲートの長さLgの３分の１（Lg/3) 以内にする必要があ
り、Lgは代表的には0.5 μm である。電位井戸の幅とチ
ャネル形成領域から電位井戸までの間隔との総和は200n
m 以下にする必要があると共に電位井戸の幅は10nm以上
にする必要がある。
且つ十分に広くして装置の入力及び出力領域（本例では
ソース及びドレイン領域）20及び21間に何の電圧も印加
されないとき自由電荷キャリアが空になるようにすると
共に高い電界がチャネル形成領域10内に存在するときチ
ャネル形成領域10から放出されるホット電子をトラップ
し得るようにする必要がある。この電位井戸はできるだ
け深くする必要があり、砒化ガリウム／砒化ガリウムア
ルミニウム系ではその最大深さは0.25eV程度である。張
力層系を用いて電位井戸の深さを増大させることができ
る。一般に、電位井戸の幅は、エネルギーレベルが電位
井戸の頂部に近づきすぎると電位井戸による電子の捕獲
及び保持が困難になるので近づきすぎないようにあまり
小さくしてはならない。他方、電位井戸の幅はチャネル
形成領域から電位井戸までの間隔と関連し、電位井戸の
幅を大きくしすぎると装置の特性、例えば出力インピー
ダンスに悪影響を与えるため電位井戸の幅はあまり大き
くしすぎてはならない。一般に、電位井戸の幅とチャネ
ル形成領域から電位井戸までの間隔との総和の最大値は
ゲートの長さLgの３分の１（Lg/3) 以内にする必要があ
り、Lgは代表的には0.5 μm である。電位井戸の幅とチ
ャネル形成領域から電位井戸までの間隔との総和は200n
m 以下にする必要があると共に電位井戸の幅は10nm以上
にする必要がある。
【００１９】本例では、ソース及びドレイン領域22, 23
間の印加電圧が零ボルトの場合における装置を横切る伝
導帯のエネルギーを示す図２にグラフで示すように、電
位井戸形成層31は約30nmの幅又は厚さを有すると共に約
0.2eV のエネルギー深さを有する。電位井戸形成層31は
チャネル形成領域10から十分離してチャネル領域10との
電子的結合が生じないようにする必要があり、本例では
上側の砒化ガリウムアルミニウムバッファ層33′が約50
nmの厚さを有する。
間の印加電圧が零ボルトの場合における装置を横切る伝
導帯のエネルギーを示す図２にグラフで示すように、電
位井戸形成層31は約30nmの幅又は厚さを有すると共に約
0.2eV のエネルギー深さを有する。電位井戸形成層31は
チャネル形成領域10から十分離してチャネル領域10との
電子的結合が生じないようにする必要があり、本例では
上側の砒化ガリウムアルミニウムバッファ層33′が約50
nmの厚さを有する。
【００２０】図１に示す実施例では、チャネル形成領域
10は砒化ガリウムチャネル層11と砒化ガリウムアルミニ
ウム障壁層13との間に単一のヘテロ接合12を形成する。
砒化ガリウムチャネル層11はアンドープ層であり、代表
的には約30nmの厚さにする。砒化ガリウムアルミニウム
層13には一導電型の不純物をドープしていわゆる変調ド
ーピングにより、図２にグラフで示すように、ヘテロ接
合12に隣接するチャネル層11内に二次元電子ガス14（図
１に点線で示してある）を発生させる。本例では砒化ガ
リウムアルミニウム層13は、代表的には約２nmの厚さを
有するアンドープスペーサ補助層13′（図１に破線で示
してある）と、代表的には約40nmの厚さを有すると共に
一導電型（本例ではｎ導電型）の不純物を約1.5 ×1018
原子／cm 3 のドーパント濃度にドープしたドープ補助層
13″とを具えるものとする。
10は砒化ガリウムチャネル層11と砒化ガリウムアルミニ
ウム障壁層13との間に単一のヘテロ接合12を形成する。
砒化ガリウムチャネル層11はアンドープ層であり、代表
的には約30nmの厚さにする。砒化ガリウムアルミニウム
層13には一導電型の不純物をドープしていわゆる変調ド
ーピングにより、図２にグラフで示すように、ヘテロ接
合12に隣接するチャネル層11内に二次元電子ガス14（図
１に点線で示してある）を発生させる。本例では砒化ガ
リウムアルミニウム層13は、代表的には約２nmの厚さを
有するアンドープスペーサ補助層13′（図１に破線で示
してある）と、代表的には約40nmの厚さを有すると共に
一導電型（本例ではｎ導電型）の不純物を約1.5 ×1018
原子／cm 3 のドーパント濃度にドープしたドープ補助層
13″とを具えるものとする。
【００２１】いわゆる変調ドーピング技術の使用はドー
プ不純物を導通チャネルから離間させ、さもなければ導
通チャネルの移動度を減少させるであろう不純物による
散乱の惧れを低減せしめる。スペーサ補助層13′はドー
プ不純物をチャネル層11から更に遠くに離間させるよう
に作用する。障壁層13上には、約10〜30nmの厚さを有す
ると共に一導電型、本例ではｎ導電型の不純物を障壁層
13と同程度のドーパント濃度にドープした砒化ガリウム
のキャップ層15を設ける。
プ不純物を導通チャネルから離間させ、さもなければ導
通チャネルの移動度を減少させるであろう不純物による
散乱の惧れを低減せしめる。スペーサ補助層13′はドー
プ不純物をチャネル層11から更に遠くに離間させるよう
に作用する。障壁層13上には、約10〜30nmの厚さを有す
ると共に一導電型、本例ではｎ導電型の不純物を障壁層
13と同程度のドーパント濃度にドープした砒化ガリウム
のキャップ層15を設ける。
【００２２】ソース及びドレイン領域20及び21は一導電
型、本例ではｎ導電型の不純物をチャネル形成領域の両
端部内に表面から砒化ガリウムチャネル層11内まで局部
的に拡散して形成する。この不純物は表面上に設けた好
適なドープ金属合金、例えば適当な不純物と金との合金
から導入することができる。電極22及び23が良好なオー
ム接点を形成するようにこれら領域上に更に金を堆積
し、これを用いてソース及びドレイン領域20及び21を更
にドープすることができる。好適な金属合金としては５
重量パーセントのニッケルを含むAuGe共融合金を用いる
こともできる。
型、本例ではｎ導電型の不純物をチャネル形成領域の両
端部内に表面から砒化ガリウムチャネル層11内まで局部
的に拡散して形成する。この不純物は表面上に設けた好
適なドープ金属合金、例えば適当な不純物と金との合金
から導入することができる。電極22及び23が良好なオー
ム接点を形成するようにこれら領域上に更に金を堆積
し、これを用いてソース及びドレイン領域20及び21を更
にドープすることができる。好適な金属合金としては５
重量パーセントのニッケルを含むAuGe共融合金を用いる
こともできる。
【００２３】ゲート電極25をソース及びドレイン領域20
及び21間の、例えば図１に示すような凹部内に設けて電
界効果作用による導通チャネルの良好な制御が得られる
ようにする。ゲート電極25は障壁層13とショットキー接
合を形成するものとすることができ、或いは又絶縁層上
に設けて絶縁ゲート構造を形成するものとすることがで
きる。ゲート電極25が障壁層13とショットキー接合を形
成する場合には、このゲートは例えばプラチナ、タンタ
ル、パラジウム、モリブデン、チタン又はアルミニウム
で形成することができる。
及び21間の、例えば図１に示すような凹部内に設けて電
界効果作用による導通チャネルの良好な制御が得られる
ようにする。ゲート電極25は障壁層13とショットキー接
合を形成するものとすることができ、或いは又絶縁層上
に設けて絶縁ゲート構造を形成するものとすることがで
きる。ゲート電極25が障壁層13とショットキー接合を形
成する場合には、このゲートは例えばプラチナ、タンタ
ル、パラジウム、モリブデン、チタン又はアルミニウム
で形成することができる。
【００２４】図１に示す高電子移動度トランジスタ(HEM
T)の動作においては、適当な電圧を接点Ｇからゲート電
極25に供給すると共に適当な電圧をソース及びドレイン
領域20及び21間に供給すると、チャネル層11内にヘテロ
接合12に隣接して形成される二次元電子ガス導通チャネ
ル14を経てソース及びドレイン電極22及び23間に電流が
流れる。高い電界、例えば代表的には３×105V/mがチャ
ネル形成領域10内に存在すると、ホット電子がチャネル
形成領域10から基板２の方向に放出される。しかし、図
１に示す装置では、ホット電子は層31により形成される
電位井戸内にトラップされ、ここで電子はサーマライズ
し、即ち格子と熱平衡状態になる。従って、ホット電子
は層31により形成される電位井戸内に閉じ込められ、ゲ
ート電極25に近接保持され、電位井戸領域30を持たない
同様の装置で達成し得る出力インピーダンスより高い出
力インピーダンスを達成することができる。
T)の動作においては、適当な電圧を接点Ｇからゲート電
極25に供給すると共に適当な電圧をソース及びドレイン
領域20及び21間に供給すると、チャネル層11内にヘテロ
接合12に隣接して形成される二次元電子ガス導通チャネ
ル14を経てソース及びドレイン電極22及び23間に電流が
流れる。高い電界、例えば代表的には３×105V/mがチャ
ネル形成領域10内に存在すると、ホット電子がチャネル
形成領域10から基板２の方向に放出される。しかし、図
１に示す装置では、ホット電子は層31により形成される
電位井戸内にトラップされ、ここで電子はサーマライズ
し、即ち格子と熱平衡状態になる。従って、ホット電子
は層31により形成される電位井戸内に閉じ込められ、ゲ
ート電極25に近接保持され、電位井戸領域30を持たない
同様の装置で達成し得る出力インピーダンスより高い出
力インピーダンスを達成することができる。
【００２５】図１に示す実施例では、電位井戸領域30は
ただ１つの電位井戸31を具えるものであるが、これは必
須の要件ではない。電位井戸領域30は２つ以上の電位井
戸31を具えるものとし、これら井戸は電子的に結合しな
いように障壁層33により十分に分離することができ、ま
た分離しないこともできる。２以上の電位井戸31が電子
的に結合される場合には、電子はこの電位井戸構造を実
効的に単一の超格子電位井戸とみなす。この場合にはこ
の単一格子電位井戸の幅をゲート長Lgの３分の１より小
さくする必要がある。
ただ１つの電位井戸31を具えるものであるが、これは必
須の要件ではない。電位井戸領域30は２つ以上の電位井
戸31を具えるものとし、これら井戸は電子的に結合しな
いように障壁層33により十分に分離することができ、ま
た分離しないこともできる。２以上の電位井戸31が電子
的に結合される場合には、電子はこの電位井戸構造を実
効的に単一の超格子電位井戸とみなす。この場合にはこ
の単一格子電位井戸の幅をゲート長Lgの３分の１より小
さくする必要がある。
【００２６】更に、ホット電子のトラップを助長するた
めに、電位井戸31とその障壁層33との間のヘテロ接合界
面を階段状の界面にしないで、（例えば障壁層がALx Ga
1-x Asから成る場合にはｘを変化させることにより）傾
斜界面にして電位井戸31を取り囲む浅い補助電位井戸を
形成し、この補助電位井戸がレーザや他の光装置に対す
るグレーデッドインデックスセパレートコンファインメ
ントヘテロ構造(GRINSCH) に用いられているものと同様
に最初に電子をトラップするようにすることができる。
このような浅い補助電位井戸は電位井戸を取り囲む電位
の皿を形成し、電子は最初にこの電位の皿に入り、電位
井戸31により捕獲される前にこの皿の中に閉じ込められ
る。
めに、電位井戸31とその障壁層33との間のヘテロ接合界
面を階段状の界面にしないで、（例えば障壁層がALx Ga
1-x Asから成る場合にはｘを変化させることにより）傾
斜界面にして電位井戸31を取り囲む浅い補助電位井戸を
形成し、この補助電位井戸がレーザや他の光装置に対す
るグレーデッドインデックスセパレートコンファインメ
ントヘテロ構造(GRINSCH) に用いられているものと同様
に最初に電子をトラップするようにすることができる。
このような浅い補助電位井戸は電位井戸を取り囲む電位
の皿を形成し、電子は最初にこの電位の皿に入り、電位
井戸31により捕獲される前にこの皿の中に閉じ込められ
る。
【００２７】しかし、このようにヘテロ接合界面を傾斜
させると必然的にゲート電極25から電位井戸までの離間
隔が増大するので、実際には電位井戸形成層31の数を増
大させることによりチャネル形成領域により放出される
ホット電子の捕獲確率を十分に増大してこのような傾斜
界面領域を必要としないようにすべきである。図１には
チャネル形成領域10の導通チャネル14をヘテロ接合に隣
接して形成される二次元電子ガスにより形成されるもの
として示しているが、導通チャネルは電位井戸、一般に
量子井戸により形成することもでき、この場合には二次
元電子ガスが格別の障壁層により形成される２つのヘテ
ロ接合の間に閉じ込められる。これにより得られる閉じ
込めの向上により出力コンダクタンスが減少したHEMTの
製造が可能になる。
させると必然的にゲート電極25から電位井戸までの離間
隔が増大するので、実際には電位井戸形成層31の数を増
大させることによりチャネル形成領域により放出される
ホット電子の捕獲確率を十分に増大してこのような傾斜
界面領域を必要としないようにすべきである。図１には
チャネル形成領域10の導通チャネル14をヘテロ接合に隣
接して形成される二次元電子ガスにより形成されるもの
として示しているが、導通チャネルは電位井戸、一般に
量子井戸により形成することもでき、この場合には二次
元電子ガスが格別の障壁層により形成される２つのヘテ
ロ接合の間に閉じ込められる。これにより得られる閉じ
込めの向上により出力コンダクタンスが減少したHEMTの
製造が可能になる。
【００２８】更に、チャネル形成領域10は複数個の並列
の電位井戸導通チャネルを具えるものとして電流処理能
力を増大させることもできる。これらの導通チャネル電
位井戸は電子的に減結合することができ、或いは又障壁
層13を薄くして導通チャネル電位井戸を電子的に結合し
て超格子構造にすることもできる。導通チャネル形成領
域10は前記EP-A-243953 号に記載された構造に類似の構
造にすることができ、即ちチャネル形成領域10を交互の
障壁層13及び電位井戸形成層11で構成し、これら層11及
び13に用いる材料を一方の材料（通常障壁形成材料）内
の電子移動度が他方の材料内の電子移動度に対し低い印
加電界の下では低いが高い印加電界の下では高くなるよ
うに選択して低い印加電界の下では導通が他方の材料に
より形成されるチャネル層内で優先的に生じ、高い印加
電界の下では導通が一方の材料により形成される障壁層
内で優先的に生じるように構成することができる。この
ような構造によれば印加電界に対する電子移動度の依存
性を減少させることができる。
の電位井戸導通チャネルを具えるものとして電流処理能
力を増大させることもできる。これらの導通チャネル電
位井戸は電子的に減結合することができ、或いは又障壁
層13を薄くして導通チャネル電位井戸を電子的に結合し
て超格子構造にすることもできる。導通チャネル形成領
域10は前記EP-A-243953 号に記載された構造に類似の構
造にすることができ、即ちチャネル形成領域10を交互の
障壁層13及び電位井戸形成層11で構成し、これら層11及
び13に用いる材料を一方の材料（通常障壁形成材料）内
の電子移動度が他方の材料内の電子移動度に対し低い印
加電界の下では低いが高い印加電界の下では高くなるよ
うに選択して低い印加電界の下では導通が他方の材料に
より形成されるチャネル層内で優先的に生じ、高い印加
電界の下では導通が一方の材料により形成される障壁層
内で優先的に生じるように構成することができる。この
ような構造によれば印加電界に対する電子移動度の依存
性を減少させることができる。
【００２９】図３は本発明高電子移動度トランジスタの
第２の実施例の断面であり、本例は電位井戸領域30a 及
びチャネル形成領域10a の構造が図１のものと相違す
る。他の構造については図３に示すHEMTも図１に示すも
のと同様である。図３に示す装置において、電位井戸形
成領域30a はそれぞれ障壁層33a と境を接しヘテロ接合
32a を形成する複数個の電位井戸形成層31a を具える。
図３に示すように、２つの電位井戸形成層31がある。し
かし、３つ、４つ又はもっと多数の電位井戸形成層31a
を存在させることもできる。電位井戸形成領域30a は隣
接する電位井戸が電子的に結合しないように構成するの
が好ましい。図１に示す場合と同様に、電位井戸形成層
31はアンドープ砒化ガリウムで形成することができ、ま
た障壁層33a はアンドープ砒化ガリウムアルミニウム
（好ましくはAl0.25Ga 0.75As) により、又は等価な平均
組成を有する砒化アルミニウムと砒化ガリウムの超格子
により形成することができる。複数個の電位井戸形成層
31a を設けることによりチャネル形成領域10a から放出
されるホット電子を電位井戸形成領域が捕獲する確率が
増大する。
第２の実施例の断面であり、本例は電位井戸領域30a 及
びチャネル形成領域10a の構造が図１のものと相違す
る。他の構造については図３に示すHEMTも図１に示すも
のと同様である。図３に示す装置において、電位井戸形
成領域30a はそれぞれ障壁層33a と境を接しヘテロ接合
32a を形成する複数個の電位井戸形成層31a を具える。
図３に示すように、２つの電位井戸形成層31がある。し
かし、３つ、４つ又はもっと多数の電位井戸形成層31a
を存在させることもできる。電位井戸形成領域30a は隣
接する電位井戸が電子的に結合しないように構成するの
が好ましい。図１に示す場合と同様に、電位井戸形成層
31はアンドープ砒化ガリウムで形成することができ、ま
た障壁層33a はアンドープ砒化ガリウムアルミニウム
（好ましくはAl0.25Ga 0.75As) により、又は等価な平均
組成を有する砒化アルミニウムと砒化ガリウムの超格子
により形成することができる。複数個の電位井戸形成層
31a を設けることによりチャネル形成領域10a から放出
されるホット電子を電位井戸形成領域が捕獲する確率が
増大する。
【００３０】図３に示す実施例では、導通チャネル形成
領域10a はそれぞれ障壁層13a と境を接する複数個のチ
ャネル層11a を具え、これらチャネル層がそれぞれの障
壁層13a とヘテロ接合を形成して各チャネル層11a に電
位井戸、一般に量子井戸を形成するようになす。チャネ
ル層11a は砒化ガリウムで形成することができ、また障
壁層13a は砒化ガリウムアルミニウムにより、又は等価
組成の砒化アルミニウム及び砒化ガリウムの超格子によ
り形成することができる。
領域10a はそれぞれ障壁層13a と境を接する複数個のチ
ャネル層11a を具え、これらチャネル層がそれぞれの障
壁層13a とヘテロ接合を形成して各チャネル層11a に電
位井戸、一般に量子井戸を形成するようになす。チャネ
ル層11a は砒化ガリウムで形成することができ、また障
壁層13a は砒化ガリウムアルミニウムにより、又は等価
組成の砒化アルミニウム及び砒化ガリウムの超格子によ
り形成することができる。
【００３１】前述の実施例と同様に、チャネル層11a を
アンドープ層とし、一導電型の不純物がドープされた障
壁層からのいわゆる変調ドーピングにより自由電子がチ
ャネル層11a 内に与えられるものとすることができる。
図３には示してないが、本例でも障壁層13a はドープ不
純物原子をチャネル層11a から更に離間させるアンドー
プスペーサ補助層を含むことができる。複数個のチャネ
ル層11a を設けることにより装置の電流処理能力が増大
する。導通チャネル形成領域10a は、これらチャネル層
11a を電子的に結合させないで多数の量子井戸を形成す
るように、或いはこれらチャネル層11a を電子的に結合
させて超格子構造を形成するように構成することができ
る。
アンドープ層とし、一導電型の不純物がドープされた障
壁層からのいわゆる変調ドーピングにより自由電子がチ
ャネル層11a 内に与えられるものとすることができる。
図３には示してないが、本例でも障壁層13a はドープ不
純物原子をチャネル層11a から更に離間させるアンドー
プスペーサ補助層を含むことができる。複数個のチャネ
ル層11a を設けることにより装置の電流処理能力が増大
する。導通チャネル形成領域10a は、これらチャネル層
11a を電子的に結合させないで多数の量子井戸を形成す
るように、或いはこれらチャネル層11a を電子的に結合
させて超格子構造を形成するように構成することができ
る。
【００３２】図４はチャネル形成領域10a の可能な変形
例を示す。上述したように、チャネル層11a は障壁層13
a により変調ドーピングされるものとすることができ
る。上下に重ねた複数個のチャネル層11a が存在する場
合、一般にこのことは変調ドーピングがチャネル層11a
と接する両側のヘテロ接合12a から生ずる。分子ビーム
エピタキシ又は有機金属気相成長エピタキシのような多
層成長技術を用いてこのような導通チャネル形成領域を
形成すると、チャネル層11a と上側障壁層13a との間に
形成されるヘテロ接合12″a は比較的なめらかになるが
（以後正常界面と称す）、特に障壁層が砒化ガリウムア
ルミニウムから成り、チャネル層が砒化ガリウムから成
る場合には、チャネル層11a が下側障壁層13a との間に
形成するヘテロ接合12′a は比較的粗い界面になる（以
後逆界面と称す）。
例を示す。上述したように、チャネル層11a は障壁層13
a により変調ドーピングされるものとすることができ
る。上下に重ねた複数個のチャネル層11a が存在する場
合、一般にこのことは変調ドーピングがチャネル層11a
と接する両側のヘテロ接合12a から生ずる。分子ビーム
エピタキシ又は有機金属気相成長エピタキシのような多
層成長技術を用いてこのような導通チャネル形成領域を
形成すると、チャネル層11a と上側障壁層13a との間に
形成されるヘテロ接合12″a は比較的なめらかになるが
（以後正常界面と称す）、特に障壁層が砒化ガリウムア
ルミニウムから成り、チャネル層が砒化ガリウムから成
る場合には、チャネル層11a が下側障壁層13a との間に
形成するヘテロ接合12′a は比較的粗い界面になる（以
後逆界面と称す）。
【００３３】各導通チャネル層の第１及び第２界面から
の変調ドーピングはキャリア濃度をほぼ２倍にするが、
比較的粗い逆界面により生ずる追加の散乱のために移動
度が正常界面にのみ位置するキャリアにより達成し得る
移動度より、特に低温度において相当低下することが起
こり得る。この移動度の低下の原因は完全にはわかって
いないが、これはサブバンド間散乱、逆界面方向のドー
パント偏析又は粗面のために散乱を生ずる逆界面方向の
電荷キャリア分布の歪みにより発生し得る。
の変調ドーピングはキャリア濃度をほぼ２倍にするが、
比較的粗い逆界面により生ずる追加の散乱のために移動
度が正常界面にのみ位置するキャリアにより達成し得る
移動度より、特に低温度において相当低下することが起
こり得る。この移動度の低下の原因は完全にはわかって
いないが、これはサブバンド間散乱、逆界面方向のドー
パント偏析又は粗面のために散乱を生ずる逆界面方向の
電荷キャリア分布の歪みにより発生し得る。
【００３４】図４に示す変形導通チャネル領域10′a で
は、隣接チャネル層11′a 間の各障壁層13′a は、下側
チャネル層11′a を正常即ち第２界面12″a から変調ド
ーピングするために一導電型の不純物をドープした第１
補助層130aと、チャネル層11a 内の一導電型の自由電荷
キャリアが逆界面12′aに供給されるのを阻止するため
に反対導電型の不純物をドープすると共に零バイアス時
に逆即ち第１界面12′a に隣接する自由電荷キャリアが
完全に空乏化されるように十分薄く十分低ドープにした
第２補助層131aとを具えるものとする。
は、隣接チャネル層11′a 間の各障壁層13′a は、下側
チャネル層11′a を正常即ち第２界面12″a から変調ド
ーピングするために一導電型の不純物をドープした第１
補助層130aと、チャネル層11a 内の一導電型の自由電荷
キャリアが逆界面12′aに供給されるのを阻止するため
に反対導電型の不純物をドープすると共に零バイアス時
に逆即ち第１界面12′a に隣接する自由電荷キャリアが
完全に空乏化されるように十分薄く十分低ドープにした
第２補助層131aとを具えるものとする。
【００３５】半導体技術の分野において一般に理解され
ているように、半導体領域は、両導電型の移動電荷キャ
リア又は自由電荷キャリアの数がその領域内の正味の不
純物濃度と比較して無視し得る（通常、例えば少なくと
も２桁小さい）とき両導電型の自由電荷キャリアがほ
ぼ、即ち完全に空乏化されたと言うことができる。第２
補助障壁層13′a は第１即ち逆界面又はヘテロ接合12′
a に隣接するチャネル層11′a の伝導帯を上昇させるよ
う作用するため、フェルミレベルが逆界面12′a に隣接
する伝導帯の下に位置するようになる。これがため、ド
ープ第２補助障壁層13′a は一導電型の電荷キャリアが
チャネル層11′a により形成される電位井戸内に逆界面
12′a に隣接して存在しないように作用する。
ているように、半導体領域は、両導電型の移動電荷キャ
リア又は自由電荷キャリアの数がその領域内の正味の不
純物濃度と比較して無視し得る（通常、例えば少なくと
も２桁小さい）とき両導電型の自由電荷キャリアがほ
ぼ、即ち完全に空乏化されたと言うことができる。第２
補助障壁層13′a は第１即ち逆界面又はヘテロ接合12′
a に隣接するチャネル層11′a の伝導帯を上昇させるよ
う作用するため、フェルミレベルが逆界面12′a に隣接
する伝導帯の下に位置するようになる。これがため、ド
ープ第２補助障壁層13′a は一導電型の電荷キャリアが
チャネル層11′a により形成される電位井戸内に逆界面
12′a に隣接して存在しないように作用する。
【００３６】第１補助層130aは下側チャネル層11′a か
らアンドープスペーサ層132aにより離間させることがで
きる。必ずしも必要ないが、同様のアンドープスペーサ
層133aを第２補助層131aと上側チャネル層11a との間に
設けることができる。上側チャネル層11a と正常界面1
2″a を形成する障壁層13′a及び下側チャネル層11a と
逆界面12′a を形成する障壁層13′a にはそれぞれ第１
及び第２補助層130a及び131aのみを設けること勿論であ
る。
らアンドープスペーサ層132aにより離間させることがで
きる。必ずしも必要ないが、同様のアンドープスペーサ
層133aを第２補助層131aと上側チャネル層11a との間に
設けることができる。上側チャネル層11a と正常界面1
2″a を形成する障壁層13′a及び下側チャネル層11a と
逆界面12′a を形成する障壁層13′a にはそれぞれ第１
及び第２補助層130a及び131aのみを設けること勿論であ
る。
【００３７】導通チャネル形成領域10, 10a に対する自
由電荷キャリアはチャネル層11のダイレクトドーピング
により与えることができること勿論であるが、この場合
にはドナー原子の位置での散乱の増大及び従って移動度
の減少が生ずる。更に、本発明半導体装置は図１の導通
チャネル形成領域を図３の電位井戸形成領域30と組合せ
たもの、又はその逆の組合せのものとすることができ
る。
由電荷キャリアはチャネル層11のダイレクトドーピング
により与えることができること勿論であるが、この場合
にはドナー原子の位置での散乱の増大及び従って移動度
の減少が生ずる。更に、本発明半導体装置は図１の導通
チャネル形成領域を図３の電位井戸形成領域30と組合せ
たもの、又はその逆の組合せのものとすることができ
る。
【００３８】以上、特定の実施例について説明したが、
他の材料を用いることもできる。例えば、基板がリン化
インジウムから成る場合には砒化ガリウムを砒化インジ
ウムと、砒化ガリウムアルミニウムを砒化インジウムア
ルミニウムと置き換えることができる。チャネル層11a
及び電位井戸形成層31a を形成するのに種々の材料を用
いることができること勿論である。同様に、障壁層13a
及び33a も種々の材料で形成することができる。
他の材料を用いることもできる。例えば、基板がリン化
インジウムから成る場合には砒化ガリウムを砒化インジ
ウムと、砒化ガリウムアルミニウムを砒化インジウムア
ルミニウムと置き換えることができる。チャネル層11a
及び電位井戸形成層31a を形成するのに種々の材料を用
いることができること勿論である。同様に、障壁層13a
及び33a も種々の材料で形成することができる。
【００３９】本発明はHEMTに加えて他の電界効果装置に
適用することができると共に、III-V 化合物半導体以外
の材料を用いる装置、例えばシリコン及びシリコン‐ゲ
ルマニウム合金又はII-VI 化合物を用いる装置にも適用
することができる。また、本発明は多数電荷キャリアが
電子でなくて正孔である装置にも適用することができる
（この場合には上述の導電型を逆にする）。
適用することができると共に、III-V 化合物半導体以外
の材料を用いる装置、例えばシリコン及びシリコン‐ゲ
ルマニウム合金又はII-VI 化合物を用いる装置にも適用
することができる。また、本発明は多数電荷キャリアが
電子でなくて正孔である装置にも適用することができる
（この場合には上述の導電型を逆にする）。
【図１】本発明による高電子移動度トランジスタ(HEMT)
の第１の実施例の断面図である。
の第１の実施例の断面図である。
【図２】図１に示す装置の入力及び出力領域間の印加電
圧が零の場合における伝導帯のエネルギーを示す図であ
る。
圧が零の場合における伝導帯のエネルギーを示す図であ
る。
【図３】本発明による高電子移動度トランジスタの第２
の実施例の断面図である。
の実施例の断面図である。
【図４】図３に示す装置のチャネル形成領域の変形例の
詳細断面図である。
詳細断面図である。
１ 半導体本体 ２ 基板 10, 10a チャネル形成領域 11, 11a チャネル層 13′, 13″, 13a 障壁層 12, 12a ヘテロ接合 14 二次元電子ガス 15 キャップ層 20 入力領域（ソース） 21 出力領域（ドレイン） 25 ゲート電極 30, 30a 電位井戸領域 31, 31a 電位井戸形成層 32, 32a ヘテロ接合 33, 33′, 33a 障壁層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−171636（ＪＰ，Ａ) 特開 昭60−39869（ＪＰ，Ａ) 特開 昭60−12775（ＪＰ，Ａ) 特開 昭62−291974（ＪＰ，Ａ) 特開 平１−128473（ＪＰ，Ａ) 特開 平１−114082（ＪＰ，Ａ)
Claims (11)
- 【請求項１】 基板上に入力及び出力領域間を延在する
チャンネル形成領域が設けられた半導体本体を具え、該
チャンネル形成領域は少なくとも１つの障壁層とヘテロ
接合を形成するチャンネル層を具え、該チャンネル層内
に一導電型の二次元自由電荷キャリアガスを形成し、入
力及び出力領域間に、チャンネル形成領域を覆うゲート
電極により制御しうる導通チャンネル形成するようにし
た半導体装置において、前記基板とチャンネル形成領域
との間に一導電型の電荷キャリアに対する電位井戸領域
を設け、該電位井戸領域は隣接障壁層とヘテロ接合を形
成し一導電型の電荷キャリアに対する電位井戸を形成す
る少なくとも１つの電位井戸形成層を具え、該電位井戸
は入力及び出力領域間に何の電圧も印加されないとき一
導電型の電荷キャリアの自由電荷キャリアが空である
が、高い横方向電界がチャンネル形成領域内に存在する
ときチャンネル形成領域から基板の方へ放出される一導
電型のホット電荷キャリアをトラップするに十分な深さ
と幅を有しており、且つこの電位井戸の幅とチャンネル
形成領域からこの電位井戸までの間隔との総和がゲート
電極の長さの１／３以下であることを特徴とする半導体
装置。 - 【請求項２】 前記電位井戸は約0.2eV （電子ボルト）
のエネルギーの深さ及び約30nm（ナノメートル）の幅を
有すると共に前記チャネル形成領域の少なくとも１つの
チャネルから約50nmだけ離間していることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記電位井戸領域は隣接障壁層とヘテロ
接合を形成する複数個の電位井戸形成層を具え、且つ該
電位井戸領域の障壁層は隣接する電位井戸が電子的に結
合されないように十分に厚くしたことを特徴とする請求
項１又は２記載の半導体装置。 - 【請求項４】 前記チャネル層はその両側でヘテロ接合
形成障壁層と隣接して一導電型の電荷キャリアに対する
電位井戸を形成することを特徴とする請求項１，２又は
３記載の半導体装置。 - 【請求項５】 前記チャネル形成領域は各々隣接障壁層
とヘテロ接合を形成する複数個のチャネル層を具え、一
導電型の電荷キャリアに対する複数個の電位井戸を形成
するようにしたことを特徴とする請求項１，２又は３記
載の半導体装置。 - 【請求項６】 各チャネル層はその下側の障壁層と第１
のヘテロ接合を形成すると共にその上側の障壁層と第２
のヘテロ接合を形成して電位井戸を形成し、且つ各第２
ヘテロ接合に隣接して一導電型の不純物をドープした第
１補助障壁層を設けて第２ヘテロ接合を経てチャネル層
内に一導電型の自由電荷キャリアを供給すると共に、チ
ャネル層間に第１ヘテロ接合に隣接した反対導電型の不
純物をドープした第２補助障壁層を設け、該第２補助障
壁層は十分に薄く且つ低ドープにして零バイアス時に自
由電荷キャリアが完全に空乏化されるようにし、第１ヘ
テロ接合を経てチャネル層内に一導電型の自由電荷キャ
リアが供給されるのを阻止するようにしたことを特徴と
する請求項５記載の半導体装置。 - 【請求項７】 各第１補助障壁層は関連する第２ヘテロ
接合から当該障壁層のアンドープスペーサ補助層により
離間されていることを特徴とする請求項６記載の半導体
装置。 - 【請求項８】 前記チャネル形成領域の障壁層は、隣接
する電位井戸が互いに電子的に結合されて超格子領域を
形成するように十分薄くしたことを特徴とする請求項
５，６又は７記載の半導体装置。 - 【請求項９】 少なくとも１つのチャネル層とヘテロ接
合を形成する障壁層にはチャネル層内に一導電型の自由
電荷キャリアを供給するよう不純物がドープされている
ことを特徴とする請求項１〜５の何れかに記載の半導体
装置。 - 【請求項１０】 基板と電位井戸形成領域との間にアン
ドープバッファ層を設けたことを特徴とする請求項１〜
９の何れかに記載の半導体装置。 - 【請求項１１】 前記電位井戸領域の障壁層は傾斜ヘテ
ロ接合を生ずるようにその組成を連続的に変化させて電
位井戸領域の電位井戸を取り囲む浅い補助電位井戸を形
成したことを特徴とする請求項１〜１０の何れかに記載
の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB90227562 | 1990-10-19 | ||
| GB9022756A GB2248966A (en) | 1990-10-19 | 1990-10-19 | Field effect semiconductor devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04260339A JPH04260339A (ja) | 1992-09-16 |
| JPH0831596B2 true JPH0831596B2 (ja) | 1996-03-27 |
Family
ID=10684005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3267620A Expired - Fee Related JPH0831596B2 (ja) | 1990-10-19 | 1991-10-16 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5254863A (ja) |
| EP (1) | EP0481555B1 (ja) |
| JP (1) | JPH0831596B2 (ja) |
| DE (1) | DE69116076T2 (ja) |
| GB (1) | GB2248966A (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523593A (en) * | 1992-03-30 | 1996-06-04 | Hitachi, Ltd. | Compound semiconductor integrated circuit and optical regenerative repeater using the same |
| FR2689683B1 (fr) * | 1992-04-07 | 1994-05-20 | Thomson Composants Microondes | Dispositif semiconducteur a transistors complementaires. |
| FR2690286A1 (fr) * | 1992-04-17 | 1993-10-22 | Commissariat Energie Atomique | Cavité laser à hétérostructure semi-conductrice dissymétrique et laser équipé de cette cavité. |
| US5432356A (en) * | 1993-04-02 | 1995-07-11 | Fujitsu Limited | Semiconductor heterojunction floating layer memory device and method for storing information in the same |
| GB2351390A (en) | 1999-06-16 | 2000-12-27 | Sharp Kk | A semiconductor material comprising two dopants |
| US6414340B1 (en) | 1999-11-04 | 2002-07-02 | Raytheon Company | Field effect transistor and method for making the same |
| US6992319B2 (en) * | 2000-07-18 | 2006-01-31 | Epitaxial Technologies | Ultra-linear multi-channel field effect transistor |
| JP2004103656A (ja) * | 2002-09-05 | 2004-04-02 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| US7860137B2 (en) | 2004-10-01 | 2010-12-28 | Finisar Corporation | Vertical cavity surface emitting laser with undoped top mirror |
| CN101432936B (zh) * | 2004-10-01 | 2011-02-02 | 菲尼萨公司 | 具有多顶侧接触的垂直腔面发射激光器 |
| JP4333652B2 (ja) * | 2005-08-17 | 2009-09-16 | 沖電気工業株式会社 | オーミック電極、オーミック電極の製造方法、電界効果型トランジスタ、電界効果型トランジスタの製造方法、および、半導体装置 |
| EP2074662A1 (en) * | 2006-10-05 | 2009-07-01 | Nxp B.V. | Tunnel field effect transistor |
| JP4794656B2 (ja) * | 2009-06-11 | 2011-10-19 | シャープ株式会社 | 半導体装置 |
| US8324661B2 (en) * | 2009-12-23 | 2012-12-04 | Intel Corporation | Quantum well transistors with remote counter doping |
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