JPS62291974A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はへテロ接合を用いた電界効果トランジスタに関
するものでおる。

従来の技術 ヘテロ接合を用いた電界効果トランジスタとして従来よ
り、Ｎ型ＡｌｘＧａ１−エＡ８とノンドープＧ　ａ　Ａ
　ｔｘのへテロ接合界面にたまる高移動度の２次元電子
ガスを用いた高電子移動度トランジスタ（ＨＥＭＴ）が
知られている。第６図にＨＥＭＴの構造断面図を示す。

第６図において１１は半絶縁性ＧａＡｓ基板、１２は膜
厚が約１μｍのノンドープＧ　ａ　Ａ　ｓバッフ１一層
、１３は膜厚が０〜１００人のノンドープＡ　ｌ　ｘ　
Ｇ　ａ　１−ｘ　Ａ　８層（スペーサ層）、１４はドナ
ー不純物濃度が約ｌＸ１０’シｃｒｄ　のＮ型Ａ　ｌ　
、　Ｇ　ａ　１−、Ａ　ｓ層で膜厚が５ｏＯ〜１ｏｏｏ
ＡＫ形成されたものであり、このような構造ではＡｌｘ
Ｇａ１−、Ａｓスペーサ層１３とノンドープＧ　ａ　Ａ
　ｓ層１２のへテロ界面のＧａＡｓ層２側に高移動度の
２次元電子ガス１７かたまることが知られている。この
２次元電子ガス１７の電子濃度をゲート電極１６により
制御するものが、ＨＥＭＴであり、１εはソース・ドレ
ーン電極である。このようなＨＥＭＴ構造を応用して近
年さまざまのへテロ接合型電界効果トランジスタが提案
、製作されている。

発明が解決しようとする問題点 しかしながら例えば第５図に示したＨＥＭＴＯ層構造を
見るとわかるように従来のへテロ接合型電界効果トラン
ジスタではノンドープＧａＡｓ“バック７一層１２の厚
さが他の層に比べて極端に厚くなっている。実際に高易
動度の電子の形成に必要な層及び電子が走行する領域は
これに比へ約４゜の厚さであｐ、ＧａＡｓバッファー層
１２層厚２を薄くすることが、素子製造工程時間の短縮
上値まれる。第５図に示したヘテロ構造を分子線エピタ
キシー法で製造する場合を考えると、Ｇ　ａ　Ａ　ｔｓ
層の成長レートを１　ｐｍ／ｂ、Ａ７ｘＧａ　１−ｘＡ
ｓ層の成長レートを１．４７１ｍ／ｈとして、Ｇ　ａ　
Ａ　ｇバッファー層１２を形成する時間が１時間に対し
、その他の層を形成するのに要する時間は約４分である
ので、Ｇ　ａ　Ａ　ｓバッファー層１２を薄く形成する
ことができれば、ヘテロ接合型電界効果トランジスタの
生産性を著しく高められることになる。しかしながら、
ノンドープＧ　ａ　Ａ　ｓバッフ７一層１２の厚みを単
に薄くすることは、Ｎ型Ａ　ｌｘ　Ｇ　ａ　１１Ａ　ｓ
層１４とＧａＡｓ層１２の界面にたまる２次元電子ガス
の濃度及び移動度を共に低下させることにつながり、Ｈ
ＥＭＴの特性を劣化させることが知られている。

第６図は、第５図のへテロ構造においてＧ　ａ　Ａ　ｓ
バッファー層１２の厚みと、２次元電子ガスの濃度及び
移動度の関係を示す実験の例を示すものであるが、Ｇａ
Ａ＋ｉバッファー層１２の層重２４０００Å以下の領域
で２次元電子ガス濃度及び移動度が著しく低下しはじめ
ることが見てとれる。

本発明は、以上の様な問題点を解決する新しい構造のへ
テロ接合型電界効果トランジスタを提供するものである
。

問題点を解決するための手段 第６図に示すようなＧ　ａ　Ａ　ｓバッファー層の厚み
と２次元電子ガスの濃度、移動度の関係は、次のような
理由から生じるものと考えられる。すなわち、ヘテロ構
造を形成する際の半絶縁性Ｇ　ａ　Ａ　ｓ基板１１０表
面は多くの表面準位を有しておシ、ヘテロ構造における
フェルミ準位Ｅｐと、半絶縁性Ｇ　ａ　Ａ　ｓ基板の表
面における伝導帯のエネルギ一端ＥＣの差ＥＣ−ＥＦが
ある量に固定されると考えられ、実験結果の解析よりＥ
Ｃ−ＥＦは０．７５ｅＶ程度であると推定される。この
ため、Ｇ　ａ　Ａ　ｓバッファー層の伝導帯のエネルギ
一端が、半絶縁性Ｇ　ａ　Ａ　ｓ基板側で引き上げられ
、Ｇ　ａ　Ａ　ｓバッファー層が薄い場合には、２次元
電子がたまりにくくなるのである。このことを、第７図
に示すバンドダイアグラムを用いてさらに説明する。第
７図ａは、Ｇ　ａ　Ａ　Ｂバッファー層が１　、Ｉｉｍ
の場合の伝導帯エネルギーダイアグラムでちるが、この
ようにＧ　ａ　Ａ　ｓバッファー層が十分厚い場合には
へテロ接合の三角ポテンシャルに形成される基底レベル
の量子準位Ｅ０がフェルミエネルギーレベルＥＦ　より
も下方に来るので、電子が三角ポテンシャル内にたまる
ことかできる。一方第７図すの如（ＧａＡｓバッフ１一
層が０．２μ畦薄い場合には、ＥｏがＥＦよシも高い所
に来るため、電子は三角ポテンシャル内に存在すること
ができなくなるのである。このような状況は半絶縁性Ｇ
　ａ　Ａ　ｓ基板の伝導帯の底のエネルギーＥＣとフェ
ルミレベルＥＦとの差がバッファー層厚にかかわらず０
．７５　ｅ　Ｖとほぼ一定であり、バッファー層が薄く
なるとベテロ接合界面における電界ＦＺ（Ｑがどんどん
大きくならなければならなくなることとも関連しており
、ＦＺｑが大きくなるとＥＯも高くなるので電子はたま
りにくくなる。

本発明は、以上の事を考慮し、半絶縁性Ｇ　ａ　Ａ　ｓ
基板表面の効果によるエネルギーバンドの引き上げ効果
をドープしたＮ型のバッファー層を用いることにより相
殺することを特徴とする。一般にドナー濃度ＮＤの空乏
化した半導体層Ａを厚さＷＮだけバッファー層内に設け
ると半導体層Ａの両端でポテンシャルは ｑ ＮＤＷＮ　＋ＦＷＮ ２ε だけ差ができる。ここにεは半導体層Ａの誘電率、ｑは
電子の電荷である。またＦは一定電界である。

従ッテ例えばＮｐ＝　Ｉ　Ｘ　１　ｏ１８／ｃｒｌまた
はＦ＝０（７７１Ｍ）とした場合、０．７５ｅＶのポテ
ンシャルを引き下げるのに必要な半導体層Ａの膜厚ＷＮ
はε＝１２．Ｏε。とじて、 となり非常に薄いドープしたバッフ７一層により、半絶
縁性Ｇ　ａ　Ａ　ｔｓ基板表面のエネルギーバンド引き
上げ効果を相殺することが可能となる。

本発明の他の特徴は薄いバッファー層を実現した場合に
、ヘテロ接合界面の２次元電子ガスの移動度を高めるた
めに、半絶縁性Ｇ　ａ　Ａ　ｓ基板とこの上に成長する
半導体層の一部に超格子構造を挿入するものである。

本発明の第３の特徴は、バッフ１一層内にドープした半
導体層を設ける際に、ドープした半導体層の成長基板温
度を４５０〜５８０℃の範囲で行なうものである。

作　　用 本発明によればバッファー層内にドープした半導体層を
設けることにより、バッファー層の厚みを極端に薄くで
きるので、ヘテロ接合ＦＥＴ用のエピタキシャル基板を
作製するのに要する時間を著しく少なくすることができ
る。従ってヘテロ接合ＦＥＴの生産性を大きく改善でき
る。また、パフファ一層内に超格子構造を設けることに
より、基板の凹凸の影響を弱めることができ、バッファ
ー層の厚みを薄くした場合の２次元電子ガスの移動度の
低下を防止できる。さらに、バッファー層内にドープし
た半導体層を設ける際にドープした半導体層の分子線エ
ピタキシャル法による成長基板温度を４６０〜５８０℃
とすることによりドープする不純物の表面偏析現象を抑
制し、２次元電子ガスの移動度を良好に保つことができ
る。

実施例 ０）第１図に本発明を適用した第１の実施例を示す。第
１図ａはへテロ接合ＦＥＴに用いるエピタキシャル基板
の層構造断面図であり、１は半絶縁性ＧａＡｓ基板、２
はＮ型Ａｌ　ｘ　Ｇ　ａ　１−ｘ　Ａ　１ｔ（Ｘ〜０．
３）層、３ａはノンドープ Ａ　ｌ　ｘ　Ｇ　ａ　１−ｘ　Ａ　ｓ層、４はノンドー
プＧａＡｓ層であり、２．３ａ、４の各層が従来例で示
したバッファー層に相当する。３ｂはノンドープ Ａ　ｌ　ｘ　Ｇ　ａ　１−ｘ　Ａ　ｓのスペーサ層、５
はＮ型Ａ　ｌ　ｘ　Ｇ　ａ　、−、Ａ　ｓ層である。Ｎ
型Ａ　ｌ　ｘ　Ｇ　ａ　、□　ｘ　Ａ　ｓ層のドナー濃
度は５〜１×１０１シｃｔｒｌとした。第１図すは、第
１図とに対応した伝導帯のエネルギーバンド図を示し、
各層の厚さを次のように仮定して求めたものである。

これらの層のうちＮ型Ａ　Ｊ　！Ｇ　ａ　１−エＡ８層
２の膜厚（ＷＮ）以外を固定して、ｗ、を２００人から
８００人まで変化させた時にノンドープＧ　ａ　Ａ　ｓ
層４にたまる電子濃度と移動度を７７ＫＫおけるホール
測定から求めた結果を第２図に示す。図かられかるよう
に、ＷＮが２００Å以下では電子濃度は著しく低く、ま
た、移動度も低いが、ＷＮが３５０人になると通常の従
来例で示したＨＥＭＴ構造における電子濃度に近い値が
得られるようＫなり、さらにＷＮを増加すると、１０１
２／−を越える電子濃度が得られる。ＷＮが５００人を
越える領域での高い電子濃度は本発明者らの論文ジャパ
ニーズジャーナル　オプ　アプライド　フィツクス　。

（Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌ
ｉｅｄ　Ｐｈｙｓｉｃｓ）ｖｏ１２３（１９８４）ＬＳ
Ｉ　〜６３に述べられティる選択ドープしたＮ型Ａｌ、
Ｇａ１−ｘＡｓ／ＧａＡｓ／゛Ｎ型Ａ　Ａ　ｘ　Ｇ　ａ
　１−８ＡＢ系よりなるダブルへテロ接合と同様に、第
１図のバッファー層のうちのＮ型Ａ　ｌ　ｘ　Ｇ　ａ　
、−〇へ８層２からも電子が供給されるために得られる
ものと考えられる。このように１０００Å以下の非常に
薄いバッフ１一層であっても、バッファー層中にドープ
した半導体層を設けることにより、十分に電子を誘起さ
せ得ることが明らかとなったｏしかも、バッファー層中
のドープした半導体層をＡ　ｌ　ｘ　Ｇ　ａ　１−エＡ
ｓ層とした場合、ドープした半導体層の厚みを変えるこ
とによｆｉＨＥＭＴのようなシングルへテロ構造と等価
な構造にもなり得るし、先に述べた論文の５Ｄ−ＤＨＦ
Ｅ−Ｔと等価な構造にもなることがわかった。

一方、第２図の電子の移動度μについては、バッファー
層が厚い従来の構造と比べるとやや低い値となってはい
るものの２　Ｘ　１０’〜６　Ｘ　１　ｏ’ｙ　／ｖｍ
ｇと実用に耐える高い値が得られることがわかった。

第１図に示したヘテロ構造を分子線エピタキシャル層に
よシ作製する場合、Ｎ型 ＡｌｘＧａ１−ｘＡｓ層２を形成する時の基板温度を低
くする必要のあることが実験より明らかとなった。

この時の適切な基板温度は４５０℃〜５８０℃であり、
６ｏｏ℃以上になると移動度が基板温度上昇と共に低下
する傾向が見られた。なおこれらの構造を作製するのに
要した時間は１０分以内であった。

僻）本発明の第２の実施例をＪ３図に従い説明する。第
１の実施例において電子濃度としては従来のＨＥＭＴ構
造あるいは５Ｄ−ＤＨＦＥＴと同等な値が得られたが、
電子移動度はバッファー層の厚い従来法に比べて、やや
低い値しか得られなかった。これは、半絶縁性Ｇ　ａ　
Ａ　ｓ基板をエツチング処理した際にできる表面の凹凸
による効果や、基板からの余分な不純物のエピタキシャ
ル層への混入が効いていると考えられる。バッファー層
が薄い時には特にこのような効果が大きな影響を及ぼす
と思われる。これらの悪影響を除去するためＫ、第３図
に示すような超格子構造６をエピタキシャル層に導入し
た。第３図ａは、本発明の第２の実施例におけるヘテロ
接合ＦＥＴに用いるエピタキシャル基板の層構造断面図
であυ、第１図ａと異なる点はＮ型ＡｌｘＧａ１．、、
工Ａｓ層２と半絶縁性Ｇ　ａ　Ａ　ｔ１基板１との間に
４層人のノンドープＧ　ａ　Ａ　ｓと４０人のノンドー
プのＡｌｘＧａ１−エＡ８よりなる超格子構造６が設け
られていることである。第２の実施例において、超格子
構造６のＧ　ａ　Ａ　ｔＩ層は３層・Ａ　ｌｘＧ　ａ　
１−　ｚＡ　ｓ層は２層形成され全体で超格子構造６の
膜厚は２００人とした。またＮ型Ａ　ｌ　ｘＧ　ａ　１
−　ｘＡ　ｓ層２の膜厚は３００人、ノンドープＧ　ａ
　Ａ　ｓ層４の膜厚は４００人であり他の３ａ。

３ｂ及び５の膜厚は第１の実施例とそれぞれ同一に形成
した。また、Ｎ型Ａ　ｌ　ｘＧ　ａ　１−　ｘＡ　ｓ層
２の成長基板温度は５３０℃とした。

第３図すは、第３図ａの構造における伝導帯の底のエネ
ルギーバンドダイアグラムであり、Ｅ○がＥＦよりも下
方に位置し、２次元電子ガスが〃ドープＡ　ｌ　ｘＧ　
ａ　１−　、Ａ　ｓ層３ｂとノンドープＧ　ａ　Ａ　ｓ
層４の界面に形成された３角ポテンシャル井戸の中に形
成され得ることを示している。実際、第２の実施例のエ
ピタキシャル基板を７７Ｋにおけるホール測定により評
価したところ、２次元電子ガスの電子濃度として８　Ｘ
　１０’ンー、移動度としてＩ　ＸＯ÷−１／ｖ−ｓ＋
の高い値が得られ、従来例のバッファー層が厚い場合と
同程度の電気的特性の良いエピタキシャル基板が得られ
た。このことにより超格子構造６の効果により電子移動
度が第１の実施例に比べ改善されることが明らかとなっ
た。本実施例のように１ｏｏｏÅ以下という薄いバッフ
ァー層によりヘテロ接合ＦＥＴを形成する際には、超格
子構造６の効果は大きく効いてくることがわかる。

なお本実施例においては、超格子構造６をＮ型Ａ　ｌ　
！Ｇ　ａ　１−　ｘＡ　ｓ層２と半絶縁性ＧａＡｓ基板
１との間に設けたが、ノンドープＧ　ａ　Ａ　ｓ層４と
半絶縁性Ｇ　ａ　Ａ　ｓ基板１の間であればどこに設け
ても良好な電気的特性のエピタキシャル基板を得ること
が可能であることを我々は確認している。さらに、第３
図ａにおける各層６，２及び３ａをすべて超格子構造と
し、その一部または全部にＮ型不純物を添加してもよい
ことが容易に理解できる。要するに２次元電子ガスのた
まる領域のバッフ７一層ＩをノンドープＧ　ａ　Ａ　ｓ
層としこのノンドープＧ　ａ　Ａ　ｓ層と半絶縁性Ｇ　
ａ　Ａ　ｓ基板の間のバッファー層■にＮ型不純物を添
加した半導体層を設ければよく、さらにバッファー層Ｉ
中に超格子構造を設けると電気的特性が改善されるとい
うことである。

このようなことは超格子構造が半絶縁性Ｇ　ａ　Ａ　ｓ
基板表面に存在する凹凸を平滑化すること及び半絶縁性
ＧａＡｓ基板からの余分な不純物のエピタキシャル膜へ
の混入抑制の効果によると考えられるがこのような効果
により、半絶縁性Ｇ　ａ　Ａ　ｓ基板の前処理・エツチ
ングプロセスによる基板表面の凹凸のバラツキの影響が
少なくなシ、電気的特性の再現性が良いエピタキシャル
層が得られることが明らかＫなった。

（３）本発明の第３の実施例を第４図に従って説明する
。本発明の第１及び第２の実施例では、バッファー層中
に設けられたドープしたＮ型半導体層としてＮ型Ａ　ｌ
　ｘＧ　ａ　、−８Ａｓ層を用いていたが、第３の実施
例ではこれをＮ型ＧａＡｔ５層とした。第４図ａは第３
の実施例におけるヘテロ接合ＦＥＴに用いられるエピタ
キシャル基板の断面構造図を示す。半絶縁性Ｇ　ａ　Ａ
　ｓ基板上に、第２の実施例で述べたものと同様の超格
子構造６を２４０人形成しつづいてＮ型Ｇ　ａ　Ａ　ｓ
層７及びノンドープＧ　ａ　Ａ　ｓ層４をそれぞれ３０
０人、４６０人形成した後、第１の実施例及び第２の実
施例で説明したノンドープＡ　ｌ　ｘ　Ｇ　ａ　、−ｘ
　Ａ　ｍ層３ｂとＮ型Ａ　ｌｘ　Ｇ　ａ　１＋＋　ｘ　
Ａ　ｓ層５を順次形成した構造としているＯＮＮ型　ａ
　Ａ　ｍ層７を第１．第２の実施例におけるＮ型Ａｌ工
Ｇａ１−８ＡＩＩ層２のかわりに用いているが、半絶縁
性Ｇ　ａ　Ａ　ｓ基板１０表面のエネルギーバンド引き
上げ効果により３００人のＮ型ＧａＡｓ層７は完全に空
乏化し、電気伝導には寄与しない。このことは第４図す
に示した第４図ａのエピタキシャル基板に関してのエネ
ルギーバンド図からも認められる。第２の実施例の説明
の中で述べた如く、本実施例においても、超格子構造６
はノンドープＧａＡｓ層４と半絶縁性Ｇ　ａ　Ａ　ｓ基
板１の間であればどの位置に設けてもよいし、ドープし
てもさしつかえない。

以上、本発明の３つの実施例について説明したが、Ｎ型
半導体層を含む第■のバッファー層において、Ｎ型半導
体層の膜厚ＷＮには適当な範囲が存在する。それはＮ型
半導体層のドナー濃度にも依るが、ＷＮが厚すぎるとＮ
型半導体層が空乏化せず、この領域にキャリアが発生し
、ＦＥＴとして余分な電流がこの層に流れることになる
ので好ましくない０従って第■のバッフ１一層は完全に
空乏化することが望ましく、完全に空乏化しない場合に
はキャリア濃度としてＩ　Ｘ　１０”／−以下とすると
ＦＥＴの特性にあまり大きな悪影響を及ぼさない。

以上の実施例では、ヘテロ接合としてＧａＡｓとＡｌ工
Ｇ　ａ　１−　、Ａ　ｓの材料について述べたが、電子
親和力の大きな半導体材料（実施例ではＧａＡｇ）と電
子親和力の小さな半導体材料（実施例ではＡ　ｌ　ｘ　
Ｇ　ａ　１−ｘ　Ａ　ａ　）の組み合わせでエピタキシ
ャル成長が可能なものであれば特に限定する必要のない
ことは言うまでもない。

また、本発明の実施例ではへテロ接合界面にたまるキャ
リアを電子として説明を行なったが、正孔についても同
様であり、実施例におけるＮ型をＰ型と読みかえればよ
いことは言うまでもない０さらに、実施例では基板とし
て半絶縁性基板に限って説明を行なったが、ヘテロ接合
界面に２次元電子ガスがたまる場合にはＰ型半導体基板
を使用しても同様である。

発明の効果 本発明によれば、半絶縁性Ｇ　ａ　Ａ　ｓ基板表面に起
因するエネルギーバンドの引上げ効果をバッファー層中
に形成されたＮ型半導体層により効果的に相殺すること
ができるので、バッファー層の厚みを実施例に示したよ
うに１０００Å以下（典型的には７００人）Ｋすること
が可能となり、ヘテロ接合ＦＥＴ用エピタキシャル基板
の生産性を従来の６〜１’Ｏ倍に高めることができその
効果は非常に大きい。

また本発明の１ｏＯＯÅ以下の膜厚を有するバッファー
層中に超格子構造を設けるという構造により、ヘテロ接
合界面にたまる２次元電子ガスの移動の低下を抑制でき
良好な電気特性を有するヘテロ接合ＦＥＴを非常に薄い
バッファー層上に形成でき、その再現性の向上が図られ
る。

【図面の簡単な説明】

第１図ａ、第３図ａ、第４図ａはそれぞれ、本発明の第
１．第２．第３の実施例を説明するためのエピタキシャ
ル基板構造を示す断面図、第１図す、第３図す、第４図
すは第１．第２．第３の実施例における伝導帯のエネル
ギーバンド図、第２図は第１の実施例によるエピタキシ
ャル基板のホール効果測定結果を示す特性図、第６図は
従来の素子構造を示す断面図、第６図は従来法によるエ
ピタキシャル基板のホール効果測定結果を示す特性図、
第７図ａ、ｂはバッファー層の異なる２つの例の伝導帯
のエネルギーバンド図である。 １・・・・・・半絶縁性ＧａＡｌ１基板、２・・・・・
・Ｎ型Ａｌ、Ｇａ１−ｘＡｓ＋層、３　ａ　、　３　ｂ
　・＝−・ノンドープＡ　ｌ　！Ｇ　ａ　１−　ｘＡ　
ｓ層、４・・・・・・ノンドープＧ　ａ　Ａ　ｇ層、６
・・・・・・Ｎ型Ａｌ工Ｇａ１−ｘＡｓ層、６・・・・
・・超格子構造、７・・・・・・Ｎ型Ｇ　ａ　Ａ　ｓ層
。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 距１！１（、＆ｍ） 第２図 ’＃Ｊ　　（Ａ） 第　３　図 Ｏｏｌ 距＋！１ｔ（々） 第４図 Ｏθ、！ 距離（メｍ） 第５１！ｌ 第６図

Claims (2)

【特許請求の範囲】
1. （１）電子親和力の小さい一導電型の第１の半導体より
   なる層がノンドープの薄い第１の半導体よりなる層を介
   してか介さずして電子親和力の大きいノンドープの第２
   の半導体よりなる第１のバッファー層上に設けられ、前
   記第１のバッファー層は半絶縁性または反対導電型の半
   導体基板上に設けられた第２のバッファー層上に設けら
   れ、前記第２のバッファー層の少なくとも一部に一導電
   型の不純物の添加された層が設けられ、かつ前記第２の
   バッファー層は空乏化しているかあるいは１×１０＾１
   ＾１／ｃｍ＾２以下のキャリアが存在することを特徴と
   する半導体装置。
2. （２）第２のバッファー層中に第１の半導体と第２の半
   導体よりなる超格子構造が設けられたことを特徴とする
   特許請求の範囲第１項記載の半導体装置。