JPH05211178A - 調節されたエネルギ帯を有する薄膜形電界効果トランジスタ - Google Patents
調節されたエネルギ帯を有する薄膜形電界効果トランジスタInfo
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- JPH05211178A JPH05211178A JP4181143A JP18114392A JPH05211178A JP H05211178 A JPH05211178 A JP H05211178A JP 4181143 A JP4181143 A JP 4181143A JP 18114392 A JP18114392 A JP 18114392A JP H05211178 A JPH05211178 A JP H05211178A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
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-
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Abstract
(57)【要約】
【目的】 調節されたエネルギ帯を有する薄膜形電界効
果トランジスタを提供する。 【構成】 このトランジスタは、伝導半導体層からなる
少なくとも１つの第１の積層体（６）と、半導体層から
なる少なくとも１つの第２の積層体であって、該積層体
に移動電荷ドナーの特性を与える単一の高度にドープし
た薄膜（１８）を含む積層体（８）とを含み、これらの
積層体が互いに積重した状態で基板（２）に支持されて
いる。このトランジスタは更に、前記第２の積層体のキ
ャリヤ濃度を低下させるために前記第２の積層体中で前
記高度にドープされた薄膜の両側にそれぞれ配置された
少なくとも２つのポテンシャル障壁（１７、１９）と、
前記第１の積層体の電荷キャリヤ濃度を変えるために前
記第２の積層体上に配置された金属ゲート（Ｇ）と、該
ゲートを挟んで前記積層体のうちいずれか一方の積層体
上に配置されており、それぞれソース及びドレインの役
割を果たす２つのオーム接触（Ｓ、Ｄ）とを含んでい
る。
果トランジスタを提供する。 【構成】 このトランジスタは、伝導半導体層からなる
少なくとも１つの第１の積層体（６）と、半導体層から
なる少なくとも１つの第２の積層体であって、該積層体
に移動電荷ドナーの特性を与える単一の高度にドープし
た薄膜（１８）を含む積層体（８）とを含み、これらの
積層体が互いに積重した状態で基板（２）に支持されて
いる。このトランジスタは更に、前記第２の積層体のキ
ャリヤ濃度を低下させるために前記第２の積層体中で前
記高度にドープされた薄膜の両側にそれぞれ配置された
少なくとも２つのポテンシャル障壁（１７、１９）と、
前記第１の積層体の電荷キャリヤ濃度を変えるために前
記第２の積層体上に配置された金属ゲート（Ｇ）と、該
ゲートを挟んで前記積層体のうちいずれか一方の積層体
上に配置されており、それぞれソース及びドレインの役
割を果たす２つのオーム接触（Ｓ、Ｄ）とを含んでい
る。
Description
【０００１】
【産業上の利用分野】本発明は、特に遠隔測定工学、集
積光学及び通信の分野で使用するための電子回路又は光
電子回路の製造に主として使用し得る、調節されたエネ
ルギ帯を有する薄膜形電界効果トランジスタに関する。
積光学及び通信の分野で使用するための電子回路又は光
電子回路の製造に主として使用し得る、調節されたエネ
ルギ帯を有する薄膜形電界効果トランジスタに関する。
【０００２】本発明はより特定的には、１つ又は複数の
伝導チャネルと被変調移動電荷（ｍｏｄｕｌａｔｅｄ
ｍｏｂｉｌｅ ｃｈａｒｇｅｓ）とを有する半導体構造
物、例えばＴＥＧＦＥＴ（ｔｗｏ−ｄｉｍｅｎｓｉｏｎ
ａｌ ｅｌｅｃｔｒｏｎ ｇａｓ ｆｉｅｌｄ ｅｆｆ
ｅｃｔ ｔｒａｎｓｉｓｔｏｒ、二次元電子ガス電界効
果トランジスタ）形の電界効果トランジスタ構造体、並
びにＴＥＧＦＥＴから派生した構造体、例えばＨＥＭＴ
（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔ
ｒａｎｓｉｓｔｏｒ、高電子移動度トランジスタ）、Ｍ
ＯＤＦＥＴ（ｍｏｄｕｄｌａｔｉｏｎ ｏｒ ｄｏｐｅ
ｄ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏ
ｒ、ドープした変調電界効果トランジスタ）及びＤＭＴ
（ｄｏｐｅｄ ｍｅｔａｌ−ｉｎｓｕｌａｎｔ−ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ（ＭＩＳ）ｔｒａｎｓｉｓｔｏ
ｒ、ドープした金属−絶縁膜−半導体（ＭＩＳ）トラン
ジスタ）に関する。
伝導チャネルと被変調移動電荷（ｍｏｄｕｌａｔｅｄ
ｍｏｂｉｌｅ ｃｈａｒｇｅｓ）とを有する半導体構造
物、例えばＴＥＧＦＥＴ（ｔｗｏ−ｄｉｍｅｎｓｉｏｎ
ａｌ ｅｌｅｃｔｒｏｎ ｇａｓ ｆｉｅｌｄ ｅｆｆ
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果トランジスタ）形の電界効果トランジスタ構造体、並
びにＴＥＧＦＥＴから派生した構造体、例えばＨＥＭＴ
（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔ
ｒａｎｓｉｓｔｏｒ、高電子移動度トランジスタ）、Ｍ
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ｒ、ドープした変調電界効果トランジスタ）及びＤＭＴ
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ｉｃｏｎｄｕｃｔｏｒ（ＭＩＳ）ｔｒａｎｓｉｓｔｏ
ｒ、ドープした金属−絶縁膜−半導体（ＭＩＳ）トラン
ジスタ）に関する。
【０００３】
【従来の技術】これらの電界効果トランジスタの原理は
良く知られている。
良く知られている。
【０００４】参考文献としては特に、１９８２年６月の
ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．ＥＤ−２９，ｎ
ｏ．６、９５５〜９６０ページに記載されている、ＴＥ
ＧＦＥＴの機能に関するＤ．Ｄｅｌａｇｅｂｅａｕｄｅ
ｕｆ及びＮ．Ｔ．Ｌｉｎｈの論文“Ｍｅｔａｌ−（ｎ）
ＡｌＧａＡｓ−ＧａＡｓ ｔｗｏ−ｄｉｍｅｎｓｉｏｎ
ａｌ ｅｌｅｃｔｏｎｇａｚ ＦＥＴ（金属−（ｎ）Ａ
ｌＧａＡｓ−ＧａＡｓ二次元電子ガスＦＥＴ）”、並び
に１９８８年７月のＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ
ｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏ
ｌ．３５，ｎｏ．７、８７１〜８７８ページに記載され
ている、ＭＯＤＦＥＴの機能に関するＭ．Ｃ．Ｆｏｉｓ
ｙらの論文“Ｔｈｅ ｒｏｌｅ ｏｆ ｉｎｅｆｆｉｃ
ｉｅｎｔ ｃｈａｒｇｅ ｍｏｄｕｌａｔｉｏｎ ｉｎ
ｌｉｍｉｔｉｎｇ ｔｈｅ ｃｕｒｒｅｎｔ−ｇａｉ
ｎｃｕｔｏｆｆ ｆｒｅｑｕｅｎｃｙ ｏｆ ｔｈｅ
ＭＯＤＦＥＴ（ＭＯＤＦＥＴの電流−利得の遮断周波数
の制限における無効果な電荷変調の役割）”が挙げられ
る。
ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．ＥＤ−２９，ｎ
ｏ．６、９５５〜９６０ページに記載されている、ＴＥ
ＧＦＥＴの機能に関するＤ．Ｄｅｌａｇｅｂｅａｕｄｅ
ｕｆ及びＮ．Ｔ．Ｌｉｎｈの論文“Ｍｅｔａｌ−（ｎ）
ＡｌＧａＡｓ−ＧａＡｓ ｔｗｏ−ｄｉｍｅｎｓｉｏｎ
ａｌ ｅｌｅｃｔｏｎｇａｚ ＦＥＴ（金属−（ｎ）Ａ
ｌＧａＡｓ−ＧａＡｓ二次元電子ガスＦＥＴ）”、並び
に１９８８年７月のＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ
ｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏ
ｌ．３５，ｎｏ．７、８７１〜８７８ページに記載され
ている、ＭＯＤＦＥＴの機能に関するＭ．Ｃ．Ｆｏｉｓ
ｙらの論文“Ｔｈｅ ｒｏｌｅ ｏｆ ｉｎｅｆｆｉｃ
ｉｅｎｔ ｃｈａｒｇｅ ｍｏｄｕｌａｔｉｏｎ ｉｎ
ｌｉｍｉｔｉｎｇ ｔｈｅ ｃｕｒｒｅｎｔ−ｇａｉ
ｎｃｕｔｏｆｆ ｆｒｅｑｕｅｎｃｙ ｏｆ ｔｈｅ
ＭＯＤＦＥＴ（ＭＯＤＦＥＴの電流−利得の遮断周波数
の制限における無効果な電荷変調の役割）”が挙げられ
る。
【０００５】この種の構造体は、ドープした又はドープ
してない異なる種類の半導体層を通常は半絶縁性の基板
材料上に積層状にデポジットすることによって得られ
る。機能は、移動電荷ドナー層を構成する特定のドープ
した層から、トランジスタの１つ又は複数の伝導チャネ
ルを構成する別のドープした又はドープしてない層への
電荷（電子又は正孔）転送の原理に基づく。この半導体
構造物の表面に配置された金属ゲートは、これらの各層
の電荷キャリヤ濃度を変化させ且つ該コンポーネントの
伝導特性を制御することを可能にする。この半導体積層
体上には、前記ゲートの両側に配置されたソース及びド
レインを構成する２つの金属接触も存在する。
してない異なる種類の半導体層を通常は半絶縁性の基板
材料上に積層状にデポジットすることによって得られ
る。機能は、移動電荷ドナー層を構成する特定のドープ
した層から、トランジスタの１つ又は複数の伝導チャネ
ルを構成する別のドープした又はドープしてない層への
電荷（電子又は正孔）転送の原理に基づく。この半導体
構造物の表面に配置された金属ゲートは、これらの各層
の電荷キャリヤ濃度を変化させ且つ該コンポーネントの
伝導特性を制御することを可能にする。この半導体積層
体上には、前記ゲートの両側に配置されたソース及びド
レインを構成する２つの金属接触も存在する。
【０００６】この種の構造体では、特に極超短波での性
能特性の向上に欠かせない要因の１つは、移動電荷キャ
リヤ、電子又は正孔の空間分布である。
能特性の向上に欠かせない要因の１つは、移動電荷キャ
リヤ、電子又は正孔の空間分布である。
【０００７】このコンポーネントの体積は２つのサブ領
域（ｓｕｂｄｏｍａｉｎ）に分割される。１つは電気伝
導チャネル（ＳＤ１）、もう１つは残りの半導体層（Ｓ
Ｄ２）、例えば移動電荷ドナー層並びに通常は基板と伝
導チャネルとの間に挿入されている緩衝層である。
域（ｓｕｂｄｏｍａｉｎ）に分割される。１つは電気伝
導チャネル（ＳＤ１）、もう１つは残りの半導体層（Ｓ
Ｄ２）、例えば移動電荷ドナー層並びに通常は基板と伝
導チャネルとの間に挿入されている緩衝層である。
【０００８】このコンポーネントのサブ領域の一方にお
ける移動電荷濃度は、ミニバンド（ｍｉｎｉｂａｎｄ）
が一定であれば、このミニバンドのキャリヤ濃度と当該
サブ領域にこのミニバンドのキャリヤが存在する確率と
の積であると定義される。サブ領域ＳＤ１の移動電荷総
濃度はＮＳ１と称し、サブ領域ＳＤ２の移動電荷総濃度
はＮＳ２と称する。
ける移動電荷濃度は、ミニバンド（ｍｉｎｉｂａｎｄ）
が一定であれば、このミニバンドのキャリヤ濃度と当該
サブ領域にこのミニバンドのキャリヤが存在する確率と
の積であると定義される。サブ領域ＳＤ１の移動電荷総
濃度はＮＳ１と称し、サブ領域ＳＤ２の移動電荷総濃度
はＮＳ２と称する。
【０００９】１）遮断周波数 このコンポーネントの電流利得の遮断周波数Ｆｃは下記
の比
の比
【００１０】
【数１】
【００１１】に比例するとみなし得る。式中、Ｖｇはゲ
ートに印加された電位である。
ートに印加された電位である。
【００１２】どのような用途（低雑音トランジスタ、パ
ワートランジスタ等）でも、所定の作動周波数で、従っ
て固定された最大比ｄＮＳ２／ｄＮＳ１で、ＮＳ１の値
範囲をできるだけ広くする、即ち０＜ＮＳ１＜ＮＳ１ｌ
ｉｍ［ＮＳ１ｌｉｍはＮＳ１の最大限界値である］とす
る試みが行われる。しかしながら、ＮＳ１を増加させる
ためにゲート電圧Ｖｇを変えると、比ｄＮＳ２／ｄＮＳ
１も同時に増加する。エネルギ帯（移送が電子によって
行われる場合には伝導帯、それ以外は価電子帯）の不連
続性の増加を介して電界効果トランジスタの性能特性を
改善する方法はこれまでも色々研究されてきた。
ワートランジスタ等）でも、所定の作動周波数で、従っ
て固定された最大比ｄＮＳ２／ｄＮＳ１で、ＮＳ１の値
範囲をできるだけ広くする、即ち０＜ＮＳ１＜ＮＳ１ｌ
ｉｍ［ＮＳ１ｌｉｍはＮＳ１の最大限界値である］とす
る試みが行われる。しかしながら、ＮＳ１を増加させる
ためにゲート電圧Ｖｇを変えると、比ｄＮＳ２／ｄＮＳ
１も同時に増加する。エネルギ帯（移送が電子によって
行われる場合には伝導帯、それ以外は価電子帯）の不連
続性の増加を介して電界効果トランジスタの性能特性を
改善する方法はこれまでも色々研究されてきた。
【００１３】電荷転送効率を高め且つ所与のＮＳ１での
比ｄＮＳ２／ｄＮＳ１を小さくする方法としては、下記
の２つが提案された： ａ）１つ又は複数の移動電荷ドナー層（又はサブ領域Ｓ
Ｄ２）の改質。
比ｄＮＳ２／ｄＮＳ１を小さくする方法としては、下記
の２つが提案された： ａ）１つ又は複数の移動電荷ドナー層（又はサブ領域Ｓ
Ｄ２）の改質。
【００１４】ｂ）伝導が生起する材料（又はサブ領域Ｓ
Ｄ１）の改質。
Ｄ１）の改質。
【００１５】ａ）電荷ドナー層（ＳＤ２）として一般的
に使用されているドープしたＩＩＩ−Ｖ又はＩＩ−ＶＩ
材料の合金を用いると、例えばアルミニウムを含むＩＩ
Ｉ−Ｖ合金の中心ＤＸのような、ドーピング原子に関連
したキャリヤトラップ（ｃａｒｒｉｅｒ ｔｒａｐ）が
発生する。その場合は結合エネルギ（ｂｉｎｄｉｎｇｅ
ｎｅｒｇｙ）が大きく、従って層ＳＤ２から層ＳＤ１へ
の電荷転送の効率が制限される。
に使用されているドープしたＩＩＩ−Ｖ又はＩＩ−ＶＩ
材料の合金を用いると、例えばアルミニウムを含むＩＩ
Ｉ−Ｖ合金の中心ＤＸのような、ドーピング原子に関連
したキャリヤトラップ（ｃａｒｒｉｅｒ ｔｒａｐ）が
発生する。その場合は結合エネルギ（ｂｉｎｄｉｎｇｅ
ｎｅｒｇｙ）が大きく、従って層ＳＤ２から層ＳＤ１へ
の電荷転送の効率が制限される。
【００１６】サブ領域（ＳＤ２）におけるこれらの局在
状態（又は捕獲されたキャリヤ）の存在は、Ｌ．Ｄ．Ｎ
ｇｕｙｅｎら、Ｐｒｏｃ．ＩＥＥＥ／Ｃｏｒｎｅｌｌ，
Ｃｏｎｆ．１９８７，ｐｐ．６０−６９，“ＡｌＧａＡ
ｓ／ＩｎＧａＡｓ ｍｏｄｕｌａｔｉｏｎ−ｄｏｐｅｄ
ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒｎｓｉｓｔｏｒｓ
（ＭＯＤＦＥＴ’ｓ）（ＡｌＧａＡｓ／ＩｎＧａＡｓ改
質ドープの電界効果トランジスタ（ＭＯＤＦＥＴ））”
に記載のようなＧａＡｓ又はＩｎＰ基板上に形成したト
ランジスタの性能特性を制限する。
状態（又は捕獲されたキャリヤ）の存在は、Ｌ．Ｄ．Ｎ
ｇｕｙｅｎら、Ｐｒｏｃ．ＩＥＥＥ／Ｃｏｒｎｅｌｌ，
Ｃｏｎｆ．１９８７，ｐｐ．６０−６９，“ＡｌＧａＡ
ｓ／ＩｎＧａＡｓ ｍｏｄｕｌａｔｉｏｎ−ｄｏｐｅｄ
ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒｎｓｉｓｔｏｒｓ
（ＭＯＤＦＥＴ’ｓ）（ＡｌＧａＡｓ／ＩｎＧａＡｓ改
質ドープの電界効果トランジスタ（ＭＯＤＦＥＴ））”
に記載のようなＧａＡｓ又はＩｎＰ基板上に形成したト
ランジスタの性能特性を制限する。
【００１７】ＧａＡｓ基板上では、結晶格子の観点に基
づいて調整した合金Ｉｎ0・51Ｇａ0・49Ｐについてはこれ
らの作用が制限されるようであるが、ヘテロ接合の高さ
はＡｌＧａＡｓ／ＧａＡｓ系で得られるものより低い。
づいて調整した合金Ｉｎ0・51Ｇａ0・49Ｐについてはこれ
らの作用が制限されるようであるが、ヘテロ接合の高さ
はＡｌＧａＡｓ／ＧａＡｓ系で得られるものより低い。
【００１８】ＡｌＧａＡｓ／ＧａＡｓ構造では、三元合
金ＡｌＧａＡｓに代えて、周期が比較的短く通常は５ｎ
ｍ以下である超格子を使用することも考えられた。この
超格子はＧａＡｓの薄膜とＡｌＡｓの薄膜とを交互に重
ねたものからなる。これらの膜のうちＧａＡｓ膜だけが
ドーピングされる。この種の構造は、ＩＥＥＥ／Ｃｏｒ
ｎｅｌｌ Ｃｏｎｆ．，１９９〜２０８ページ（１９８
５）に記載のＬ．Ｈ．Ｃａｍｎｉｔｚの論文“Ｔｈｅ
ｒｏｌｅ ｏｆ ｃｈａｒｇｅ ｃｏｎｔｒｏｌ ｏｎ
ｄｒｉｆｔ ｍｏｂｉｌｉｔｙ ｉｎ ＡｌＧａＡｓ
／ＧａＡｓ ＭＯＤＦＥＴ’ｓ（ＡｌＧａＡｓ／ＧａＡ
ｓ ＭＯＤＦＥＴ内のドリフトモビリティに及ぼす電荷
制御の役割）”に記述されている。
金ＡｌＧａＡｓに代えて、周期が比較的短く通常は５ｎ
ｍ以下である超格子を使用することも考えられた。この
超格子はＧａＡｓの薄膜とＡｌＡｓの薄膜とを交互に重
ねたものからなる。これらの膜のうちＧａＡｓ膜だけが
ドーピングされる。この種の構造は、ＩＥＥＥ／Ｃｏｒ
ｎｅｌｌ Ｃｏｎｆ．，１９９〜２０８ページ（１９８
５）に記載のＬ．Ｈ．Ｃａｍｎｉｔｚの論文“Ｔｈｅ
ｒｏｌｅ ｏｆ ｃｈａｒｇｅ ｃｏｎｔｒｏｌ ｏｎ
ｄｒｉｆｔ ｍｏｂｉｌｉｔｙ ｉｎ ＡｌＧａＡｓ
／ＧａＡｓ ＭＯＤＦＥＴ’ｓ（ＡｌＧａＡｓ／ＧａＡ
ｓ ＭＯＤＦＥＴ内のドリフトモビリティに及ぼす電荷
制御の役割）”に記述されている。
【００１９】この超格子の目的は、エネルギ帯構造は三
元合金ＡｌＧａＡｓに極めて近いが、電荷ドナー不純物
の結合エネルギは小さい材料を得ることにある。この方
法は先験的に、中心ＤＸを抹消して電荷ドナー層の平均
的アルミニウム組成を増加する筈であり、従って電荷ド
ナー層から伝導層への移動電荷転送の効率を高める筈で
あった。しかしながらこの方法は何等の改善ももたらさ
ず、従って電界効果トランジスタの設計者及び製造業者
には採用されなかった。
元合金ＡｌＧａＡｓに極めて近いが、電荷ドナー不純物
の結合エネルギは小さい材料を得ることにある。この方
法は先験的に、中心ＤＸを抹消して電荷ドナー層の平均
的アルミニウム組成を増加する筈であり、従って電荷ド
ナー層から伝導層への移動電荷転送の効率を高める筈で
あった。しかしながらこの方法は何等の改善ももたらさ
ず、従って電界効果トランジスタの設計者及び製造業者
には採用されなかった。
【００２０】ｂ）伝導に使用される材料、即ちサブ領域
ＳＤ１の改質に関しては、格子パラメータが整合しない
ＩｎxＧａ1-xＡｓ合金が、それぞれＧａＡｓ及びＩｎ
0・53Ｇａ0・47Ａｓの代わりとして、０＜ｘ≦１でＧａＡ
ｓ基板上で広く使用されると共に、０．５３＜ｘ≦１で
ＩｎＰ基板上でも使用されてきた。
ＳＤ１の改質に関しては、格子パラメータが整合しない
ＩｎxＧａ1-xＡｓ合金が、それぞれＧａＡｓ及びＩｎ
0・53Ｇａ0・47Ａｓの代わりとして、０＜ｘ≦１でＧａＡ
ｓ基板上で広く使用されると共に、０．５３＜ｘ≦１で
ＩｎＰ基板上でも使用されてきた。
【００２１】これについては、ＩＥＥＥ Ｔｒａｎｓａ
ｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ，ｖｏｌ．３５，ｎｏ．７、１９８８年７月、８７９
〜８８６ページに記載されている、ＧａＡｓ上でのＩｎ
0・25Ｇａ0・75Ａｓの使用に関するＮ．Ｍｏｌｌらの論文
“Ｐｕｌｓｅ−ｄｏｐｅｄ ＡｌＧａＡｓ／ＩｎＧａＡ
ｓ ｐｓｅｕｄｏｍｏｒｐｈｉｃ ＭＯＤＦＥＴ’ｓ
（パルスドープしたＡｌＧａＡｓ／ＩｎＧａＡｓ仮像構
造ＭＯＤＦＥＴ）”を参照されたい。
ｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ，ｖｏｌ．３５，ｎｏ．７、１９８８年７月、８７９
〜８８６ページに記載されている、ＧａＡｓ上でのＩｎ
0・25Ｇａ0・75Ａｓの使用に関するＮ．Ｍｏｌｌらの論文
“Ｐｕｌｓｅ−ｄｏｐｅｄ ＡｌＧａＡｓ／ＩｎＧａＡ
ｓ ｐｓｅｕｄｏｍｏｒｐｈｉｃ ＭＯＤＦＥＴ’ｓ
（パルスドープしたＡｌＧａＡｓ／ＩｎＧａＡｓ仮像構
造ＭＯＤＦＥＴ）”を参照されたい。
【００２２】ＩｎＧａＡｓ合金はＧａＡｓ又はＩｎ0・53
Ｇａ0・47Ａｓより小さい禁制帯を有し、従ってエネルギ
帯の不連続性を増加させることができる。しかしながら
この合金の格子パラメータはＧａＡｓ及びＩｎＰとは異
なり、従って制約（ｃｏｎｓｔｒａｉｎｔ）が存在す
る。そのため使用できるインジウム組成範囲が限定さ
れ、通常はＧａＡＳ上で０＜ｘ＜０．２５、ＩｎＰ上で
０．５３＜ｘ＜０．６５である。
Ｇａ0・47Ａｓより小さい禁制帯を有し、従ってエネルギ
帯の不連続性を増加させることができる。しかしながら
この合金の格子パラメータはＧａＡｓ及びＩｎＰとは異
なり、従って制約（ｃｏｎｓｔｒａｉｎｔ）が存在す
る。そのため使用できるインジウム組成範囲が限定さ
れ、通常はＧａＡＳ上で０＜ｘ＜０．２５、ＩｎＰ上で
０．５３＜ｘ＜０．６５である。
【００２３】このように、公称材料又はベース材料の格
子パラメータに十分に近い格子パラメータを有する材料
の数が制限されていると、比ｄＮＳ２／ｄＮＳ１を小さ
くする新しい組合わせの発見は不可能である。
子パラメータに十分に近い格子パラメータを有する材料
の数が制限されていると、比ｄＮＳ２／ｄＮＳ１を小さ
くする新しい組合わせの発見は不可能である。
【００２４】２）強電流での使用 この種のトランジスタで得られるドレイン電流は通常、
ＮＳ１ｌｉｍとゲート下のキャリヤの平均速度との積に
等しい。前記キャリヤ速度は、形状が一定であれば、本
質的に半導体層の種類に依存する。可能な解決方法及び
その限界は前述のパラグラフａ）及びｂ）で述べたもの
と同じである。
ＮＳ１ｌｉｍとゲート下のキャリヤの平均速度との積に
等しい。前記キャリヤ速度は、形状が一定であれば、本
質的に半導体層の種類に依存する。可能な解決方法及び
その限界は前述のパラグラフａ）及びｂ）で述べたもの
と同じである。
【００２５】３）直線性 この種のトランジスタでは更に、できるだけ直線的な電
流−電圧応答を得る試みがなされる。しかしながら、ト
ランジスタの応答の直線性は、サブ領域（ＳＤ１及びＳ
Ｄ２）の間の構造体及びサブ領域ＳＤ１内の電荷分布の
変化に影響される。
流−電圧応答を得る試みがなされる。しかしながら、ト
ランジスタの応答の直線性は、サブ領域（ＳＤ１及びＳ
Ｄ２）の間の構造体及びサブ領域ＳＤ１内の電荷分布の
変化に影響される。
【００２６】より詳細には、各ミニバンドに関連した存
在確率密度（ｐｒｅｓｅｎｃｅ ｐｒｏｂａｂｉｌｉｔ
ｙ ｄｅｎｓｉｔｉｅｓ）がゲートに印加された電圧の
変化に伴って変形し、そのためゲートに対する電子の平
均的位置が変化する。その結果、伝導チャネルのキャリ
ヤ濃度の非直線的電圧変化が生じる。この現象は、Ａｌ
ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓに代えてＡｌＧａＡ
ｓ／ＩｎＧａＡＳ／ＡｌＧａＡｓを使用するだけで制限
することができた。
在確率密度（ｐｒｅｓｅｎｃｅ ｐｒｏｂａｂｉｌｉｔ
ｙ ｄｅｎｓｉｔｉｅｓ）がゲートに印加された電圧の
変化に伴って変形し、そのためゲートに対する電子の平
均的位置が変化する。その結果、伝導チャネルのキャリ
ヤ濃度の非直線的電圧変化が生じる。この現象は、Ａｌ
ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓに代えてＡｌＧａＡ
ｓ／ＩｎＧａＡＳ／ＡｌＧａＡｓを使用するだけで制限
することができた。
【００２７】これについては、Ｐｒｏｃ．ＧａＡｓ ａ
ｎｄ ｒｅｌａｔｅｄ ｃｏｍｐｏｕｎｄｓ，Ｊｅｒｓ
ｅｙ，１９９０に記載のＣ．Ｇａｏｎａｃｈらの論文
“Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ｐｓｅｕ
ｄｏｍｏｒｐｈｉｃ ＨＥＭＴｓｔｒｕｃｔｕｒｅｓ
ＡｌＧａＡｓ／ＩｎＧａＡｓ／ＡｌＧａＡｓ（仮像ＨＥ
ＭＴ構造のＡｌＧａＡｓ／ＩｎＧａＡｓ／ＡｌＧａＡｓ
の特性）”を参照されたい。
ｎｄ ｒｅｌａｔｅｄ ｃｏｍｐｏｕｎｄｓ，Ｊｅｒｓ
ｅｙ，１９９０に記載のＣ．Ｇａｏｎａｃｈらの論文
“Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ｐｓｅｕ
ｄｏｍｏｒｐｈｉｃ ＨＥＭＴｓｔｒｕｃｔｕｒｅｓ
ＡｌＧａＡｓ／ＩｎＧａＡｓ／ＡｌＧａＡｓ（仮像ＨＥ
ＭＴ構造のＡｌＧａＡｓ／ＩｎＧａＡｓ／ＡｌＧａＡｓ
の特性）”を参照されたい。
【００２８】ＨＥＭＴの比ｄＮＳ２／ｄＮＳ１を最適化
するためには、キャリヤで満たすことができる被検ミニ
バンドの当該地点での自己エネルギと波動関数とを選択
的に修正すべく、構造体のポテンシャルエネルギの局部
的摂動も使用された。実際、量子力学における摂動論
は、このような局部的ポテンシャル摂動の導入の効果
が、非摂動系における存在確率と前記ポテンシャルとの
重なりの度合いに伴って増加する自己エネルギの変位を
誘起することを立証している。このような局部的摂動は
構造体の薄膜の材料を変えることによって得られる。
するためには、キャリヤで満たすことができる被検ミニ
バンドの当該地点での自己エネルギと波動関数とを選択
的に修正すべく、構造体のポテンシャルエネルギの局部
的摂動も使用された。実際、量子力学における摂動論
は、このような局部的ポテンシャル摂動の導入の効果
が、非摂動系における存在確率と前記ポテンシャルとの
重なりの度合いに伴って増加する自己エネルギの変位を
誘起することを立証している。このような局部的摂動は
構造体の薄膜の材料を変えることによって得られる。
【００２９】例えば、ＡｌＧａＡｓ／ＧａＡｓ及びＡｌ
ＧａＡｓ／ＩｎＧａＡｓ構造体の伝導チャネルにＩｎＡ
ｓ単層を導入してポテンシャル井戸を形成することが提
案された。これは、Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ
ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，ｖｏｌ．３
０，ｎｏ．２Ａ，１９９１年２月、Ｌ１６６〜Ｌ１６９
ページに記載のＫ．Ｍａｔｓｕｍｕｒａらの論文“Ａ
ｎｅｗ ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔ
ｙ ｔｒａｎｓｉｓｔｏｒ（ＨＥＭＴ） ｓｔｒｕｃｔ
ｕｒｅ ｗｉｔｈ ａ ｎａｒｒｏｗ ｑｕａｎｔｕｍ
ｗｅｌｌ ｆｏｒｍｅｄ ｂｙ ｉｎｓｅｒｔｉｎｇ
ａ ｆｅｗ ｍｏｎｏｌａｙｅｒｓｉｎ ｔｈｅ ｃ
ｈａｎｎｅｌ（チャネル内に幾つかの単層を挿入するこ
とによって形成された狭い量子井戸をもつ新しい高電子
移動度トランジスタ（ＨＥＭＴ）構造）”に記述されて
いる。
ＧａＡｓ／ＩｎＧａＡｓ構造体の伝導チャネルにＩｎＡ
ｓ単層を導入してポテンシャル井戸を形成することが提
案された。これは、Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ
ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，ｖｏｌ．３
０，ｎｏ．２Ａ，１９９１年２月、Ｌ１６６〜Ｌ１６９
ページに記載のＫ．Ｍａｔｓｕｍｕｒａらの論文“Ａ
ｎｅｗ ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔ
ｙ ｔｒａｎｓｉｓｔｏｒ（ＨＥＭＴ） ｓｔｒｕｃｔ
ｕｒｅ ｗｉｔｈ ａ ｎａｒｒｏｗ ｑｕａｎｔｕｍ
ｗｅｌｌ ｆｏｒｍｅｄ ｂｙ ｉｎｓｅｒｔｉｎｇ
ａ ｆｅｗ ｍｏｎｏｌａｙｅｒｓｉｎ ｔｈｅ ｃ
ｈａｎｎｅｌ（チャネル内に幾つかの単層を挿入するこ
とによって形成された狭い量子井戸をもつ新しい高電子
移動度トランジスタ（ＨＥＭＴ）構造）”に記述されて
いる。
【００３０】このようにポテンシャル井戸を所与の地点
に導入すると、その地点の存在確率が上昇し、特に摂動
前にその地点での存在確率密度が高ければ、その地点の
エネルギが減少して充填度が高まる。
に導入すると、その地点の存在確率が上昇し、特に摂動
前にその地点での存在確率密度が高ければ、その地点の
エネルギが減少して充填度が高まる。
【００３１】また、仏国特許出願ＦＲ−Ａ−２ ６４６
２９０号では、伝導積層体とドナー積層体との間にト
ンネル障壁を形成して伝導積層体からドナー積層体への
電子の通過（動的効果）を阻止するために、ドープした
ＡｌＩｎＡｓの薄膜をＡｌＧａＡｓ／ＩｎＧａＡｓ／Ｇ
ａＡｓ構造体の伝導チャネル界面に沿って導入すること
が提案された。しかしながらこの構想は実施不可能であ
ることが判明した。
２９０号では、伝導積層体とドナー積層体との間にト
ンネル障壁を形成して伝導積層体からドナー積層体への
電子の通過（動的効果）を阻止するために、ドープした
ＡｌＩｎＡｓの薄膜をＡｌＧａＡｓ／ＩｎＧａＡｓ／Ｇ
ａＡｓ構造体の伝導チャネル界面に沿って導入すること
が提案された。しかしながらこの構想は実施不可能であ
ることが判明した。
【００３２】
【発明が解決しようとする課題】本発明の目的は、公知
の電界効果トランジスタより優れた特性を有する、調節
されたエネルギ帯をもつ薄膜形電界効果トランジスタを
提供することにある。本発明では特に、伝導チャネル及
び移動電荷ドナー層に、それぞれポテンシャル井戸及ポ
テンシャル障壁として機能する薄膜を挿入することによ
って、量子レベルを選択的に操作できるようにする。本
発明に従えば、作動周波数、使用可能ドレイン電流密度
及びこれらコンポーネントの応答直線性が、公知のトラ
ンジスタと比べて改善される。
の電界効果トランジスタより優れた特性を有する、調節
されたエネルギ帯をもつ薄膜形電界効果トランジスタを
提供することにある。本発明では特に、伝導チャネル及
び移動電荷ドナー層に、それぞれポテンシャル井戸及ポ
テンシャル障壁として機能する薄膜を挿入することによ
って、量子レベルを選択的に操作できるようにする。本
発明に従えば、作動周波数、使用可能ドレイン電流密度
及びこれらコンポーネントの応答直線性が、公知のトラ
ンジスタと比べて改善される。
【００３３】
【課題を解決するための手段】本発明はより詳細には、
半絶縁性基板と、互いに積重した状態で前記基板に支持
されている、伝導用半導体層からなる少なくとも１つの
第１の積層体及び移動電荷ドナー半導体層からなる少な
くとも１つの第２の積層体と、前記第２の積層体中にあ
って該積層体にドナー特性を付与する高度にドープされ
た単一の薄膜と、前記第２の積層体のキャリヤ濃度を低
下させるために前記第２の積層体中で前記高度にドープ
された薄膜の両側にそれぞれ配置されており、各々が前
記第２の積層体の残りの層の材料より大きい禁制帯を有
する材料からなる少なくとも１つの絶縁性もしくは半導
体の単層で構成されている少なくとも２つのポテンシャ
ル障壁と、前記第１の積層体の電荷キャリヤ濃度を変え
るために前記第２の積層体上に配置された金属ゲート
と、該ゲートを挟んで前記積層体のうちいずれか一方の
積層体上に配置されており、それぞれソース及びドレイ
ンの役割を果たす２つのオーム接触とを含む電界効果ト
ランジスタを提供する。
半絶縁性基板と、互いに積重した状態で前記基板に支持
されている、伝導用半導体層からなる少なくとも１つの
第１の積層体及び移動電荷ドナー半導体層からなる少な
くとも１つの第２の積層体と、前記第２の積層体中にあ
って該積層体にドナー特性を付与する高度にドープされ
た単一の薄膜と、前記第２の積層体のキャリヤ濃度を低
下させるために前記第２の積層体中で前記高度にドープ
された薄膜の両側にそれぞれ配置されており、各々が前
記第２の積層体の残りの層の材料より大きい禁制帯を有
する材料からなる少なくとも１つの絶縁性もしくは半導
体の単層で構成されている少なくとも２つのポテンシャ
ル障壁と、前記第１の積層体の電荷キャリヤ濃度を変え
るために前記第２の積層体上に配置された金属ゲート
と、該ゲートを挟んで前記積層体のうちいずれか一方の
積層体上に配置されており、それぞれソース及びドレイ
ンの役割を果たす２つのオーム接触とを含む電界効果ト
ランジスタを提供する。
【００３４】本発明が適用されるトランジスタはより特
定的には、ＴＥＧＦＥＴ及びこれから派生したもの、例
えばＨＥＭＴ、ＭＤＦＥＴ、ＤＭＴ等である。
定的には、ＴＥＧＦＥＴ及びこれから派生したもの、例
えばＨＥＭＴ、ＭＤＦＥＴ、ＤＭＴ等である。
【００３５】半導体構造物の所与の地点にポテンシャル
障壁を導入すると、この地点の移動キャリヤの存在確率
が減少し、この地点のエネルギが増加して当該レベルの
充填度が低下する。この現象は、摂動の前にこの地点で
の存在確率密度が高いほど顕著である。
障壁を導入すると、この地点の移動キャリヤの存在確率
が減少し、この地点のエネルギが増加して当該レベルの
充填度が低下する。この現象は、摂動の前にこの地点で
の存在確率密度が高いほど顕著である。
【００３６】本発明は、プレーナドーピング（ｐｌａｎ
ａｒ ｄｏｐｉｎｇ）、即ち原子平面（ａｔｏｍｉｃ
ｐｌａｎｅ）か又は通常５ｎｍ以下の厚みの薄膜に導入
されるドーピングの場合にしか適していない。
ａｒ ｄｏｐｉｎｇ）、即ち原子平面（ａｔｏｍｉｃ
ｐｌａｎｅ）か又は通常５ｎｍ以下の厚みの薄膜に導入
されるドーピングの場合にしか適していない。
【００３７】本発明はまた、量子レベルがドーピング面
の近傍で高い存在確率を有するのを効果的に防止するた
めに、２つの障壁でドーピング面を包囲した場合にしか
機能しない。
の近傍で高い存在確率を有するのを効果的に防止するた
めに、２つの障壁でドーピング面を包囲した場合にしか
機能しない。
【００３８】ドーピング面を挟んで２つの障壁を使用す
ると、熱力学的平衡状態で、自由キャリヤドナー積層体
のキャリヤ数が少なくなる。換言すれば、この場合は電
子が前記積層体を通る理由が全くない。これは、電子が
通りたがっているのにそれを阻止する（又は阻止しよう
と試みる）より好ましいものである。
ると、熱力学的平衡状態で、自由キャリヤドナー積層体
のキャリヤ数が少なくなる。換言すれば、この場合は電
子が前記積層体を通る理由が全くない。これは、電子が
通りたがっているのにそれを阻止する（又は阻止しよう
と試みる）より好ましいものである。
【００３９】本発明のトランジスタは更に、前記第１の
積層体のキャリヤ濃度を上げるためにこの第１の積層体
中に少なくとも１つのポテンシャル井戸を有すると有利
である。この井戸は、第１の積層体のその他の層の材料
よりも小さい禁制帯を有する材料からなる少なくとも１
つの半導体単層で構成される。伝導帯にポテンシャル井
戸を導入すると、伝導帯におけるキャリヤの存在確率が
高まり、従ってその充填度が増加する。
積層体のキャリヤ濃度を上げるためにこの第１の積層体
中に少なくとも１つのポテンシャル井戸を有すると有利
である。この井戸は、第１の積層体のその他の層の材料
よりも小さい禁制帯を有する材料からなる少なくとも１
つの半導体単層で構成される。伝導帯にポテンシャル井
戸を導入すると、伝導帯におけるキャリヤの存在確率が
高まり、従ってその充填度が増加する。
【００４０】電荷ドナー面を挟むようにしてドナー層中
に複数のポテンシャル障壁を使用し、且つ任意に１つ又
は複数のポテンシャル井戸を伝導層中に使用すると、電
気伝導積層体（ＳＤ１）のキャリヤ密度を増加させ且つ
伝導積層体（ＳＤ２）のキャリヤ密度を減少させること
ができ、その結果、所与のＮＳ１で比ｄＮＳ２／ｄＮＳ
１を低下させるか、又は比ｄＮＳ２／ｄＮＳ１の最大許
容値でＮＳ１を大きくすることができる。
に複数のポテンシャル障壁を使用し、且つ任意に１つ又
は複数のポテンシャル井戸を伝導層中に使用すると、電
気伝導積層体（ＳＤ１）のキャリヤ密度を増加させ且つ
伝導積層体（ＳＤ２）のキャリヤ密度を減少させること
ができ、その結果、所与のＮＳ１で比ｄＮＳ２／ｄＮＳ
１を低下させるか、又は比ｄＮＳ２／ｄＮＳ１の最大許
容値でＮＳ１を大きくすることができる。
【００４１】また、伝導積層体中のポテンシャル井戸
は、スペース内で特定の準位、特に基本準位を局在せし
める。従って、このようなエネルギ準位に関連した存在
確率密度は、好ましい摂動を生起させる１つ又は複数の
層の周りに集まる。ポテンシャル障壁は、これらの準位
に関連した存在確率密度が伝導層（ＳＤ２）方向にスラ
イドしないで、トランジスタのゲートに印加される電圧
範囲全体にわたり局部的に集中した状態を維持できるよ
うにする。
は、スペース内で特定の準位、特に基本準位を局在せし
める。従って、このようなエネルギ準位に関連した存在
確率密度は、好ましい摂動を生起させる１つ又は複数の
層の周りに集まる。ポテンシャル障壁は、これらの準位
に関連した存在確率密度が伝導層（ＳＤ２）方向にスラ
イドしないで、トランジスタのゲートに印加される電圧
範囲全体にわたり局部的に集中した状態を維持できるよ
うにする。
【００４２】本発明は、障壁を形成し且つポテンシャル
井戸を設けることができるヘテロ接合を使用する総ての
半導体アセンブリに適用される。禁制帯の広い半導体材
料は通常ポテンシャル障壁を形成し、禁制帯の狭い材料
は原則としてポテンシャル井戸を形成する。
井戸を設けることができるヘテロ接合を使用する総ての
半導体アセンブリに適用される。禁制帯の広い半導体材
料は通常ポテンシャル障壁を形成し、禁制帯の狭い材料
は原則としてポテンシャル井戸を形成する。
【００４３】本発明は特に、総てのＩＩＩ−Ｖ、ＩＩ−
ＶＩ及びＩＶ−ＩＶ半導体構造物に適用される。本発明
はより特定的には、ＧａＡｓ又はＩｎＰを基板とする構
造体に適用される。
ＶＩ及びＩＶ−ＩＶ半導体構造物に適用される。本発明
はより特定的には、ＧａＡｓ又はＩｎＰを基板とする構
造体に適用される。
【００４４】基板がＧａＡｓの場合には、１つ又は複数
のポテンシャル井戸以外の第１の積層体の層がＩｎxＧ
ａ1-xＡｓ［但し０≦ｘ＜１］からなり、１つ又は複数
のポテンシャル井戸がＩｎxoＧａ1-xoＡｓ［但しｘ＜ｘ
ｏ≦１］からなり、ポテンシャル障壁以外の第２の積層
体の層がＡｌyＧａ1-yＡｓ［但し０＜ｙ≦１］からな
り、ポテンシャル障壁がＡｌyoＧａ1-yoＡｓ［但しｙ＜
ｙｏ≦１］からなる。
のポテンシャル井戸以外の第１の積層体の層がＩｎxＧ
ａ1-xＡｓ［但し０≦ｘ＜１］からなり、１つ又は複数
のポテンシャル井戸がＩｎxoＧａ1-xoＡｓ［但しｘ＜ｘ
ｏ≦１］からなり、ポテンシャル障壁以外の第２の積層
体の層がＡｌyＧａ1-yＡｓ［但し０＜ｙ≦１］からな
り、ポテンシャル障壁がＡｌyoＧａ1-yoＡｓ［但しｙ＜
ｙｏ≦１］からなる。
【００４５】ＧａＡｓ基板の場合には、ポテンシャル井
戸をＩｎＡｓで形成し、ポテンシャル障壁をＡｌＡｓで
形成するのが好ましい。また、移動電荷ドナー積層体に
は０．２０＜ｙ＜１でＡｌＧａＡｓを使用する。
戸をＩｎＡｓで形成し、ポテンシャル障壁をＡｌＡｓで
形成するのが好ましい。また、移動電荷ドナー積層体に
は０．２０＜ｙ＜１でＡｌＧａＡｓを使用する。
【００４６】ＧａＡｓ基板の場合には更に、ＡｌＧａＡ
ｓドナー層に代えてＩｎzＧａ1-zＰ層を０＜ｚ≦０．７
で使用し、ＡｌＡｓポテンシャル障壁に代えてＩｎzoＧ
ａ1- zoＰ単層を０＜ｚｏ＜ｚで使用することもできる。
ｓドナー層に代えてＩｎzＧａ1-zＰ層を０＜ｚ≦０．７
で使用し、ＡｌＡｓポテンシャル障壁に代えてＩｎzoＧ
ａ1- zoＰ単層を０＜ｚｏ＜ｚで使用することもできる。
【００４７】基板がＩｎＰの場合には、１つ又は複数の
ポテンシャル井戸以外の第１の積層体の層をＩｎtＧａ
1-tＡｓ［但し０．３≦ｔ≦１］で形成し、１つ又は複
数のポテンシャル井戸をＩｎtoＧａ1-toＡｓ［但しｔ＜
ｔｏ≦１］で形成し、ポテンシャル障壁以外の第２の積
層体の層をＡｌuＩｎ1-uＡｓ［但し０．３≦ｕ≦１］で
形成し、ポテンシャル障壁をＡｌuoＩｎ1-uoＡｓ［但し
ｕ≦ｕｏ≦１］で形成する。ＩｎＰ基板の場合は、Ｉｎ
Ａｓのポテンシャル井戸とＡｌＡｓのポテンシャル障壁
とを使用するのが好ましい。
ポテンシャル井戸以外の第１の積層体の層をＩｎtＧａ
1-tＡｓ［但し０．３≦ｔ≦１］で形成し、１つ又は複
数のポテンシャル井戸をＩｎtoＧａ1-toＡｓ［但しｔ＜
ｔｏ≦１］で形成し、ポテンシャル障壁以外の第２の積
層体の層をＡｌuＩｎ1-uＡｓ［但し０．３≦ｕ≦１］で
形成し、ポテンシャル障壁をＡｌuoＩｎ1-uoＡｓ［但し
ｕ≦ｕｏ≦１］で形成する。ＩｎＰ基板の場合は、Ｉｎ
Ａｓのポテンシャル井戸とＡｌＡｓのポテンシャル障壁
とを使用するのが好ましい。
【００４８】ＣｄＴｅを基板とする場合は、Ｈｇ1-vＣ
ｄvＴｅ［但し０≦ｖ≦１］の伝導層及び電荷ドナー層
を使用し、障壁層はＣｄのｖｏがｖｏ＞ｖであるような
組成物で形成し、ポテンシャル井戸はＣｄのｖｏがｖｏ
＜ｖであるような組成物で形成する。但しｖ及びｖｏは
０．１５より大きい。この値より小さいと材料が半金属
になるからである。
ｄvＴｅ［但し０≦ｖ≦１］の伝導層及び電荷ドナー層
を使用し、障壁層はＣｄのｖｏがｖｏ＞ｖであるような
組成物で形成し、ポテンシャル井戸はＣｄのｖｏがｖｏ
＜ｖであるような組成物で形成する。但しｖ及びｖｏは
０．１５より大きい。この値より小さいと材料が半金属
になるからである。
【００４９】ポテンシャル障壁及びポテンシャル井戸の
数は、コンポーネントの電気的性能特性が最適となるよ
うに決定される。また、ポテンシャル障壁及びポテンシ
ャル井戸は各々が１つ又は複数の材料単層からなり得
る。
数は、コンポーネントの電気的性能特性が最適となるよ
うに決定される。また、ポテンシャル障壁及びポテンシ
ャル井戸は各々が１つ又は複数の材料単層からなり得
る。
【００５０】障壁及び井戸当たりの単層の数は、実際に
は、これらの層の成長に関する技術によって制限され
る。実際、現時点では、結晶格子の観点から見て極めて
不整合な層（格子不整合率＞２％）を、それを超えると
デポジット層が高品質ヘテロ構造体の形成には不適当な
三次元成長モードに従うようになる特定の限界を超えて
積み重ねることはできない。
は、これらの層の成長に関する技術によって制限され
る。実際、現時点では、結晶格子の観点から見て極めて
不整合な層（格子不整合率＞２％）を、それを超えると
デポジット層が高品質ヘテロ構造体の形成には不適当な
三次元成長モードに従うようになる特定の限界を超えて
積み重ねることはできない。
【００５１】例えばＧａＡｓ上のＩｎＡｓの場合の前記
限界は現時点では単層２つである。Ｉｎ0・3Ｇａ0・7Ａｓ
上のＩｎＡｓの場合には前記限界が単層１つを大きく下
回るため、ＧａＡｓ／Ｇａ0・7Ｉｎ0・3Ａｓ／ＧａＡｌＡ
ｓ構造体中でのＩｎＡｓ井戸の使用は無用である。
限界は現時点では単層２つである。Ｉｎ0・3Ｇａ0・7Ａｓ
上のＩｎＡｓの場合には前記限界が単層１つを大きく下
回るため、ＧａＡｓ／Ｇａ0・7Ｉｎ0・3Ａｓ／ＧａＡｌＡ
ｓ構造体中でのＩｎＡｓ井戸の使用は無用である。
【００５２】しかしながら、このような限界は、挿入層
が基板の格子パラメータにほぼ整合している場合には存
在しない。ＧａＡｓ基板上のＡｌＡｓ層はこれに相当す
る。従ってＡｌＡｓ障壁は、ＧａＡｓ／ＧａＡｌＡｓ又
はＧａＡｓ／ＧａＩｎＡｓ／ＧａＡｌＡｓのＴＥＧＦＥ
Ｔ構造体では極めて有用である。
が基板の格子パラメータにほぼ整合している場合には存
在しない。ＧａＡｓ基板上のＡｌＡｓ層はこれに相当す
る。従ってＡｌＡｓ障壁は、ＧａＡｓ／ＧａＡｌＡｓ又
はＧａＡｓ／ＧａＩｎＡｓ／ＧａＡｌＡｓのＴＥＧＦＥ
Ｔ構造体では極めて有用である。
【００５３】本発明では、二元材料ＩＩＩ−Ｖ（ＩＩ−
ＶＩ）の単層が、元素ＩＩＩ（ＩＩ）原子層＋元素Ｖ
（ＶＩ）原子層に対応する。また、三元材料ＩＩＩ−Ｖ
（ＩＩ−ＶＩ）の単層が、三元材料の元素当たり１つの
原子層の割合で３つの原子層を積重したものに対応す
る。
ＶＩ）の単層が、元素ＩＩＩ（ＩＩ）原子層＋元素Ｖ
（ＶＩ）原子層に対応する。また、三元材料ＩＩＩ−Ｖ
（ＩＩ−ＶＩ）の単層が、三元材料の元素当たり１つの
原子層の割合で３つの原子層を積重したものに対応す
る。
【００５４】例えば、基板がＧａＡｓであり、ドナー層
がＡｌＧａＡｓであり且つ伝導層がＩｎＧａＡｓの場合
には、各々が２つの単層からなるＡｌＡｓポテンシャル
障壁を２〜５個使用し且つ１つのＩｎＡｓ単層からなる
ポテンシャル井戸を使用し得る。
がＡｌＧａＡｓであり且つ伝導層がＩｎＧａＡｓの場合
には、各々が２つの単層からなるＡｌＡｓポテンシャル
障壁を２〜５個使用し且つ１つのＩｎＡｓ単層からなる
ポテンシャル井戸を使用し得る。
【００５５】基板がＧａＡｓであり、電荷ドナー層がＡ
ｌＧａＡｓであり且つ伝導層がＧａＡｓの場合には、各
々が２つの単層からなるＡｌＡｓ障壁を２〜５個、各々
が２つの単層からなるＩｎＡｓのポテンシャル井戸を２
個使用し得る。
ｌＧａＡｓであり且つ伝導層がＧａＡｓの場合には、各
々が２つの単層からなるＡｌＡｓ障壁を２〜５個、各々
が２つの単層からなるＩｎＡｓのポテンシャル井戸を２
個使用し得る。
【００５６】基板がＩｎＰであり、ドナー層がＡｌＩｎ
Ａｓであり且つ伝導層がＩｎＧａＡｓの場合には、各々
が２〜４個の単層からなるＡｌＡｓ障壁を２〜５個使用
し且つ各々が２〜４個の単層からなるＩｎＡｓポテンシ
ャル井戸を１〜５個使用し得る。
Ａｓであり且つ伝導層がＩｎＧａＡｓの場合には、各々
が２〜４個の単層からなるＡｌＡｓ障壁を２〜５個使用
し且つ各々が２〜４個の単層からなるＩｎＡｓポテンシ
ャル井戸を１〜５個使用し得る。
【００５７】
【実施例】以下、添付図面に基づき非限定的実施例を挙
げて、本発明をより詳細に説明する。
げて、本発明をより詳細に説明する。
【００５８】図１は本発明のＴＥＧＦＥＴ形単一チャネ
ル電界効果トランジスタを簡単に示している。このトラ
ンジスタは、材料ＩＩＩ−Ｖからなる単結晶質半絶縁性
基板２と、この基板に支持されている意図的にはドープ
していない緩衝層４とを含んでいる。この緩衝層は基板
２と同じ組成を有し、能動半導体層を基板から分離する
役割を果たす。
ル電界効果トランジスタを簡単に示している。このトラ
ンジスタは、材料ＩＩＩ−Ｖからなる単結晶質半絶縁性
基板２と、この基板に支持されている意図的にはドープ
していない緩衝層４とを含んでいる。この緩衝層は基板
２と同じ組成を有し、能動半導体層を基板から分離する
役割を果たす。
【００５９】前記能動層は、トランジスタの伝導チャネ
ルを構成する意図的にはドープしていないＩＩＩ−Ｖ材
料の半導体層からなる第１の積層体６と、ｎ+ドープし
た移動電荷ドナー半導体層からなる第２の積層体８とを
含む。この実施例では、伝導チャネル６が緩衝層４と移
動電荷ドナー積層体８との間に挟まれている。
ルを構成する意図的にはドープしていないＩＩＩ−Ｖ材
料の半導体層からなる第１の積層体６と、ｎ+ドープし
た移動電荷ドナー半導体層からなる第２の積層体８とを
含む。この実施例では、伝導チャネル６が緩衝層４と移
動電荷ドナー積層体８との間に挟まれている。
【００６０】これらの能動層の上表面には、金属製制御
ゲートＧと、該ゲートＧを挟んで能動層上に配置されて
おり、それぞれソース及びドレインの役割を果たす２つ
のオーム接触Ｓ及びＤとが具備されている。能動層上の
ソース及びドレインのそれぞれの電気接触は、トランジ
スタのゲートをソース及びドレインから電気的に絶縁す
るようにエッチング処理した、ｎ+ドープしたＩＩＩ−
Ｖ材料の能動層１０によって得られる。
ゲートＧと、該ゲートＧを挟んで能動層上に配置されて
おり、それぞれソース及びドレインの役割を果たす２つ
のオーム接触Ｓ及びＤとが具備されている。能動層上の
ソース及びドレインのそれぞれの電気接触は、トランジ
スタのゲートをソース及びドレインから電気的に絶縁す
るようにエッチング処理した、ｎ+ドープしたＩＩＩ−
Ｖ材料の能動層１０によって得られる。
【００６１】本発明では、積層体８のドナー特性が、厚
さ５ｎｍ以下の高度にドープした薄膜１８によって与え
られる。また、伝導積層体６には少なくとも１つのポテ
ンシャル井戸１２が設けられており、移動電荷ドナー積
層体８には少なくとも２つのポテンシャル障壁１７及び
１９が具備されている。これらの障壁１７及び１９は高
度にドープした薄膜１８を挟んで位置する。
さ５ｎｍ以下の高度にドープした薄膜１８によって与え
られる。また、伝導積層体６には少なくとも１つのポテ
ンシャル井戸１２が設けられており、移動電荷ドナー積
層体８には少なくとも２つのポテンシャル障壁１７及び
１９が具備されている。これらの障壁１７及び１９は高
度にドープした薄膜１８を挟んで位置する。
【００６２】ポテンシャル井戸１２は、伝導積層体６の
その他の半導体層１４及び１６よりも小さい禁制帯を有
する意図的にはドープしていないＩＩＩ−Ｖ材料からな
る数個の単層で形成されている。
その他の半導体層１４及び１６よりも小さい禁制帯を有
する意図的にはドープしていないＩＩＩ−Ｖ材料からな
る数個の単層で形成されている。
【００６３】ポテンシャル障壁１７、１９は、移動電荷
ドナー積層体８のその他の半導体層２０及び２２よりも
大きい禁制帯を有する意図的にはドープしていないＩＩ
Ｉ−Ｖ材料からなる数個の単層で形成されている。
ドナー積層体８のその他の半導体層２０及び２２よりも
大きい禁制帯を有する意図的にはドープしていないＩＩ
Ｉ−Ｖ材料からなる数個の単層で形成されている。
【００６４】例えば、基板２がＧａＡｓの場合には、厚
さ２〜２０ｎｍの意図的にはドープしていないＩｎxＧ
ａ1-xＡｓ［但し０≦ｘ＜１］からなる伝導層１４及び
１６と、厚さ０．６ｎｍ（即ち単層２つ）の意図的には
ドープしていないＩｎＡｓからなる１つ又は複数のポテ
ンシャル井戸１２と、ｎ+ドープした層１８と、厚さ２
〜２０ｎｍのＡｌyＧａ1-yＡｓ［但し０．２０＜ｙ＜
１］からなる移動電荷ドナー層２０及び２２と、各々の
厚さが０．６ｎｍ（即ち単層２つ）である２つ以上のＡ
ｌＡｓ障壁層１７、１９と、厚さ１マイクロメートルの
意図的にはドープしていないＧａＡｓからなる緩衝層４
と、エッチング処理した厚さ１００ｎｍのｎ+ドープし
たＧａＡｓからなる電気接触層１０とを使用する。
さ２〜２０ｎｍの意図的にはドープしていないＩｎxＧ
ａ1-xＡｓ［但し０≦ｘ＜１］からなる伝導層１４及び
１６と、厚さ０．６ｎｍ（即ち単層２つ）の意図的には
ドープしていないＩｎＡｓからなる１つ又は複数のポテ
ンシャル井戸１２と、ｎ+ドープした層１８と、厚さ２
〜２０ｎｍのＡｌyＧａ1-yＡｓ［但し０．２０＜ｙ＜
１］からなる移動電荷ドナー層２０及び２２と、各々の
厚さが０．６ｎｍ（即ち単層２つ）である２つ以上のＡ
ｌＡｓ障壁層１７、１９と、厚さ１マイクロメートルの
意図的にはドープしていないＧａＡｓからなる緩衝層４
と、エッチング処理した厚さ１００ｎｍのｎ+ドープし
たＧａＡｓからなる電気接触層１０とを使用する。
【００６５】移動電荷ドナー積層体８のドーピングは、
１〜１０×１０12原子／ｃｍ2のＳｉをデポジットする
ことによってＡｌＧａＡｓの成長を防止し、次いでＡｌ
ＧａＡｓの成長を再開することにより行う。その結果、
いわゆるプレーナドーピングが得られる。接触層１０で
は１０18〜１０19原子／ｃｍ3のシリコンを使用する。
１〜１０×１０12原子／ｃｍ2のＳｉをデポジットする
ことによってＡｌＧａＡｓの成長を防止し、次いでＡｌ
ＧａＡｓの成長を再開することにより行う。その結果、
いわゆるプレーナドーピングが得られる。接触層１０で
は１０18〜１０19原子／ｃｍ3のシリコンを使用する。
【００６６】以下に、本発明の電界効果トランジスタの
実施例と対比実施例とを挙げる。これらの実施例及び対
比実施例では、種々の層を、ｎ＋ドープした半導体電気
接触層から基板に至るまでの順序で示す。
実施例と対比実施例とを挙げる。これらの実施例及び対
比実施例では、種々の層を、ｎ＋ドープした半導体電気
接触層から基板に至るまでの順序で示す。
【００６７】実施例１ この実施例は、１ｃｍ2当たり５×１０12のイオン化電
子ドナー原子をプレーナドーピングした単一伝導チャネ
ルのｎ−Ａｌ0・22Ｇａ0・78Ａｓ／Ｉｎ0・15Ｇａ0・85Ａｓ
／ＧａＡｓ形ＴＥＧＦＥＴに関する。このＴＥＧＦＥＴ
は、各々が２つの単層からなる３つのＡｌＡｓポテンシ
ャル障壁と、各々が２つの単層からなる２つのＩｎＡｓ
ポテンシャル井戸とを含む。
子ドナー原子をプレーナドーピングした単一伝導チャネ
ルのｎ−Ａｌ0・22Ｇａ0・78Ａｓ／Ｉｎ0・15Ｇａ0・85Ａｓ
／ＧａＡｓ形ＴＥＧＦＥＴに関する。このＴＥＧＦＥＴ
は、各々が２つの単層からなる３つのＡｌＡｓポテンシ
ャル障壁と、各々が２つの単層からなる２つのＩｎＡｓ
ポテンシャル井戸とを含む。
【００６８】
【表１】
【００６９】ｎｉｄは、層が意図的にはドーピングされ
ていないという意味である。
ていないという意味である。
【００７０】対比実施例 この対比実施例は、１ｃｍ2当たり５×１０12のイオン
化電子ドナー原子をプレーナドーピングした単一伝導チ
ャネルのｎ−Ａｌ0・22Ｇａ0・78Ａｓ／Ｉｎ0・15Ga0・85Ａ
ｓ／ＧａＡｓ形ＴＥＧＦＥＴに関する。このＴＥＧＦＥ
Ｔは摂動のない先行技術のものである。
化電子ドナー原子をプレーナドーピングした単一伝導チ
ャネルのｎ−Ａｌ0・22Ｇａ0・78Ａｓ／Ｉｎ0・15Ga0・85Ａ
ｓ／ＧａＡｓ形ＴＥＧＦＥＴに関する。このＴＥＧＦＥ
Ｔは摂動のない先行技術のものである。
【００７１】
【表２】
【００７２】実施例２ この実施例は、１ｃｍ2当たり５×１０12のイオン化電
子ドナー原子をプレーナドーピングした単一伝導チャネ
ルのｎ−Ａｌ0・22Ｇａ0・78Ａｓ／ＧａＡｓ形ＴＥＧＦＥ
Ｔに関する。このＴＥＧＦＥＴは、各々が２つの単層か
らなる３つのＡｌＡｓポテンシャル障壁を含む。
子ドナー原子をプレーナドーピングした単一伝導チャネ
ルのｎ−Ａｌ0・22Ｇａ0・78Ａｓ／ＧａＡｓ形ＴＥＧＦＥ
Ｔに関する。このＴＥＧＦＥＴは、各々が２つの単層か
らなる３つのＡｌＡｓポテンシャル障壁を含む。
【００７３】
【表３】
【００７４】ドナー層及び緩衝層（サブ領域ＳＤ２）の
電子濃度ＮＳ２が伝導チャネルに存在する電子の二次元
濃度ＮＳ１の約１０％である場合の、本発明（実施例
１）のＴＥＧＦＥＴ、対比実施例で述べた先行技術のＴ
ＥＧＦＥＴ、及び本発明（実施例２）のＴＥＧＦＥＴの
伝導帯の底部のプロフィルをそれぞれ図２、図３及び図
４に示した。これらのグラフは、バンドエネルギＥ（ｍ
ｅＶ）の変化を半導体構造物中の位置ｐ（ｎｍ）の関数
として示すものである。値ｐ＝０はドナー積層体８の上
表面（ゲートＧと接触する面）に対応する。
電子濃度ＮＳ２が伝導チャネルに存在する電子の二次元
濃度ＮＳ１の約１０％である場合の、本発明（実施例
１）のＴＥＧＦＥＴ、対比実施例で述べた先行技術のＴ
ＥＧＦＥＴ、及び本発明（実施例２）のＴＥＧＦＥＴの
伝導帯の底部のプロフィルをそれぞれ図２、図３及び図
４に示した。これらのグラフは、バンドエネルギＥ（ｍ
ｅＶ）の変化を半導体構造物中の位置ｐ（ｎｍ）の関数
として示すものである。値ｐ＝０はドナー積層体８の上
表面（ゲートＧと接触する面）に対応する。
【００７５】図２、図３及び図４にはトランジスタの半
導体層の種類も示した。図３及び図４のＰはドナー層の
ドーピング面を表し、Ｃ２、Ｃ３及びＣ４はそれぞれ、
実施例１の摂動トランジスタ、対比実施例の非摂動トラ
ンジスタ及び実施例２の摂動トランジスタの伝導帯のプ
ロフィルを表している。
導体層の種類も示した。図３及び図４のＰはドナー層の
ドーピング面を表し、Ｃ２、Ｃ３及びＣ４はそれぞれ、
実施例１の摂動トランジスタ、対比実施例の非摂動トラ
ンジスタ及び実施例２の摂動トランジスタの伝導帯のプ
ロフィルを表している。
【００７６】図２、図３及び図４の比較から明らかなよ
うに、ＩｎＡｓポテンシャル井戸は、Ｉｎ0・15Ｇａ0・85
Ａｓ伝導積層体中に存在する２つのミニバンドのエネル
ギを低下させる効果を有し、ＡｌＡｓ障壁は、平行伝導
を部分的に阻止しそれによって当該ミニバンドのエネル
ギ準位を増加させることを可能にする。
うに、ＩｎＡｓポテンシャル井戸は、Ｉｎ0・15Ｇａ0・85
Ａｓ伝導積層体中に存在する２つのミニバンドのエネル
ギを低下させる効果を有し、ＡｌＡｓ障壁は、平行伝導
を部分的に阻止しそれによって当該ミニバンドのエネル
ギ準位を増加させることを可能にする。
【００７７】図５の曲線Ｅ２、Ｅ３及びＥ４は、それぞ
れ実施例１の構造体、対比実施例の構造体及び実施例２
の構造体に関して、平行伝導の二次元電子濃度ＮＳ２の
変化を伝導積層体６の電子濃度ＮＳ１の関数として表し
ている。
れ実施例１の構造体、対比実施例の構造体及び実施例２
の構造体に関して、平行伝導の二次元電子濃度ＮＳ２の
変化を伝導積層体６の電子濃度ＮＳ１の関数として表し
ている。
【００７８】図５では、曲線Ｅ２、Ｅ３及びＥ４の傾斜
が１／１０の点をそれぞれＡ、Ｂ及びＦで示し、ＮＳ２
／ＮＳ１＝１０％に対応する直線Ｄを記した。
が１／１０の点をそれぞれＡ、Ｂ及びＦで示し、ＮＳ２
／ＮＳ１＝１０％に対応する直線Ｄを記した。
【００７９】実施例１の摂動構造体（曲線Ｅ２）で得ら
れる有効電子は、同じ平行伝導ＮＳ２／ＮＳ１＝１０％
では、非摂動構造体（曲線Ｅ３）の２．２倍である。実
際、ＮＳ２／ＮＳ１＝１０％では、非摂動構造体の伝導
積層体で得られる電子が１．７×１０12電子／ｃｍ2で
あるのに対し、本発明の摂動構造体の伝導積層体では
３．７×１０12電子／ｃｍ2である。
れる有効電子は、同じ平行伝導ＮＳ２／ＮＳ１＝１０％
では、非摂動構造体（曲線Ｅ３）の２．２倍である。実
際、ＮＳ２／ＮＳ１＝１０％では、非摂動構造体の伝導
積層体で得られる電子が１．７×１０12電子／ｃｍ2で
あるのに対し、本発明の摂動構造体の伝導積層体では
３．７×１０12電子／ｃｍ2である。
【００８０】電荷制御ｄＮＳ２／ｄＮＳ１＝０．１に近
い値では（曲線Ｅ２及びＥ３の傾斜Ａ及びＢ）、非摂動
構造体（曲線Ｅ３）から本発明の構造体（曲線Ｅ２）に
移るとＮＳ１が約３倍になる。
い値では（曲線Ｅ２及びＥ３の傾斜Ａ及びＢ）、非摂動
構造体（曲線Ｅ３）から本発明の構造体（曲線Ｅ２）に
移るとＮＳ１が約３倍になる。
【００８１】曲線Ｅ３とＥ４との比較から明らかなよう
に、同じ平行伝導ＮＳ２／ＮＳ１＝１０％では、実施例
２の摂動構造体で得られる有効電子が非摂動構造体の場
合より多く、１．７×１０12電子／ｃｍ2に対して２．
６×１０12電子／ｃｍ2である。電荷制御ｄＮＳ／ｄＮ
Ｓ１＝０．１に近い値では（傾斜Ｆ及びＢ）、ＮＳ１が
約２倍になる。
に、同じ平行伝導ＮＳ２／ＮＳ１＝１０％では、実施例
２の摂動構造体で得られる有効電子が非摂動構造体の場
合より多く、１．７×１０12電子／ｃｍ2に対して２．
６×１０12電子／ｃｍ2である。電荷制御ｄＮＳ／ｄＮ
Ｓ１＝０．１に近い値では（傾斜Ｆ及びＢ）、ＮＳ１が
約２倍になる。
【００８２】実施例３ この実施例は、１ｃｍ2当たり６×１０12の電子ドナー
原子をプレーナドーピングした単一伝導チャネルのｎ−
Ａｌ0・48Ｇａ0・52Ａｓ／Ｉｎ0・53Ｇａ0・47Ａｓ／ＩｎＰ
形ＨＥＭＴに関する。この実施例では、合金ＩｎＧａＡ
ｓ及びＩｎＡｌＡｓがＩｎＰ基板に実質的に適合してい
る。
原子をプレーナドーピングした単一伝導チャネルのｎ−
Ａｌ0・48Ｇａ0・52Ａｓ／Ｉｎ0・53Ｇａ0・47Ａｓ／ＩｎＰ
形ＨＥＭＴに関する。この実施例では、合金ＩｎＧａＡ
ｓ及びＩｎＡｌＡｓがＩｎＰ基板に実質的に適合してい
る。
【００８３】このトランジスタはドナー積層体中に３つ
のＡｌＡｓポテンシャル障壁を有し、伝導積層体中に２
つのＩｎＡｓポテンシャル井戸を有する。このトランジ
スタは更に、電子が伝導チャネルから流出するのを防止
するために電子ドナーではないＡｌ0・48Ｉｎ0・52Ａｓポ
テンシャル障壁層を緩衝層と伝導積層体との間に含んで
いる。
のＡｌＡｓポテンシャル障壁を有し、伝導積層体中に２
つのＩｎＡｓポテンシャル井戸を有する。このトランジ
スタは更に、電子が伝導チャネルから流出するのを防止
するために電子ドナーではないＡｌ0・48Ｉｎ0・52Ａｓポ
テンシャル障壁層を緩衝層と伝導積層体との間に含んで
いる。
【００８４】
【表４】
【００８５】実施例４ この実施例は、電子ドナーとしてそれぞれ５×１０12及
び１．５×１０12原子／１ｃｍ2の２つのドーピング面
を有する伝導チャネル２つのｎ−Ａｌ0・22Ｇａ0・78Ａｓ
／Ｉｎ0・15Ｇａ0・85Ａｓ／ＧａＡｓ形ＨＥＭＴに関す
る。このトランジスタは２つの移動電荷ドナー積層体中
に３つのＡｌＡｓポテンシャル障壁を有し、２つの電荷
ドナー積層体の間に位置する伝導積層体中に２つのＩｎ
Ａｓポテンシャル井戸を有する。
び１．５×１０12原子／１ｃｍ2の２つのドーピング面
を有する伝導チャネル２つのｎ−Ａｌ0・22Ｇａ0・78Ａｓ
／Ｉｎ0・15Ｇａ0・85Ａｓ／ＧａＡｓ形ＨＥＭＴに関す
る。このトランジスタは２つの移動電荷ドナー積層体中
に３つのＡｌＡｓポテンシャル障壁を有し、２つの電荷
ドナー積層体の間に位置する伝導積層体中に２つのＩｎ
Ａｓポテンシャル井戸を有する。
【００８６】
【表５】
【図１】本発明の単一チャネル電界効果トランジスタを
簡単に示す断面図である。
簡単に示す断面図である。
【図２】移動電荷ドナー層及び緩衝層（ＳＤ２）の移動
電荷総濃度ＮＳ２が伝導チャネルに存在する電子の濃度
の約１０％である時の、ポテンシャル障壁数３つ、ポテ
ンシャル井戸数２つの本発明のトランジスタの伝導帯の
底部のプロフィルを示すグラフである。
電荷総濃度ＮＳ２が伝導チャネルに存在する電子の濃度
の約１０％である時の、ポテンシャル障壁数３つ、ポテ
ンシャル井戸数２つの本発明のトランジスタの伝導帯の
底部のプロフィルを示すグラフである。
【図３】移動電荷ドナー層及び緩衝層（ＳＤ２）の移動
電荷総濃度ＮＳ２が伝導チャネルに存在する電子の濃度
の約１０％である時の、摂動を使用しない先行技術のト
ランジスタの伝導帯の底部のプロフィルを示すグラフで
ある。
電荷総濃度ＮＳ２が伝導チャネルに存在する電子の濃度
の約１０％である時の、摂動を使用しない先行技術のト
ランジスタの伝導帯の底部のプロフィルを示すグラフで
ある。
【図４】移動電荷ドナー層及び緩衝層（ＳＤ２）の移動
電荷総濃度ＮＳ２が伝導チャネルに存在する電子の濃度
の約１０％である時の、ポテンシャル障壁数３つの本発
明のトランジスタの伝導帯の底部のプロフィルを示すグ
ラフである。尚、図２〜図４は、ｍｅＶで表されるバン
ドエネルギ（Ｅ）の変化を半導体構造体中のｎｍで表さ
れる位置（Ｐ）の関数として示すものであり、位置０は
ゲートと接触している能動半導体層の表面に対応する。
電荷総濃度ＮＳ２が伝導チャネルに存在する電子の濃度
の約１０％である時の、ポテンシャル障壁数３つの本発
明のトランジスタの伝導帯の底部のプロフィルを示すグ
ラフである。尚、図２〜図４は、ｍｅＶで表されるバン
ドエネルギ（Ｅ）の変化を半導体構造体中のｎｍで表さ
れる位置（Ｐ）の関数として示すものであり、位置０は
ゲートと接触している能動半導体層の表面に対応する。
【図５】それぞれ図２、図３及び図４のエネルギ帯構造
に関して、平行伝導での二次元電子濃度ＮＳ２の変化を
伝導チャネルの電子濃度ＮＳ１の関数として示すグラフ
である。
に関して、平行伝導での二次元電子濃度ＮＳ２の変化を
伝導チャネルの電子濃度ＮＳ１の関数として示すグラフ
である。
２ 基板 ６ 第１の積層体 ８ 第２の積層体 １２ ポテンシャル井戸 １７、１９ ポテンシャル障壁 Ｇ 金属ゲート
Claims (12)
- 【請求項１】半絶縁性基板と、互いに積重した状態で前
記基板に支持されている、伝導半導体層からなる少なく
とも１つの第１の積層体及び移動電荷ドナー半導体層か
らなる少なくとも１つの第２の積層体と、前記第２の積
層体中にあって該積層体にドナー特性を付与する高度に
ドープされた単一の薄膜と、前記第２の積層体のキャリ
ヤ濃度を低下させるために前記第２の積層体中で前記高
度にドープされた薄膜の両側にそれぞれ配置されてお
り、各々が前記第２の積層体のその他の層の材料より大
きい禁制帯を有する材料からなる少なくとも１つの絶縁
性もしくは半導体の単層で構成されている少なくとも２
つのポテンシャル障壁と、前記第１の積層体の電荷キャ
リヤ濃度を変えるために前記第２の積層体上に配置され
た金属ゲートと、該ゲートを挟んで前記積層体のうちい
ずれか一方の積層体上に配置されており、それぞれソー
ス及びドレインの役割を果たす２つのオーム接触とを含
む電界効果トランジスタ。 - 【請求項２】前記第１の積層体のキャリヤ濃度を上げる
ためにこの第１の積層体中に少なくとも１つのポテンシ
ャル井戸を有しており、この井戸が、第１の積層体のそ
の他の層の材料より小さい禁制帯を有する材料からなる
少なくとも１つの半導体単層で構成されていることを特
徴とする請求項１に記載のトランジスタ。 - 【請求項３】基板、第１の積層体の層及び第２の積層体
の層がＩＩＩ−Ｖ材料で形成されていることを特徴とす
る請求項１に記載のトランジスタ。 - 【請求項４】基板がＧａＡｓであり、ポテンシャル井戸
以外の第１の積層体の層がＩｎxＧａ1-xＡｓ［但し０≦
ｘ＜１］であり、ポテンシャル井戸がＩｎxoＧａ1-xoＡ
ｓ［但しｘ＜ｘｏ≦１］であり、ポテンシャル障壁以外
の第２の積層体の層がＡｌyＧａ1-yＡｓ［但し０＜ｙ≦
１］であり、ポテンシャル障壁がＡｌyoＧａ1-yoＡｓ
［但しｙ＜ｙｏ≦１］で形成されていることを特徴とす
る請求項２に記載のトランジスタ。 - 【請求項５】ポテンシャル井戸がＩｎＡｓで形成されて
おり、ポテンシャル障壁以外の第２の積層体の層がＡｌ
yＧａ1-yＡｓ［但し０．２０＜ｙ＜１］であり、ポテン
シャル障壁がＡｌＡｓで形成されていることを特徴とす
る請求項４に記載のトランジスタ。 - 【請求項６】基板がＧａＡｓであり、ポテンシャル井戸
以外の第１の積層体の層がＩｎxＧａ1-xＡｓ［但し０≦
ｘ＜１］であり、ポテンシャル井戸がＩｎxoＧａ1-xoＡ
ｓ［但しｘ＜ｘｏ≦１］であり、ポテンシャル障壁以外
の第２の積層体の層がＩｎzＧａ1-zＰ［但し０＜ｚ≦
０．７］であり、ポテンシャル障壁がＩｎzoＧａ1-zoＰ
［但し０＜ｚｏ≦ｚ］で形成されていることを特徴とす
る請求項２に記載のトランジスタ。 - 【請求項７】ポテンシャル井戸がＩｎＡｓで形成されて
おり、ポテンシャル障壁がＧａＰで形成されていること
を特徴とする請求項６に記載のトランジスタ。 - 【請求項８】基板がＩｎＰであり、ポテンシャル井戸以
外の第１の積層体の層がＩｎtＧａ1-tＡｓ［但し０．３
≦ｔ≦１］であり、ポテンシャル井戸がＩｎtoＧａ1-to
Ａｓ［但しｔ＜ｔｏ≦１］であり、ポテンシャル障壁以
外の第２の積層体の層がＡｌuＩｎ1-uＡｓ［但し０．３
≦ｕ≦１］であり、ポテンシャル障壁がＡｌuoＩｎ1-uo
Ａｓ［但しｕ＜ｕｏ≦１］であることを特徴とする請求
項２に記載のトランジスタ。 - 【請求項９】ポテンシャル井戸がＩｎＡｓであり、ポテ
ンシャル障壁がＡｌＡｓであることを特徴とする請求項
８に記載のトランジスタ。 - 【請求項１０】意図的にはドープしてない半導体緩衝層
が基板と第１の積層体との間に挿入されており、この緩
衝層が基板と同じ種類の層であることを特徴とする請求
項１に記載のトランジスタ。 - 【請求項１１】高度にドープした半導体材料が第２の積
層体とソースとの間及びドレインとの間に挿入されてお
り、この材料が基板と同じ種類の材料であることを特徴
とする請求項１に記載のトランジスタ。 - 【請求項１２】ＴＥＧＦＥＴトランジスタ又は該トラン
ジスタから派生したトランジスタであることを特徴とす
る請求項１に記載のトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9108544 | 1991-07-08 | ||
| FR9108544A FR2679071B1 (fr) | 1991-07-08 | 1991-07-08 | Transistor a effet de champ, a couches minces de bande d'energie controlee. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211178A true JPH05211178A (ja) | 1993-08-20 |
Family
ID=9414826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4181143A Pending JPH05211178A (ja) | 1991-07-08 | 1992-07-08 | 調節されたエネルギ帯を有する薄膜形電界効果トランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5343057A (ja) |
| EP (1) | EP0522952B1 (ja) |
| JP (1) | JPH05211178A (ja) |
| DE (1) | DE69211234T2 (ja) |
| FR (1) | FR2679071B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2691839B1 (fr) * | 1992-05-27 | 1994-08-05 | Schlumberger Ind Sa | Capteur a effet hall. |
| JP3264337B2 (ja) * | 1993-02-26 | 2002-03-11 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP2550859B2 (ja) * | 1993-06-01 | 1996-11-06 | 日本電気株式会社 | 電界効果トランジスタ |
| JP2500453B2 (ja) * | 1993-06-28 | 1996-05-29 | 日本電気株式会社 | 電界効果トランジスタ |
| JP2611735B2 (ja) * | 1993-12-22 | 1997-05-21 | 日本電気株式会社 | ヘテロ接合ｆｅｔ |
| JPH07183493A (ja) * | 1993-12-24 | 1995-07-21 | Mitsubishi Electric Corp | 半導体装置 |
| KR0144821B1 (ko) * | 1994-05-16 | 1998-07-01 | 양승택 | 저전원전압으로 작동가능한 갈륨비소 반도체 전력소자의 제조 방법 |
| JPH09298295A (ja) * | 1996-05-02 | 1997-11-18 | Honda Motor Co Ltd | 高電子移動度トランジスタ及びその製造方法 |
| JP3272259B2 (ja) * | 1997-03-25 | 2002-04-08 | 株式会社東芝 | 半導体装置 |
| US6114620A (en) * | 1999-05-04 | 2000-09-05 | Neokismet, L.L.C. | Pre-equilibrium chemical reaction energy converter |
| FR2934716B1 (fr) * | 2008-07-31 | 2010-09-10 | Commissariat Energie Atomique | Diode electroluminescente en materiau semiconducteur et son procede de fabrication |
| US8093584B2 (en) * | 2008-12-23 | 2012-01-10 | Intel Corporation | Self-aligned replacement metal gate process for QWFET devices |
| US8324661B2 (en) * | 2009-12-23 | 2012-12-04 | Intel Corporation | Quantum well transistors with remote counter doping |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62130565A (ja) * | 1985-11-30 | 1987-06-12 | Fujitsu Ltd | 電界効果型半導体装置 |
| JPS63311772A (ja) * | 1987-06-13 | 1988-12-20 | Fujitsu Ltd | 電界効果半導体装置 |
| FR2646290B1 (fr) * | 1989-04-25 | 1991-06-14 | Thomson Csf | Composant semiconducteur de type mesfet a heterojonction pseudomorphique |
| US5140386A (en) * | 1991-05-09 | 1992-08-18 | Raytheon Company | High electron mobility transistor |
-
1991
- 1991-07-08 FR FR9108544A patent/FR2679071B1/fr not_active Expired - Fee Related
-
1992
- 1992-07-02 US US07/907,826 patent/US5343057A/en not_active Expired - Lifetime
- 1992-07-06 EP EP92401940A patent/EP0522952B1/fr not_active Expired - Lifetime
- 1992-07-06 DE DE69211234T patent/DE69211234T2/de not_active Expired - Fee Related
- 1992-07-08 JP JP4181143A patent/JPH05211178A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| FR2679071B1 (fr) | 1997-04-11 |
| DE69211234T2 (de) | 1997-01-30 |
| DE69211234D1 (de) | 1996-07-11 |
| FR2679071A1 (fr) | 1993-01-15 |
| EP0522952A2 (fr) | 1993-01-13 |
| EP0522952A3 (fr) | 1993-02-03 |
| US5343057A (en) | 1994-08-30 |
| EP0522952B1 (fr) | 1996-06-05 |
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