JP3264337B2 - 化合物半導体装置及びその製造方法 - Google Patents
化合物半導体装置及びその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
-
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- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
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Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体装置及び
その製造方法に関し、より詳しくは、化合物半導体結晶
基板の上に形成されるＨＥＭＴ、ＭＥＳＦＥＴ、ＭＩＳ
ＦＥＴ等の素子を含む化合物半導体装置及びその製造方
法に関する。
その製造方法に関し、より詳しくは、化合物半導体結晶
基板の上に形成されるＨＥＭＴ、ＭＥＳＦＥＴ、ＭＩＳ
ＦＥＴ等の素子を含む化合物半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】半導体結晶基板上にエピタキシャル膜を
成長し、このエピタキシャル膜を多層化したり、ヘテロ
構造にすることにより、新しい電子デバイスや光デバイ
スが実現されている。
成長し、このエピタキシャル膜を多層化したり、ヘテロ
構造にすることにより、新しい電子デバイスや光デバイ
スが実現されている。
【０００３】シリコン（Si）をドーピングしたアルミニ
ウム・ガリウム・砒素（AlGaAs）層をガリウム・砒素
（GaAs）層の上に成長してなるAlGaAs／GaAsヘテロ構造
によれば、界面にエネルギーギャップが生じ、そのヘテ
ロ界面のGaAs層側に、高い電子移動度を持つ二次元電子
ガス（以下２ＤＥＧ(2-dimensional electron gas)とい
う）が形成される。
ウム・ガリウム・砒素（AlGaAs）層をガリウム・砒素
（GaAs）層の上に成長してなるAlGaAs／GaAsヘテロ構造
によれば、界面にエネルギーギャップが生じ、そのヘテ
ロ界面のGaAs層側に、高い電子移動度を持つ二次元電子
ガス（以下２ＤＥＧ(2-dimensional electron gas)とい
う）が形成される。
【０００４】そして、この２ＤＥＧをチャネル層に利用
した電界効果トランジスタ（ＦＥＴ）としてＨＥＭＴ(h
igh electron mobility transistor) がある。ＨＥＭＴ
は、多層ヘテロ構造及びエピタキシャル成長技術を用い
て実現される新しい電子デバイスの一つである。そし
て、その低雑音特性を生かして、衛星通信や衛星放送に
用いる受信機のアンプとして実用化されている。
した電界効果トランジスタ（ＦＥＴ）としてＨＥＭＴ(h
igh electron mobility transistor) がある。ＨＥＭＴ
は、多層ヘテロ構造及びエピタキシャル成長技術を用い
て実現される新しい電子デバイスの一つである。そし
て、その低雑音特性を生かして、衛星通信や衛星放送に
用いる受信機のアンプとして実用化されている。
【０００５】ところで、ＨＥＭＴは、上記したように最
初n-AlGaAs／GaAsヘテロ構造が使われたが、２ＤＥＧの
濃度をさらに大きくし、低雑音特性をさらに改善するた
めに、最近新しい構造や新しい材料のヘテロ構造が開発
されている。
初n-AlGaAs／GaAsヘテロ構造が使われたが、２ＤＥＧの
濃度をさらに大きくし、低雑音特性をさらに改善するた
めに、最近新しい構造や新しい材料のヘテロ構造が開発
されている。
【０００６】例えば、ヘテロ構造のn-AlGaAs／GaAsの境
界にインジウム・ガリウム・砒素（InGaAs）層を臨界膜
厚（critical layer thickness) 以下の厚さで挿入する
構造が、米国特許公報ＵＳＰ No.4,827,320 において提
案されている。
界にインジウム・ガリウム・砒素（InGaAs）層を臨界膜
厚（critical layer thickness) 以下の厚さで挿入する
構造が、米国特許公報ＵＳＰ No.4,827,320 において提
案されている。
【０００７】この場合、InGaAsの結晶はGaAsに比べてよ
り電子親和力が大きいために、AlGaAs／InGaAs／GaAsヘ
テロ構造は、AlGaAs／GaAsヘテロ構造に比較して各層の
エネルギーバンドの伝導帯端の不連続幅が大きくなる。
その結果、２ＤＥＧの濃度をn-AlGaAs／GaAsの約２倍に
大きく取れるようになる。
り電子親和力が大きいために、AlGaAs／InGaAs／GaAsヘ
テロ構造は、AlGaAs／GaAsヘテロ構造に比較して各層の
エネルギーバンドの伝導帯端の不連続幅が大きくなる。
その結果、２ＤＥＧの濃度をn-AlGaAs／GaAsの約２倍に
大きく取れるようになる。
【０００８】このようなn-AlGaAs／InGaAs／GaAsヘテロ
構造では、InGaAsのうちのInAsの組成を約０．２にと
り、その膜厚を約１５nm程度にすることにより、２×１
０12cm -2の２ＤＥＧ濃度が得られる。
構造では、InGaAsのうちのInAsの組成を約０．２にと
り、その膜厚を約１５nm程度にすることにより、２×１
０12cm -2の２ＤＥＧ濃度が得られる。
【０００９】２ＤＥＧ濃度の増加は、ＨＥＭＴの低雑音
特性、即ち雑音指数（ＮＦ）を改良するために有効であ
ることが知られている。また、ＨＥＭＴの低雑音特性を
改良する構造として、Siをドーピングしたインジウム・
アルミニウム・砒素（InAlAs）層をInGaAs層の上に成長
してなるn-InAlAsIn／InGaAsヘテロ構造を採用すること
が、次の文献に紹介されている。
特性、即ち雑音指数（ＮＦ）を改良するために有効であ
ることが知られている。また、ＨＥＭＴの低雑音特性を
改良する構造として、Siをドーピングしたインジウム・
アルミニウム・砒素（InAlAs）層をInGaAs層の上に成長
してなるn-InAlAsIn／InGaAsヘテロ構造を採用すること
が、次の文献に紹介されている。
【００１０】 L. Ngiuyen, A.Brown, M. Delaney,
U. Mishra, L. Larason, L. Telloian, M. Melendes,
C. Hooper, and M. Thompson, IEEE, IEDM 89-105 (198
9). P. Ho et al. Electronics Letters 27(4) (1991)
325. このn-InAlAs／InGaAsヘテロ構造によれば、n-AlGaAs／
InGaAs／GaAsヘテロ構造に比較してさらに２ＤＥＧ特性
が改良される。但し、これらの文献に記載されたInAlAs
／InGaAsヘテロ構造は、InP 基板上に格子整合された材
料系である。
U. Mishra, L. Larason, L. Telloian, M. Melendes,
C. Hooper, and M. Thompson, IEEE, IEDM 89-105 (198
9). P. Ho et al. Electronics Letters 27(4) (1991)
325. このn-InAlAs／InGaAsヘテロ構造によれば、n-AlGaAs／
InGaAs／GaAsヘテロ構造に比較してさらに２ＤＥＧ特性
が改良される。但し、これらの文献に記載されたInAlAs
／InGaAsヘテロ構造は、InP 基板上に格子整合された材
料系である。
【００１１】InP 基板以外にも、InP 基板よりも安価で
あってエピタキシャル結晶成長前の表面のサーマルクリ
ーニング処理が容易であるGaAs基板を採用し、その上に
n-InAlAs／InGaAsヘテロ構造を成長することも試みられ
ている。これらについては、次の文献に紹介されてい
る。
あってエピタキシャル結晶成長前の表面のサーマルクリ
ーニング処理が容易であるGaAs基板を採用し、その上に
n-InAlAs／InGaAsヘテロ構造を成長することも試みられ
ている。これらについては、次の文献に紹介されてい
る。
【００１２】 T. Won et al., Appl. Phys. Letters
53(1988) 2311. G. W. Wang et al., Electron Devices ED-35(1988)
2311. GaAs基板上にIn系材料を形成する場合には、それらの格
子不整合が大きいためにバッファ層の組成を変化した
り、多層構造を導入したりする必要がある。
53(1988) 2311. G. W. Wang et al., Electron Devices ED-35(1988)
2311. GaAs基板上にIn系材料を形成する場合には、それらの格
子不整合が大きいためにバッファ層の組成を変化した
り、多層構造を導入したりする必要がある。
【００１３】
【発明が解決しようとする課題】ところで、GaAs基板、
InP 基板のいずれでも、ＨＥＭＴ等の化合物半導体素子
の特性で問題となっているのはバッファ層の抵抗が低い
ことであり、これによりＦＥＴの特性が向上せず、しか
も同一基板上の素子間の干渉を招く効果、即ちサイドゲ
ート効果を抑制できない。
InP 基板のいずれでも、ＨＥＭＴ等の化合物半導体素子
の特性で問題となっているのはバッファ層の抵抗が低い
ことであり、これによりＦＥＴの特性が向上せず、しか
も同一基板上の素子間の干渉を招く効果、即ちサイドゲ
ート効果を抑制できない。
【００１４】ＦＥＴ特性を良くし、かつサイドゲート効
果を低減するためには、バッファ層のシート抵抗が１×
１０8 Ω／cm2 以上にする必要がある。しかし、InP 基
板上に成長したInAlAs／InGaAsヘテロ構造では、基本的
にInGaAs層がバーファ層になるが、InGaAs層は１×１０
5 Ω／cm2 程度のシート抵抗しか得られない。
果を低減するためには、バッファ層のシート抵抗が１×
１０8 Ω／cm2 以上にする必要がある。しかし、InP 基
板上に成長したInAlAs／InGaAsヘテロ構造では、基本的
にInGaAs層がバーファ層になるが、InGaAs層は１×１０
5 Ω／cm2 程度のシート抵抗しか得られない。
【００１５】これに対して、砒素を多く含む高抵抗の単
一層のGaAs層を半絶縁性GaAs基板の上に形成し、その上
に化合物半導体素子を形成することが、特開平２−５２
４４１号公報と米国特許公報ＵＳＰ No.4,952,527 号に
おいて提案されている。
一層のGaAs層を半絶縁性GaAs基板の上に形成し、その上
に化合物半導体素子を形成することが、特開平２−５２
４４１号公報と米国特許公報ＵＳＰ No.4,952,527 号に
おいて提案されている。
【００１６】しかし、砒素を多量に含有したGaAs層は、
通常のGaAs層に比較して結晶欠陥が生じ易く、その欠陥
がその上の半導体層まで広がり、高周波の応答を悪くす
るといった不都合がある。
通常のGaAs層に比較して結晶欠陥が生じ易く、その欠陥
がその上の半導体層まで広がり、高周波の応答を悪くす
るといった不都合がある。
【００１７】本発明はこのような問題に鑑みてなされた
ものであって、その目的とするところは、バッファ層の
抵抗値を高くし、かつ、その上に形成される能動層の劣
化の少ない高品質のヘテロ構造を実現し、そのヘテロ構
造に形成される半導体素子の電気的特性を良好にするこ
とができる化合物半導体装置の製造方法を提供すること
である。
ものであって、その目的とするところは、バッファ層の
抵抗値を高くし、かつ、その上に形成される能動層の劣
化の少ない高品質のヘテロ構造を実現し、そのヘテロ構
造に形成される半導体素子の電気的特性を良好にするこ
とができる化合物半導体装置の製造方法を提供すること
である。
【００１８】
【課題を解決するための手段】上記した課題は、図２に
例示するように、化合物半導体基板１１の上に、多元系
化合物半導体層１４と化学量論比からずれて過剰に砒素
が含有されているGaAs層１３とを交互に繰り返し積層し
てなる多層構造膜１５と、前記多層構造膜１５の上に積
層された能動層１７とを有することを特徴とする化合物
半導体装置により達成する。
例示するように、化合物半導体基板１１の上に、多元系
化合物半導体層１４と化学量論比からずれて過剰に砒素
が含有されているGaAs層１３とを交互に繰り返し積層し
てなる多層構造膜１５と、前記多層構造膜１５の上に積
層された能動層１７とを有することを特徴とする化合物
半導体装置により達成する。
【００１９】または、前記多層構造膜１５における前記
GaAs層１３と前記多元系化合物半導体層１４は、互いの
格子定数が異なって歪ヘテロ構造を構成していることを
特徴とする化合物半導体装置により達成する。
GaAs層１３と前記多元系化合物半導体層１４は、互いの
格子定数が異なって歪ヘテロ構造を構成していることを
特徴とする化合物半導体装置により達成する。
【００２０】または、前記多元系化合物半導体層１４
は、前記化合物半導体基板１１に格子整合し、前記GaAs
層１３は前記化合物半導体基板１１及び前記多元系化合
物半導体層１４と格子不整合し、前記GaAs層１３と前記
多元系化合物半導体層１４とが歪ヘテロ構造を構成して
いることを特徴とする化合物半導体装置によって達成す
る。
は、前記化合物半導体基板１１に格子整合し、前記GaAs
層１３は前記化合物半導体基板１１及び前記多元系化合
物半導体層１４と格子不整合し、前記GaAs層１３と前記
多元系化合物半導体層１４とが歪ヘテロ構造を構成して
いることを特徴とする化合物半導体装置によって達成す
る。
【００２１】または、前記GaAs層１３は、前記多元系化
合物半導体層１４に対して臨界膜厚以下の厚さに成長さ
れていることを特徴とする化合物半導体装置によって達
成する。
合物半導体層１４に対して臨界膜厚以下の厚さに成長さ
れていることを特徴とする化合物半導体装置によって達
成する。
【００２２】または、前記多元系化合物半導体層１４の
混晶比を階段状または傾斜状に変化させていることを特
徴とする化合物半導体装置により達成する。または、図
２に例示するように、化合物半導体基板の上に、第一の
多元系化合物半導体層と化学量論比からずれて過剰に砒
素が含有されているGaAs層とを交互に繰り返し積層して
多層構造バッファ膜を形成する工程と、前記多層構造バ
ッファ膜の上に第二の多元系化合物半導体層よりなる第
二のバッファ層を形成する工程とを含んでなることを特
徴とする化合物半導体装置の製造方法によって達成す
る。
混晶比を階段状または傾斜状に変化させていることを特
徴とする化合物半導体装置により達成する。または、図
２に例示するように、化合物半導体基板の上に、第一の
多元系化合物半導体層と化学量論比からずれて過剰に砒
素が含有されているGaAs層とを交互に繰り返し積層して
多層構造バッファ膜を形成する工程と、前記多層構造バ
ッファ膜の上に第二の多元系化合物半導体層よりなる第
二のバッファ層を形成する工程とを含んでなることを特
徴とする化合物半導体装置の製造方法によって達成す
る。
【００２３】または、過剰な砒素が取り込まれる前記Ga
As層は、３００℃以下の温度でガリウム原子と砒素原子
を供給して成長することを特徴とする請求項８記載の化
合物半導体装置の製造方法により達成する。
As層は、３００℃以下の温度でガリウム原子と砒素原子
を供給して成長することを特徴とする請求項８記載の化
合物半導体装置の製造方法により達成する。
【００２４】または、化学量論比からずれて過剰な砒素
が取り込まれる前記GaAs層は、３００℃よりも大きな温
度の下で、化学量論比からずれない量で砒素を含むGaAs
膜を形成する条件よりも過剰な砒素原子を供給して形成
することを特徴とする化合物半導体装置の製造方法によ
り達成する。
が取り込まれる前記GaAs層は、３００℃よりも大きな温
度の下で、化学量論比からずれない量で砒素を含むGaAs
膜を形成する条件よりも過剰な砒素原子を供給して形成
することを特徴とする化合物半導体装置の製造方法によ
り達成する。
【００２５】
【作 用】本発明によれば、多元系化合物半導体層と化
学量論比からずれて過剰に砒素が含有されているGaAs層
とを交互に繰り返し積層して多層構造にしている。
学量論比からずれて過剰に砒素が含有されているGaAs層
とを交互に繰り返し積層して多層構造にしている。
【００２６】この構造によれば、GaAs層内では砒素凝結
粒が形成され、その砒素凝結粒の大きさは数十Å程度に
なり、その周囲のGaAsとの間にショットキー障壁が発生
する。その量が増えると、ショットキー障壁が空間的に
繋がるようになって、GaAs層のエネルギー準位の伝導帯
が空乏化し、抵抗が大きくなる。
粒が形成され、その砒素凝結粒の大きさは数十Å程度に
なり、その周囲のGaAsとの間にショットキー障壁が発生
する。その量が増えると、ショットキー障壁が空間的に
繋がるようになって、GaAs層のエネルギー準位の伝導帯
が空乏化し、抵抗が大きくなる。
【００２７】また、そのGaAs層を臨界膜厚以下に形成す
ると、多元系化合物半導体層との格子定数が異なって
も、格子不整合の歪がそのヘテロ界面付近に閉じ込めら
れ、高品質の結晶を保持したままで高抵抗化することに
なる。
ると、多元系化合物半導体層との格子定数が異なって
も、格子不整合の歪がそのヘテロ界面付近に閉じ込めら
れ、高品質の結晶を保持したままで高抵抗化することに
なる。
【００２８】さらに、そのGaAs層は、多元系化合物半導
体層と交互に繰り返し積層されているので、GaAs層に欠
陥が生じたとしても、その多層構造によってその欠陥が
その上の層まで広がる可能性が極めて小さくなる。その
結果、その上に形成されるデバイスの特性の劣化は抑制
される。
体層と交互に繰り返し積層されているので、GaAs層に欠
陥が生じたとしても、その多層構造によってその欠陥が
その上の層まで広がる可能性が極めて小さくなる。その
結果、その上に形成されるデバイスの特性の劣化は抑制
される。
【００２９】以上により、その多層構造の膜の上に形成
されるデバイスのサイドゲート効果が低減し、トランジ
スタ特性が向上する。
されるデバイスのサイドゲート効果が低減し、トランジ
スタ特性が向上する。
【００３０】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。実施例の説明に先立ち、それに適用する
好適な分子線エピタキシャル成長装置（以下、（ＭＢＥ
（molecular beam epitaxy))装置という）について説明
する。
いて説明する。実施例の説明に先立ち、それに適用する
好適な分子線エピタキシャル成長装置（以下、（ＭＢＥ
（molecular beam epitaxy))装置という）について説明
する。
【００３１】図１において符号１は、ＭＢＥ成長装置の
結晶成長室、２は、結晶成長室１の排気系３に取付けら
れたゲート・バルブ、４は、結晶成長室１内で被成膜物
Ｗを一面側に搭載するサセプタ、５は、サセプタ４の他
面側に配置されたヒータ、６は、ヒータ５の加熱温度を
測定するために配置された熱電対、７は、結晶成長室１
の内周面に取付けられた液体窒素シュラウド、８Ａ〜８
Ｅは、分子線源材料インゴッドを収納し、これを加熱し
て被成膜物Ｗに分子線を放射する分子線源ファーネス、
９Ａ〜９Ｅは、各分子線源ファーネス８Ａ〜８Ｅの分子
線放射側に設けられたシャッタを示している。
結晶成長室、２は、結晶成長室１の排気系３に取付けら
れたゲート・バルブ、４は、結晶成長室１内で被成膜物
Ｗを一面側に搭載するサセプタ、５は、サセプタ４の他
面側に配置されたヒータ、６は、ヒータ５の加熱温度を
測定するために配置された熱電対、７は、結晶成長室１
の内周面に取付けられた液体窒素シュラウド、８Ａ〜８
Ｅは、分子線源材料インゴッドを収納し、これを加熱し
て被成膜物Ｗに分子線を放射する分子線源ファーネス、
９Ａ〜９Ｅは、各分子線源ファーネス８Ａ〜８Ｅの分子
線放射側に設けられたシャッタを示している。
【００３２】第一の分子線源ファーネス８Ａはガリウム
（Ga）のインゴッドを収納してGa分子線を放射し、ま
た、第二の分子線源ファーネス８Ｂはアルミニウム（A
l）のインゴッドを収納してAl分子線を放射し、第三の
分子線源ファーネス８Ｃは砒素（As）のインゴッドを収
納してAs分子線を放射し、第四の分子線源ファーネス８
Ｄはインジウム（In）のインゴッドを収納してIn分子線
を放射し、さらに第五の分子線源ファーネス８Ｅは、シ
リコン（Si）のインゴッドを収納してSiの分子線を放射
するものである。
（Ga）のインゴッドを収納してGa分子線を放射し、ま
た、第二の分子線源ファーネス８Ｂはアルミニウム（A
l）のインゴッドを収納してAl分子線を放射し、第三の
分子線源ファーネス８Ｃは砒素（As）のインゴッドを収
納してAs分子線を放射し、第四の分子線源ファーネス８
Ｄはインジウム（In）のインゴッドを収納してIn分子線
を放射し、さらに第五の分子線源ファーネス８Ｅは、シ
リコン（Si）のインゴッドを収納してSiの分子線を放射
するものである。
【００３３】（ａ）本発明の第１実施例の説明 図２は、本発明の第１実施例のＨＥＭＴの製造工程を説
明する断面図である。最初に、被成膜物Ｗとして半絶縁
性InP 基板１１を使用し、これをＭＢＥ装置の結晶成長
室１のサセプタ４に装着する。
明する断面図である。最初に、被成膜物Ｗとして半絶縁
性InP 基板１１を使用し、これをＭＢＥ装置の結晶成長
室１のサセプタ４に装着する。
【００３４】次に、ヒータ５の加熱温度を制御してInP
基板１１の温度を例えば５３０℃に設定し、また、As分
子線を放射する第三の分子線源ファーネス８Ｃのシャッ
タ９Ｃを開いて砒素分子線をInP 基板１１に照射すると
ともに、その状態を例えば１０分間維持すると、InP 基
板１１の表面の自然酸化膜が除去される。このような表
面処理は、一般にサーマルクリーニングといわれる。
基板１１の温度を例えば５３０℃に設定し、また、As分
子線を放射する第三の分子線源ファーネス８Ｃのシャッ
タ９Ｃを開いて砒素分子線をInP 基板１１に照射すると
ともに、その状態を例えば１０分間維持すると、InP 基
板１１の表面の自然酸化膜が除去される。このような表
面処理は、一般にサーマルクリーニングといわれる。
【００３５】このようにInP 基板１１の自然酸化膜を除
去した後に、図２(a) に示すような半導体膜を積層する
工程に入る。まず、サーマルクリーニングに使用したAs
分子線をInP 基板１１に照射する状態を維持しつつ、基
板温度のみを５３０℃から５００℃に低下させる。そし
て、その温度を保持しながら、Ga分子線照射用の第一の
分子線源ファーネス８Ａのシャッタ９ＡとIn分子線照射
用の第四の分子線源ファーネス８Ｄのシャッタ９Ｄを開
き、それらの３種の分子線をInP 基板１１の表面に照射
することにより、その基板に格子整合のとれたノンドー
プIny Ga1-y As（ｙ＝０．５）バッファ層１２を２００
nm程度の厚さに成長する。
去した後に、図２(a) に示すような半導体膜を積層する
工程に入る。まず、サーマルクリーニングに使用したAs
分子線をInP 基板１１に照射する状態を維持しつつ、基
板温度のみを５３０℃から５００℃に低下させる。そし
て、その温度を保持しながら、Ga分子線照射用の第一の
分子線源ファーネス８Ａのシャッタ９ＡとIn分子線照射
用の第四の分子線源ファーネス８Ｄのシャッタ９Ｄを開
き、それらの３種の分子線をInP 基板１１の表面に照射
することにより、その基板に格子整合のとれたノンドー
プIny Ga1-y As（ｙ＝０．５）バッファ層１２を２００
nm程度の厚さに成長する。
【００３６】その後、第一の分子線源ファーネス８Ａ及
び第四の分子線源ファーネス８Ｄのシャッタ９Ａ，９Ｄ
を閉じた後に、As分子線をInP 基板１１に照射する状態
をさらに維持しつつ、基板温度のみを３００℃以下、好
ましくは２００℃程度に下げてその温度を保持し、さら
に第一の分子線源ファーネス８Ａのシャッタ９Ａを再び
開けてGa分子線を照射する。これにより、ノンドープGa
As層１３を臨界膜厚以下、例えば１０nm程度の厚さに成
長する。臨界膜厚は、格子定数の相違による結晶欠陥が
導入されないで格子不整合が結晶中に残される限界の膜
厚である。
び第四の分子線源ファーネス８Ｄのシャッタ９Ａ，９Ｄ
を閉じた後に、As分子線をInP 基板１１に照射する状態
をさらに維持しつつ、基板温度のみを３００℃以下、好
ましくは２００℃程度に下げてその温度を保持し、さら
に第一の分子線源ファーネス８Ａのシャッタ９Ａを再び
開けてGa分子線を照射する。これにより、ノンドープGa
As層１３を臨界膜厚以下、例えば１０nm程度の厚さに成
長する。臨界膜厚は、格子定数の相違による結晶欠陥が
導入されないで格子不整合が結晶中に残される限界の膜
厚である。
【００３７】次に、第四の分子線源ファーネス８Ｄのシ
ャッタ９Ｄを再び開き、厚さが１０nm程度のノンドープ
Iny Ga1-y As（ｙ＝0.５）層１４をGaAs層１３の上に連
続して低温成長する。
ャッタ９Ｄを再び開き、厚さが１０nm程度のノンドープ
Iny Ga1-y As（ｙ＝0.５）層１４をGaAs層１３の上に連
続して低温成長する。
【００３８】これらのGaAs層１３とIny Ga1-y As層１４
の中には、低温成長によって過剰なAsが取り込まれてい
る。そして、GaAs層１３とIny Ga1-y As層１４を例えば
２０周期繰り返して成長し、バッファ層となる歪超格子
構造のInGaAs／GaAs層１５を形成する。
の中には、低温成長によって過剰なAsが取り込まれてい
る。そして、GaAs層１３とIny Ga1-y As層１４を例えば
２０周期繰り返して成長し、バッファ層となる歪超格子
構造のInGaAs／GaAs層１５を形成する。
【００３９】InGaAs／GaAsヘテロ構造では、GaAs層はIn
GaAs層に比較して格子定数が小さくなっており、その界
面に格子不整合が生じる原因となるが、GaAs層１３の厚
さを臨界膜厚以下にしているので、InGaAs／GaAs層１５
では格子不整の歪みがヘテロ界面付近に閉じ込めら、高
品質の結晶状態となっている。
GaAs層に比較して格子定数が小さくなっており、その界
面に格子不整合が生じる原因となるが、GaAs層１３の厚
さを臨界膜厚以下にしているので、InGaAs／GaAs層１５
では格子不整の歪みがヘテロ界面付近に閉じ込めら、高
品質の結晶状態となっている。
【００４０】次に、InGaAs／GaAs層１５のうちの最上の
Iny Ga1-y As層１４の上に、１０nm程度のGaAs層１６を
低温成長した後に、Ga用の分子線源ファーネス９Ａを閉
じ、そのGaAs層１６面にAs分子線を照射しながら基板温
度を２００℃から５００℃へ昇温させる。その温度速度
は２〜３℃／秒（１２０〜１８０℃／分）であり、昇温
時間は約２分間となる。
Iny Ga1-y As層１４の上に、１０nm程度のGaAs層１６を
低温成長した後に、Ga用の分子線源ファーネス９Ａを閉
じ、そのGaAs層１６面にAs分子線を照射しながら基板温
度を２００℃から５００℃へ昇温させる。その温度速度
は２〜３℃／秒（１２０〜１８０℃／分）であり、昇温
時間は約２分間となる。
【００４１】このように基板温度の昇温を開始すると同
時に、第一と第四の分子線源ファーネス、８Ａ，８Ｄの
シャッタ９Ａ，９Ｄを開けて、バッファ層でもあるノン
ドープIny Ga1-y As（ｙ＝０．５）能動層１７を例えば
１００nm程度の厚さに成長する。成長速度は０．３nm／
秒であり、基板温度が２００℃から５００℃へ達するま
でに成長するIny Ga1-y Asの厚さは３６nm程度となる。
時に、第一と第四の分子線源ファーネス、８Ａ，８Ｄの
シャッタ９Ａ，９Ｄを開けて、バッファ層でもあるノン
ドープIny Ga1-y As（ｙ＝０．５）能動層１７を例えば
１００nm程度の厚さに成長する。成長速度は０．３nm／
秒であり、基板温度が２００℃から５００℃へ達するま
でに成長するIny Ga1-y Asの厚さは３６nm程度となる。
【００４２】つづいて、第一の分子線源ファーネス８Ａ
のシャッタ９Ａを閉じ、同時にAl分子線照射用の第二の
分子線源ファーネス８Ｂのシャッタ９ＢとSi分子線照射
用の第五の電子線源ファーネス８Ｅのシャッタ９Ｅを開
いてSiを例えば１×１０18／cm3 程度ドーピングしたn-
InAlAs電子供給層１８を例えば５０nm程度の厚さに成長
させる。
のシャッタ９Ａを閉じ、同時にAl分子線照射用の第二の
分子線源ファーネス８Ｂのシャッタ９ＢとSi分子線照射
用の第五の電子線源ファーネス８Ｅのシャッタ９Ｅを開
いてSiを例えば１×１０18／cm3 程度ドーピングしたn-
InAlAs電子供給層１８を例えば５０nm程度の厚さに成長
させる。
【００４３】ついで、第二の分子線源ファーネス８Ｂの
シャッタ９Ｂを閉じて、同時に第一の分子線源ファーネ
ス８Ａのシャッタ９Ａを開けてGaを照射し、これにより
例えば不純物濃度１×１０18／cm3 程度のシリコンをド
ーピングした厚さが例えば１００nm程度のInGaAsキャッ
プ層１９を成長させる。
シャッタ９Ｂを閉じて、同時に第一の分子線源ファーネ
ス８Ａのシャッタ９Ａを開けてGaを照射し、これにより
例えば不純物濃度１×１０18／cm3 程度のシリコンをド
ーピングした厚さが例えば１００nm程度のInGaAsキャッ
プ層１９を成長させる。
【００４４】このようにして各半導体層１２〜１９を積
層した状態では、能動層１７と電子供給層１８との界面
における能動層１７側には、２ＤＥＧが生成されること
になる。
層した状態では、能動層１７と電子供給層１８との界面
における能動層１７側には、２ＤＥＧが生成されること
になる。
【００４５】ところで、５００℃の高温で能動層１７、
電子供給層１８及びキャップ層１９を堆積している間
に、その温度によりノンドープGaAs層１３がアニールさ
れ、その中で化学量論比からずれて過剰に含有されたAs
が凝結して結晶粒となる。
電子供給層１８及びキャップ層１９を堆積している間
に、その温度によりノンドープGaAs層１３がアニールさ
れ、その中で化学量論比からずれて過剰に含有されたAs
が凝結して結晶粒となる。
【００４６】そして、その砒素凝結粒の大きさは数nm程
度になり、GaAs層１３中では図３(a) に示すように砒素
金属粒とその周囲のGaAs領域との界面にショットキー障
壁が生じる。その密度が１×１０18／cm3 程度になる
と、ショットキー障壁が空間的につながってGaAs結晶中
に広がり、図３(b) に示すようにGaAs層１３の伝導帯が
完全に空乏化して高抵抗層となる。
度になり、GaAs層１３中では図３(a) に示すように砒素
金属粒とその周囲のGaAs領域との界面にショットキー障
壁が生じる。その密度が１×１０18／cm3 程度になる
と、ショットキー障壁が空間的につながってGaAs結晶中
に広がり、図３(b) に示すようにGaAs層１３の伝導帯が
完全に空乏化して高抵抗層となる。
【００４７】その歪ヘテロ構造のInGaAs／GaAs層１５の
シート抵抗を測定したところ、１×１０8 Ω／cm2 以上
の値が得られている。また、砒素を過剰に含有したGaAs
層では、そうでないGaAs層に比べてAs凝結粒とGaAs領域
の界面に結晶欠陥が生じ易いが、本実施例では砒素を過
剰に含有したGaAs層１３をIny Ga1-y As層１４で挟んで
超格子構造としているので、その結晶欠陥が生じたとし
てもIny Ga1-y As層１４との界面でその欠陥が途切れ、
さらに上層に広がることはない。
シート抵抗を測定したところ、１×１０8 Ω／cm2 以上
の値が得られている。また、砒素を過剰に含有したGaAs
層では、そうでないGaAs層に比べてAs凝結粒とGaAs領域
の界面に結晶欠陥が生じ易いが、本実施例では砒素を過
剰に含有したGaAs層１３をIny Ga1-y As層１４で挟んで
超格子構造としているので、その結晶欠陥が生じたとし
てもIny Ga1-y As層１４との界面でその欠陥が途切れ、
さらに上層に広がることはない。
【００４８】これにより、高抵抗で結晶欠陥の発生のな
い高抵抗のバッファ層化が可能になる。以上のような化
合物半導体膜の積層工程を終えた後に、InP 基板１１を
ＭＢＥ装置から取り出し、通常のフォトリソグラフィー
技術におけるレジスト・プロセスを適用することによ
り、図２(b) に示すようにゲート領域にリセス構造２０
を形成し、さらに、その両側のキャップ層１８の上にソ
ース電極Ｓ1 並びにドレイン電極Ｄ1 を形成する。これ
らの電極の材料としては、AuGe／Auがある。
い高抵抗のバッファ層化が可能になる。以上のような化
合物半導体膜の積層工程を終えた後に、InP 基板１１を
ＭＢＥ装置から取り出し、通常のフォトリソグラフィー
技術におけるレジスト・プロセスを適用することによ
り、図２(b) に示すようにゲート領域にリセス構造２０
を形成し、さらに、その両側のキャップ層１８の上にソ
ース電極Ｓ1 並びにドレイン電極Ｄ1 を形成する。これ
らの電極の材料としては、AuGe／Auがある。
【００４９】また、ソース電極Ｓ1 並びにドレイン電極
Ｄ1 と２ＤＥＧ層とのオーミックコンタクトを取るため
の合金化処理等を行った後に、リセス構造２０部分から
露出した電子供給層１８の上に WSi等よりなるゲート電
極Ｇ1 をショットキー接触させると、ＨＥＭＴが完成す
る。
Ｄ1 と２ＤＥＧ層とのオーミックコンタクトを取るため
の合金化処理等を行った後に、リセス構造２０部分から
露出した電子供給層１８の上に WSi等よりなるゲート電
極Ｇ1 をショットキー接触させると、ＨＥＭＴが完成す
る。
【００５０】こうして完成したＨＥＭＴのサイドゲート
効果を測定したところ、サイドゲート電圧が２０Ｖとな
り、また、隣接するＦＥＴのゲート電極同士の距離が約
１０μｍの場合でも、ＨＥＭＴの閾値電圧の変動は０mV
と良好であった。
効果を測定したところ、サイドゲート電圧が２０Ｖとな
り、また、隣接するＦＥＴのゲート電極同士の距離が約
１０μｍの場合でも、ＨＥＭＴの閾値電圧の変動は０mV
と良好であった。
【００５１】これは、歪超格子構造のInGaAs／GaAs層１
５が高抵抗化し、その膜質が良いからである。しかも、
過剰砒素による欠陥が上層のチャネル領域に伝わり難く
なるので、高周波特性が良くなる。
５が高抵抗化し、その膜質が良いからである。しかも、
過剰砒素による欠陥が上層のチャネル領域に伝わり難く
なるので、高周波特性が良くなる。
【００５２】なお、砒素過剰含有GaAs層を一層のみ形成
した場合の現象のモデルについては、例えば次の文献に
紹介されている。A.C. Warren et al. "Arsenic precip
itates and the semi-insulating properties of GaAs
buffer layers grown by low temperature molecular b
eam epitaxy," Appl. Phys. Lett. 57 (1990) 1331.本
実施例における歪超格子構造のGaAs／InGaAs層１５の試
料についても、高分解能断面ＴＥＭ観察したところ、特
にGaAs層１３中で砒素凝結粒が形成されたことを確認し
た。
した場合の現象のモデルについては、例えば次の文献に
紹介されている。A.C. Warren et al. "Arsenic precip
itates and the semi-insulating properties of GaAs
buffer layers grown by low temperature molecular b
eam epitaxy," Appl. Phys. Lett. 57 (1990) 1331.本
実施例における歪超格子構造のGaAs／InGaAs層１５の試
料についても、高分解能断面ＴＥＭ観察したところ、特
にGaAs層１３中で砒素凝結粒が形成されたことを確認し
た。
【００５３】（ｂ）本発明の第２の実施例の説明 図４は、本発明の第２の実施例のＨＥＭＴの形成工程の
断面図である。まず、ＭＢＥ装置における結晶成長室１
のサセプタ４に半絶縁性GaAs基板２１を装着し、Asの分
子線源ファーネス８Ｃのシャッタ９Ｃを開き、As分子線
を照射しつつGaAs基板２１の温度を例えば６３０℃に上
昇し、その状態を例えば１０分間保持することにより、
サーマルクリーニングを行ってGaAs基板２１の表面の自
然酸化膜を除去する。
断面図である。まず、ＭＢＥ装置における結晶成長室１
のサセプタ４に半絶縁性GaAs基板２１を装着し、Asの分
子線源ファーネス８Ｃのシャッタ９Ｃを開き、As分子線
を照射しつつGaAs基板２１の温度を例えば６３０℃に上
昇し、その状態を例えば１０分間保持することにより、
サーマルクリーニングを行ってGaAs基板２１の表面の自
然酸化膜を除去する。
【００５４】このようにGaAs基板２１の自然酸化膜を除
去した後に、図４(a) に示すような多層構造の半導体膜
を積層する工程に入る。上述したサーマルクリーニング
の後に、As分子線をGaAs基板２１に照射する状態を維持
しつつ、基板温度のみを６３０℃から５００℃へ下げ
る。
去した後に、図４(a) に示すような多層構造の半導体膜
を積層する工程に入る。上述したサーマルクリーニング
の後に、As分子線をGaAs基板２１に照射する状態を維持
しつつ、基板温度のみを６３０℃から５００℃へ下げ
る。
【００５５】そして、その温度を保持し、Gaの分子線源
ファーネス８Ａのシャッタ９Ａを開き、厚さが２００nm
程度の格子整合のとれたノンドープGaAsバッファ層２２
を成長させる。
ファーネス８Ａのシャッタ９Ａを開き、厚さが２００nm
程度の格子整合のとれたノンドープGaAsバッファ層２２
を成長させる。
【００５６】次に、Gaの分子線源ファーネス８Ａのシャ
ッタ９Ａを閉じた後に、As分子線をGaAs基板２１に照射
する状態を維持しつつ、基板温度のみを３００℃以下、
好ましくは２００℃程度に下げて保持する。続いて、Ga
の分子線源ファーネス８Ａのシャッタ９ＡとInの分子線
源ファーネス８Ｄのシャッタ９Ｄを開き、ノンドープIn
y Ga1-y As層２３（ｙ＝０．５）を臨界膜厚以下、例え
ば１０nmの厚さに積層する。
ッタ９Ａを閉じた後に、As分子線をGaAs基板２１に照射
する状態を維持しつつ、基板温度のみを３００℃以下、
好ましくは２００℃程度に下げて保持する。続いて、Ga
の分子線源ファーネス８Ａのシャッタ９ＡとInの分子線
源ファーネス８Ｄのシャッタ９Ｄを開き、ノンドープIn
y Ga1-y As層２３（ｙ＝０．５）を臨界膜厚以下、例え
ば１０nmの厚さに積層する。
【００５７】続いて、In分子線源のファーネス８Ｄのシ
ャッタ９Ｄを閉じて、ノンドープGaAs層２４を臨界膜厚
以下、例えば１０nmの厚さに成長させる。これらのIny
Ga1-y As層２３及びGaAs層２４の中には、第１実施例と
同様に、低温成長によって過剰な砒素が取り込まれてい
る。これらのIny Ga1-y As層２３及びGaAs層２４を２０
周期成長し、バッファ層となる歪超格子構造のGaAs／In
GaAs層２５を形成する。
ャッタ９Ｄを閉じて、ノンドープGaAs層２４を臨界膜厚
以下、例えば１０nmの厚さに成長させる。これらのIny
Ga1-y As層２３及びGaAs層２４の中には、第１実施例と
同様に、低温成長によって過剰な砒素が取り込まれてい
る。これらのIny Ga1-y As層２３及びGaAs層２４を２０
周期成長し、バッファ層となる歪超格子構造のGaAs／In
GaAs層２５を形成する。
【００５８】この場合、１層おきにトータルで２０層形
成したIny Ga1-y As層２３のInAs組成ｙを０．５と全て
一定にしたが、その第一層目のInAs組成比をｙ＝０．０
２５とし、ついで、第二層目を０．０５、第三層目を
０．０７５というように、ｙを０．０２５刻みで階段状
に増加させてIny Ga1-y As層２３をさらに積層して２０
層目で０．５となるようにしたり、或いは、Iny Ga1-y
As層２３の層数及び総厚が増すごとにその組成ｙを０．
０２５から０．５まで傾斜状に増加させたりすることも
可能である。
成したIny Ga1-y As層２３のInAs組成ｙを０．５と全て
一定にしたが、その第一層目のInAs組成比をｙ＝０．０
２５とし、ついで、第二層目を０．０５、第三層目を
０．０７５というように、ｙを０．０２５刻みで階段状
に増加させてIny Ga1-y As層２３をさらに積層して２０
層目で０．５となるようにしたり、或いは、Iny Ga1-y
As層２３の層数及び総厚が増すごとにその組成ｙを０．
０２５から０．５まで傾斜状に増加させたりすることも
可能である。
【００５９】このように組成比ｙを低い値から０．５程
度の高い値に増加させながら多層歪超格子構造を成長さ
せる方法によれば、最初からｙ＝０．５と一定の高い値
にして多層歪構造を成長させる方法に比べて、その厚さ
を薄くして歪みを緩和することが容易になる。
度の高い値に増加させながら多層歪超格子構造を成長さ
せる方法によれば、最初からｙ＝０．５と一定の高い値
にして多層歪構造を成長させる方法に比べて、その厚さ
を薄くして歪みを緩和することが容易になる。
【００６０】このようにしてGaAs／InGaAs歪層２５を成
長した後に、その上にGaAs層２６を数nmの厚さに形成
し、そしてGaの分子線源ファーネス８Ａのシャッタ９Ａ
を閉じてGaAs層２６の面にAs分子線を照射しながら基板
温度を２００℃から５００℃へ昇温させる。昇温時間は
第１実施例と同じように２〜３℃／秒（１２０〜１８０
℃／分）とする。
長した後に、その上にGaAs層２６を数nmの厚さに形成
し、そしてGaの分子線源ファーネス８Ａのシャッタ９Ａ
を閉じてGaAs層２６の面にAs分子線を照射しながら基板
温度を２００℃から５００℃へ昇温させる。昇温時間は
第１実施例と同じように２〜３℃／秒（１２０〜１８０
℃／分）とする。
【００６１】次に、基板温度の昇温を開始すると同時
に、Gaの分子線源ファーネス８ＡとInの分子線源ファー
ネス８Ｄのシャッタ９Ａ，９Ｄを開けて、バッファ層で
もあるノンドープIny Ga1-y As（ｙ＝０．５）能動層２
７を例えば１００nm程度の厚さに成長する。
に、Gaの分子線源ファーネス８ＡとInの分子線源ファー
ネス８Ｄのシャッタ９Ａ，９Ｄを開けて、バッファ層で
もあるノンドープIny Ga1-y As（ｙ＝０．５）能動層２
７を例えば１００nm程度の厚さに成長する。
【００６２】その成長速度は０．３nm／秒であり、基板
温度が２００℃から５００℃に達するまでに成長するIn
GaAs層２５の厚さは３６nm程度となる。能動層２７を成
長した後に、電子線源ファーネスをシャッタにより選択
してn-InAlAs層２８、n-InGaAs層２９を堆積し、つい
で、第一の実施例で記述した工程と全く同じリセス構造
３０の形成、ゲート電極Ｇ2 、ソース電極Ｓ2 及びドレ
イン電極Ｄ2 の形成を行い、これにより図４(b) に示す
ようなＨＥＭＴが完成する。
温度が２００℃から５００℃に達するまでに成長するIn
GaAs層２５の厚さは３６nm程度となる。能動層２７を成
長した後に、電子線源ファーネスをシャッタにより選択
してn-InAlAs層２８、n-InGaAs層２９を堆積し、つい
で、第一の実施例で記述した工程と全く同じリセス構造
３０の形成、ゲート電極Ｇ2 、ソース電極Ｓ2 及びドレ
イン電極Ｄ2 の形成を行い、これにより図４(b) に示す
ようなＨＥＭＴが完成する。
【００６３】こうして完成したＨＥＭＴは、第一の実施
例の結果と同様に、超格子構造のGaAs／InGaAs層２５の
うちのGaAs層２４には、砒素が過剰に含まれることにな
り、その層に発生する砒素金属粒とGaAs領域の界面のシ
ョットキー障壁により空乏層が広がり、高抵抗化する。
例の結果と同様に、超格子構造のGaAs／InGaAs層２５の
うちのGaAs層２４には、砒素が過剰に含まれることにな
り、その層に発生する砒素金属粒とGaAs領域の界面のシ
ョットキー障壁により空乏層が広がり、高抵抗化する。
【００６４】しかも、結晶欠陥が上層に伝達することは
殆どなく、高周波特性が低減することはない。これによ
り、図４(b) に示すＨＥＭＴを有する半導体装置では、
サイドゲート効果及びバッファのシート抵抗ともに良好
な結果となった。
殆どなく、高周波特性が低減することはない。これによ
り、図４(b) に示すＨＥＭＴを有する半導体装置では、
サイドゲート効果及びバッファのシート抵抗ともに良好
な結果となった。
【００６５】なお、砒素を過剰に含有しないGaAsにより
Iny Ga1-y Asを挟むヘテロ構造のIn y Ga1-y Asの臨界膜
厚に関しては、電子通信学会技術報告研究，ＥＤ８８−
９４（1988），pp9 〜14において報告がある。その関係
を示す線図の一例を図５に示す。
Iny Ga1-y Asを挟むヘテロ構造のIn y Ga1-y Asの臨界膜
厚に関しては、電子通信学会技術報告研究，ＥＤ８８−
９４（1988），pp9 〜14において報告がある。その関係
を示す線図の一例を図５に示す。
【００６６】（ｃ）本発明の第３の実施例の説明 図６は、本発明の第３の実施例のＨＥＭＴの形成工程の
断面図である。最初に、ＭＢＥ装置の結晶成長室１のサ
セプタ４に半絶縁性GaAs基板３１を装着し、As用の分子
線源ファーネス８Ｃのシャッタ９Ｃを開き、As分子線を
照射して第２の実施例と同様なサーマルクリーニング方
法によりGaAs基板３１の表面の自然酸化膜を除去する。
断面図である。最初に、ＭＢＥ装置の結晶成長室１のサ
セプタ４に半絶縁性GaAs基板３１を装着し、As用の分子
線源ファーネス８Ｃのシャッタ９Ｃを開き、As分子線を
照射して第２の実施例と同様なサーマルクリーニング方
法によりGaAs基板３１の表面の自然酸化膜を除去する。
【００６７】このようにGaAs基板３１の自然酸化膜を除
去した後に、図６(a) に示すような多層構造の半導体膜
を積層する工程に入る。まず、サーマルクリーニングの
後に、As分子線をGaAs基板３１に照射する状態を維持し
つつ、基板温度のみを６３０℃から５００℃へ下げる。
去した後に、図６(a) に示すような多層構造の半導体膜
を積層する工程に入る。まず、サーマルクリーニングの
後に、As分子線をGaAs基板３１に照射する状態を維持し
つつ、基板温度のみを６３０℃から５００℃へ下げる。
【００６８】そして、その温度を保持し、Gaの分子線源
ファーネス８Ａのシャッタ９Ａを開き、厚さが２００nm
程度の格子整合のとれたノンドープGaAsバッファ層３２
を成長させる。
ファーネス８Ａのシャッタ９Ａを開き、厚さが２００nm
程度の格子整合のとれたノンドープGaAsバッファ層３２
を成長させる。
【００６９】次に、Ga用の分子線源ファーネス８Ａのシ
ャッタ９Ａを閉じた後に、As分子線を照射する状態を維
持しつつ、基板温度のみを３００℃以下、好ましくは２
００℃程度に下げてこれを維持する。そして、第一の分
子線源のファーネス８Ａと第二の分子線源のファーネス
８Ｂのシャッタ９Ａ，９Ｂを開けてGaとAlの分子線をGa
Asバッファ層３２に照射してその上にノンドープAlGaAs
層３３を１０nm程度積層する。
ャッタ９Ａを閉じた後に、As分子線を照射する状態を維
持しつつ、基板温度のみを３００℃以下、好ましくは２
００℃程度に下げてこれを維持する。そして、第一の分
子線源のファーネス８Ａと第二の分子線源のファーネス
８Ｂのシャッタ９Ａ，９Ｂを開けてGaとAlの分子線をGa
Asバッファ層３２に照射してその上にノンドープAlGaAs
層３３を１０nm程度積層する。
【００７０】続いて、Alの分子線源ファーネス８Ｂのシ
ャッタ９Ｂを閉じて、厚さが１０nm程度のノンドープGa
As層３４を成長させる。このようにAlの分子線源ファー
ネス８Ｂのシャッタ９Ｂの開閉を２０周期繰り返して、
バッファ層となる超格子構造のGaAs／AlGaAs層３５を形
成する。
ャッタ９Ｂを閉じて、厚さが１０nm程度のノンドープGa
As層３４を成長させる。このようにAlの分子線源ファー
ネス８Ｂのシャッタ９Ｂの開閉を２０周期繰り返して、
バッファ層となる超格子構造のGaAs／AlGaAs層３５を形
成する。
【００７１】つづいて、GaAs／AlGaAs層３５の上にAlGa
As層３６を１０nmの厚さに積層し、続いて、Alの分子線
源ファーネス８Ｂのシャッタ９Ｂを閉じ、最上のGaAs層
３４の面にAs分子線及びGa分子線を照射しながら基板温
度を２００℃から５００℃へ昇温させる。昇温時間は第
１実施例と同じように２〜３℃／秒（１２０〜１８０℃
／分）とする。
As層３６を１０nmの厚さに積層し、続いて、Alの分子線
源ファーネス８Ｂのシャッタ９Ｂを閉じ、最上のGaAs層
３４の面にAs分子線及びGa分子線を照射しながら基板温
度を２００℃から５００℃へ昇温させる。昇温時間は第
１実施例と同じように２〜３℃／秒（１２０〜１８０℃
／分）とする。
【００７２】そして、温度上昇後にさらにAs分子線及び
Ga分子線を照射し、厚さが例えば１００nm程度でノンド
ープGaAs電子走行層３７を成長する。ノンドープGaAs層
の成長後、Al分子線源のファーネス８Ｂのシャッタ９Ｂ
を開き、AlGaAs能動層を１００nmの厚さに成長する。
Ga分子線を照射し、厚さが例えば１００nm程度でノンド
ープGaAs電子走行層３７を成長する。ノンドープGaAs層
の成長後、Al分子線源のファーネス８Ｂのシャッタ９Ｂ
を開き、AlGaAs能動層を１００nmの厚さに成長する。
【００７３】ついで、Al用の分子線源ファーネス８Ｂと
Si用の分子線源ファーネス８Ｅの各シャッタ９Ｂ，９Ｅ
を開いてSiを例えば１×１０18／cm-3でドーピングした
AlGaAs電子供給層３８を５０nm程度の厚さに形成する。
Si用の分子線源ファーネス８Ｅの各シャッタ９Ｂ，９Ｅ
を開いてSiを例えば１×１０18／cm-3でドーピングした
AlGaAs電子供給層３８を５０nm程度の厚さに形成する。
【００７４】続いて、Alの分子線源ファーネス８Ｂのシ
ャッタ９Ｂを閉じ、Siを例えば１×１０18／cm3 でドー
ピングしたGaAsコンタクト層３９を１００nm程度の厚さ
に形成すると、図６(a) に示すような状態が形成され
る。
ャッタ９Ｂを閉じ、Siを例えば１×１０18／cm3 でドー
ピングしたGaAsコンタクト層３９を１００nm程度の厚さ
に形成すると、図６(a) に示すような状態が形成され
る。
【００７５】この後に、GaAs基板３１をＭＢＥ装置から
取り出し、前記２つの実施例と同様に通常のフォトリソ
グラフィー技術におけるレジスト・プロセスを適用する
ことにより、ゲート領域のリセス構造４０を形成し、ソ
ース電極Ｓ3 並びにドレイン電極Ｄ3 などを形成し、こ
れらの電極と２ＤＥＧ層とのコンタクトを取るための合
金化処理などを行い、その後、ゲート電極Ｇ3 を形成す
ると、図６(b) に示す断面構造のＨＥＭＴが完成する。
取り出し、前記２つの実施例と同様に通常のフォトリソ
グラフィー技術におけるレジスト・プロセスを適用する
ことにより、ゲート領域のリセス構造４０を形成し、ソ
ース電極Ｓ3 並びにドレイン電極Ｄ3 などを形成し、こ
れらの電極と２ＤＥＧ層とのコンタクトを取るための合
金化処理などを行い、その後、ゲート電極Ｇ3 を形成す
ると、図６(b) に示す断面構造のＨＥＭＴが完成する。
【００７６】こうして完成したＨＥＭＴにおいても、既
述した実施例と同様に、GaAs層３３の中には低温成長に
よって過剰な砒素が取り込まれ、これによりGaAs／AlGa
As低温成長バッファ層３５は高抵抗となっている。そし
て、第一の実施例の結果と同様に、GaAs／AlGaAs層３５
中のGaAs低温層３３は高抵抗化し、サイドゲート効果及
びバッファのシート抵抗ともに良好な結果となった。
述した実施例と同様に、GaAs層３３の中には低温成長に
よって過剰な砒素が取り込まれ、これによりGaAs／AlGa
As低温成長バッファ層３５は高抵抗となっている。そし
て、第一の実施例の結果と同様に、GaAs／AlGaAs層３５
中のGaAs低温層３３は高抵抗化し、サイドゲート効果及
びバッファのシート抵抗ともに良好な結果となった。
【００７７】ところで、この実施例では、GaAs基板３１
に対して格子整合の良好なGaAsとAlGaAsをそれぞれ超格
子構造としたのは次の理由による。即ち、砒素過剰含有
GaAs層を厚く一層だけ形成してこれをバッファ層として
使用すると、そのGaAs層においてAs凝結粒とGaAsの境界
に転位が発生する場合に、その結晶欠陥が上のチャネル
層まで伝播して高周波特性を悪くするといった問題があ
る。
に対して格子整合の良好なGaAsとAlGaAsをそれぞれ超格
子構造としたのは次の理由による。即ち、砒素過剰含有
GaAs層を厚く一層だけ形成してこれをバッファ層として
使用すると、そのGaAs層においてAs凝結粒とGaAsの境界
に転位が発生する場合に、その結晶欠陥が上のチャネル
層まで伝播して高周波特性を悪くするといった問題があ
る。
【００７８】これに対し、上記したようなGaAs／AlGaAs
の超格子構造のバッファ層を形成したところ、砒素凝結
粒による欠陥が生じてもその結晶欠陥の伝播がGaAs／Al
GaAs層内で止まることが確かめられており、高周波特性
の改善に有効となる。
の超格子構造のバッファ層を形成したところ、砒素凝結
粒による欠陥が生じてもその結晶欠陥の伝播がGaAs／Al
GaAs層内で止まることが確かめられており、高周波特性
の改善に有効となる。
【００７９】（ｄ）本発明の他の実施例の説明 上記した実施例では、砒素を過剰に含有したGaAs層を形
成するために、基板温度を３００℃以下に保持して成長
を行う低温成長法を用いたが、次の方法によれば温度を
下げないで成長することもできる。
成するために、基板温度を３００℃以下に保持して成長
を行う低温成長法を用いたが、次の方法によれば温度を
下げないで成長することもできる。
【００８０】即ち、図１に示したＭＢＥ装置において、
Asの分子線源ファーネスを２つ準備する。そして、第１
〜第３の実施例においてInGaAsバッファ層１２又はGaAs
バッファ層２２、３２を成長した後に、基板温度は５０
０℃のままにして図示しない第二のAs分子線源ファーネ
スのシャッタを開け、そして、基板上に過剰の砒素分子
線を供給すれば、砒素を過剰に含有するGaAs層が形成さ
れることになる。
Asの分子線源ファーネスを２つ準備する。そして、第１
〜第３の実施例においてInGaAsバッファ層１２又はGaAs
バッファ層２２、３２を成長した後に、基板温度は５０
０℃のままにして図示しない第二のAs分子線源ファーネ
スのシャッタを開け、そして、基板上に過剰の砒素分子
線を供給すれば、砒素を過剰に含有するGaAs層が形成さ
れることになる。
【００８１】この場合、第二のAs分子線源となるファー
ネスの砒素分子線強度は、第一の砒素分子線源ファーネ
スと比較して５〜１０倍程度の強度が必要となる。その
強度はファーネス内の加熱温度により制御する。
ネスの砒素分子線強度は、第一の砒素分子線源ファーネ
スと比較して５〜１０倍程度の強度が必要となる。その
強度はファーネス内の加熱温度により制御する。
【００８２】なお、上記した実施例では、超格子構造の
InGaAs／GaAs層１５，２５やAlGaAs／GaAs構造３５の上
にＨＥＭＴを形成したが、ショットキーゲート電界効果
トランジスタ（ＭＥＳＦＥＴ）や絶縁ゲート電界効果ト
ランジスタ（ＭＩＳＦＥＴ）を形成してもよく、これに
よりサイドゲート効果が抑制され、トランジスタ特性が
向上する。
InGaAs／GaAs層１５，２５やAlGaAs／GaAs構造３５の上
にＨＥＭＴを形成したが、ショットキーゲート電界効果
トランジスタ（ＭＥＳＦＥＴ）や絶縁ゲート電界効果ト
ランジスタ（ＭＩＳＦＥＴ）を形成してもよく、これに
よりサイドゲート効果が抑制され、トランジスタ特性が
向上する。
【００８３】
【発明の効果】以上述べたように本発明によれば、多元
系化合物半導体層と化学量論比からずれて過剰に砒素が
含有されているGaAs層とを交互に繰り返し積層している
ので、GaAs層内では砒素凝結粒が形成され、その砒素凝
結粒の大きさは数十Å程度になり、その周囲のGaAsとの
間に生じるショットキー障壁が空間的に繋がるようにな
って、GaAs層のエネルギー準位の伝導帯が空乏化し、抵
抗が大きくなる。
系化合物半導体層と化学量論比からずれて過剰に砒素が
含有されているGaAs層とを交互に繰り返し積層している
ので、GaAs層内では砒素凝結粒が形成され、その砒素凝
結粒の大きさは数十Å程度になり、その周囲のGaAsとの
間に生じるショットキー障壁が空間的に繋がるようにな
って、GaAs層のエネルギー準位の伝導帯が空乏化し、抵
抗が大きくなる。
【００８４】したがって、このような多層構造を下地層
として用いることにより、デバイスのサイドゲート効果
を小さくし、また、デバイスの特性も向上できる。ま
た、そのGaAs層を臨界膜厚以下に形成すると、格子定数
の異なる多元系化合物半導体層と多層構造を構成する場
合でも、そのヘテロ界面付近に格子不整合の歪を閉じ込
めることができ、高品質の結晶を保持したままでGaAs層
と多元系化合物半導体層との多層構造を高抵抗化でき
る。
として用いることにより、デバイスのサイドゲート効果
を小さくし、また、デバイスの特性も向上できる。ま
た、そのGaAs層を臨界膜厚以下に形成すると、格子定数
の異なる多元系化合物半導体層と多層構造を構成する場
合でも、そのヘテロ界面付近に格子不整合の歪を閉じ込
めることができ、高品質の結晶を保持したままでGaAs層
と多元系化合物半導体層との多層構造を高抵抗化でき
る。
【００８５】さらに、そのGaAs層は、多元系化合物半導
体層と交互に繰り返し積層されるので、GaAs層に欠陥が
生じたとしても、その多層構造によってその欠陥がその
上の層まで広がる可能性が極めて小さくなり、その上に
形成されるデバイスの特性の劣化を大幅に抑制できる。
体層と交互に繰り返し積層されるので、GaAs層に欠陥が
生じたとしても、その多層構造によってその欠陥がその
上の層まで広がる可能性が極めて小さくなり、その上に
形成されるデバイスの特性の劣化を大幅に抑制できる。
【図１】本発明を実施例する場合に用いるＭＢＥ装置の
一例を解説するための要部説明図である。
一例を解説するための要部説明図である。
【図２】本発明の第１実施例のＨＥＭＴの製造工程を示
す断面図である。
す断面図である。
【図３】本発明の第１実施例のGaAs／Iny Ga1-y As層に
おける砒素過剰含有GaAs層の伝導帯のエネルギーバンド
図である。
おける砒素過剰含有GaAs層の伝導帯のエネルギーバンド
図である。
【図４】本発明の第２実施例のＨＥＭＴの製造工程を示
す断面図である。
す断面図である。
【図５】本発明の第２実施例におけるGaAs／Iny Ga1-y
As／GaAsヘテロ構造のInGaAs層の臨界層厚とIn組成ｙと
の関係の一例を示す図である。
As／GaAsヘテロ構造のInGaAs層の臨界層厚とIn組成ｙと
の関係の一例を示す図である。
【図６】本発明の３実施例のＨＥＭＴの製造工程を示す
断面図である。
断面図である。
１１ 半絶縁性InP 基板 １２ Iny Ga1-y Asバッファ層 １３ GaAs層 １４ Iny Ga1-y As層 １５ GaAs／InGaAs層 １６ GaAs層 １７ Iny Ga1-y As能動層 １８ n-InAlAs電子供給層 １９ n-InGaAs層 ２１ 半絶縁性GaAs基板 ２２ GaAsバッファ層 ２３ Iny Ga1-y As層 ２４ GaAs層 ２５ GaAs／InGaAs層 ２６ GaAs層 ２７ Iny Ga1-y As能動層 ２８ n-InAlAs電子供給層 ２９ n-InGaAs層 ３１ 半絶縁性GaAs基板 ３２ GaAsバッファ層 ３３ AlGaAs層 ３４ GaAs層 ３５ GaAs／AlGaAs層 ３７ GaAs能動層 ３８ n-AlGaAs電子供給層 ３９ n-GaAs層
フロントページの続き (56)参考文献 特開 平２−52441（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/20 H01L 21/203
Claims (8)
- 【請求項１】化合物半導体基板（１１）の上に、多元系
化合物半導体層（１４）と化学量論比からずれて過剰に
砒素が含有されているGaAs層（１３）とを交互に繰り返
し積層してなる多層構造膜（１５）と、 前記多層構造膜（１５）の上に積層された能動層（１
７）とを有することを特徴とする化合物半導体装置。 - 【請求項２】前記多層構造膜（１５）における前記GaAs
層（１３）と前記多元系化合物半導体層（１４）は、互
いの格子定数が異なって歪ヘテロ構造を構成しているこ
とを特徴とする請求項１記載の化合物半導体装置。 - 【請求項３】前記多元系化合物半導体層（１４）は、前
記化合物半導体基板（１１）に格子整合し、 前記GaAs層（１３）は前記化合物半導体基板（１１）及
び前記多元系化合物半導体層（１４）と格子不整合し、
前記GaAs層（１３）と前記多元系化合物半導体層（１
４）とが歪ヘテロ構造を構成していることを特徴とする
請求項１記載の化合物半導体装置。 - 【請求項４】前記GaAs層（１３）は、前記多元系化合物
半導体層（１４）に対して臨界膜厚以下の厚さに成長さ
れていることを特徴とする請求項２又は３記載の化合物
半導体装置。 - 【請求項５】前記多元系化合物半導体層（１４）の混晶
比を階段状または傾斜状に変化させていることを特徴と
する請求項１〜４記載の化合物半導体装置。 - 【請求項６】化合物半導体基板の上に、第一の多元系化
合物半導体層と化学量論比からずれて過剰に砒素が含有
されているGaAs層とを交互に繰り返し積層して多層構造
バッファ膜を形成する工程と、 前記多層構造バッファ膜の上に第二の多元系化合物半導
体層よりなる第二のバッファ層を形成する工程とを含ん
でなることを特徴とする化合物半導体装置の製造方法。 - 【請求項７】過剰な砒素が取り込まれる前記GaAs層は、
３００℃以下の温度でガリウム原子と砒素原子を供給し
て成長することを特徴とする請求項６記載の化合物半導
体装置の製造方法。 - 【請求項８】化学量論比からずれて過剰な砒素が取り込
まれる前記GaAs層は、３００℃よりも大きな温度の下
で、化学量論比からずれない量で砒素を含むGaAs膜を形
成する条件よりも過剰な砒素原子を供給して形成するこ
とを特徴とする請求項６記載の化合物半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03879493A JP3264337B2 (ja) | 1993-02-26 | 1993-02-26 | 化合物半導体装置及びその製造方法 |
| US08/701,666 US5773853A (en) | 1993-02-26 | 1996-08-22 | Compound semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03879493A JP3264337B2 (ja) | 1993-02-26 | 1993-02-26 | 化合物半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH06252049A JPH06252049A (ja) | 1994-09-09 |
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Family
ID=12535218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03879493A Expired - Fee Related JP3264337B2 (ja) | 1993-02-26 | 1993-02-26 | 化合物半導体装置及びその製造方法 |
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| US6473598B1 (en) * | 2000-02-15 | 2002-10-29 | Fareed Sepehry-Fard | Most cost-effective asmmic-based universal microwave and millimeter wave transceiver |
| JP3421306B2 (ja) * | 2000-07-19 | 2003-06-30 | 富士通カンタムデバイス株式会社 | 化合物半導体装置 |
| WO2012064748A1 (en) | 2010-11-08 | 2012-05-18 | Georgia Tech Research Corporation | Systems and methods for growing a non-phase separated group-iii nitride semiconductor alloy |
| ES2929455T3 (es) * | 2013-03-15 | 2022-11-29 | Basf Se | Método para formar una espuma de poliuretano que incluye la introducción bajo demanda de aditivo al componente de resina y método para formar y pulverizar una espuma de poliuretano que incluye la introducción bajo demanda de aditivo al componente de resina |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS63278277A (ja) * | 1987-05-09 | 1988-11-15 | Fujitsu Ltd | 化合物半導体装置 |
| US4952527A (en) * | 1988-02-19 | 1990-08-28 | Massachusetts Institute Of Technology | Method of making buffer layers for III-V devices using solid phase epitaxy |
| US5146295A (en) * | 1988-03-29 | 1992-09-08 | Omron Tateisi Electronic Co. | Semiconductor light emitting device having a superlattice buffer layer |
| JP2691572B2 (ja) * | 1988-08-16 | 1997-12-17 | 富士通株式会社 | 化合物半導体装置の製造方法 |
| JP2630445B2 (ja) * | 1988-10-08 | 1997-07-16 | 富士通株式会社 | 半導体装置 |
| JPH0812916B2 (ja) * | 1989-12-20 | 1996-02-07 | 日本電気株式会社 | 電界効果トランジスタ |
| US5389806A (en) * | 1990-09-04 | 1995-02-14 | Motorola, Inc. | Apparatus for reducing heterostructure acoustic charge transport device saw drive power requirements |
| JP2786327B2 (ja) * | 1990-10-25 | 1998-08-13 | 三菱電機株式会社 | ヘテロ接合電界効果トランジスタ |
| FR2679071B1 (fr) * | 1991-07-08 | 1997-04-11 | France Telecom | Transistor a effet de champ, a couches minces de bande d'energie controlee. |
| US5166766A (en) * | 1991-10-15 | 1992-11-24 | United Technologies Corporation | Thick transparent semiconductor substrate heterojunction acoustic charge transport multiple quantum well spatial light modulator |
-
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- 1993-02-26 JP JP03879493A patent/JP3264337B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-22 US US08/701,666 patent/US5773853A/en not_active Expired - Fee Related
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| Publication number | Publication date |
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