JPH0818037A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
- Publication number
- JPH0818037A JPH0818037A JP15013194A JP15013194A JPH0818037A JP H0818037 A JPH0818037 A JP H0818037A JP 15013194 A JP15013194 A JP 15013194A JP 15013194 A JP15013194 A JP 15013194A JP H0818037 A JPH0818037 A JP H0818037A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gaas
- compound semiconductor
- semiconductor device
- relaxation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 150000001875 compounds Chemical class 0.000 title claims abstract description 35
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims abstract description 144
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 229910052785 arsenic Inorganic materials 0.000 claims abstract description 31
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims abstract description 31
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052733 gallium Inorganic materials 0.000 claims abstract description 8
- 230000005669 field effect Effects 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 287
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 142
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010703 silicon Substances 0.000 claims description 23
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 19
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical group [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 claims description 17
- 229910052738 indium Inorganic materials 0.000 claims description 7
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 7
- 230000002040 relaxant effect Effects 0.000 claims description 7
- 230000005533 two-dimensional electron gas Effects 0.000 claims description 5
- 239000002356 single layer Substances 0.000 claims description 2
- 229910052741 iridium Inorganic materials 0.000 abstract 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 22
- 230000007547 defect Effects 0.000 description 14
- 239000013078 crystal Substances 0.000 description 11
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 238000001451 molecular beam epitaxy Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 229920006395 saturated elastomer Polymers 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 240000002329 Inga feuillei Species 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000000171 gas-source molecular beam epitaxy Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 102100031920 Dihydrolipoyllysine-residue succinyltransferase component of 2-oxoglutarate dehydrogenase complex, mitochondrial Human genes 0.000 description 1
- 101000992065 Homo sapiens Dihydrolipoyllysine-residue succinyltransferase component of 2-oxoglutarate dehydrogenase complex, mitochondrial Proteins 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001773 deep-level transient spectroscopy Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】電界効果トランジスタを有する化合物半導体装
置に関し、電子デバイスの高周波出力、線形性、効率の
低下などの高周波特性を良くすること。 【構成】基板１と、前記基板１上に設けられ、砒素の含
有量がガリウムの含有量に比して大きいガリウム砒素よ
りなる第１緩和層２と、前記第１緩和層２上に設けられ
た、インジウムを含有する化合物半導体よりなる第２緩
和層４，５と、前記第２緩和層４，５上に形成された能
動層７とを含む。
置に関し、電子デバイスの高周波出力、線形性、効率の
低下などの高周波特性を良くすること。 【構成】基板１と、前記基板１上に設けられ、砒素の含
有量がガリウムの含有量に比して大きいガリウム砒素よ
りなる第１緩和層２と、前記第１緩和層２上に設けられ
た、インジウムを含有する化合物半導体よりなる第２緩
和層４，５と、前記第２緩和層４，５上に形成された能
動層７とを含む。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体装置に関
し、より詳しくは、電界効果トランジスタを有する化合
物半導体装置に関する。
し、より詳しくは、電界効果トランジスタを有する化合
物半導体装置に関する。
【０００２】
【従来の技術】衛星通信や移動体通信のためのマイクロ
波デバイスとして使用されているパワーＦＥＴは、使用
周波数が高いこと、寿命が長いこと、電力効率が高いこ
と、小型であることが要求されている。このような要求
を考慮した化合物半導体電界効果トランジスタが製造さ
れ、その１つとして、GaAsＭＥＳＦＥＴがある。
波デバイスとして使用されているパワーＦＥＴは、使用
周波数が高いこと、寿命が長いこと、電力効率が高いこ
と、小型であることが要求されている。このような要求
を考慮した化合物半導体電界効果トランジスタが製造さ
れ、その１つとして、GaAsＭＥＳＦＥＴがある。
【０００３】GaAsＭＥＳＦＥＴにおいて、半絶縁性GaAs
基板を介して生じるバックゲート効果やサイドゲート効
果を避けるために、低温成長（ＬＴＢ（low temperatur
e buffer))GaAsバッファ層を使用することが次の文献
〔１〕で報告されている。 〔１〕F. W. Smith et al., IEEE Electron Device Let
t. Vol.9, No.2, pp.77-80, 1988 そのＬＴＢGaAs層は２００〜３００℃の低温下でＭＢＥ
法によって成長され、これをアニールすることにより１
０6 Ωcmオーダの高抵抗が得られる。
基板を介して生じるバックゲート効果やサイドゲート効
果を避けるために、低温成長（ＬＴＢ（low temperatur
e buffer))GaAsバッファ層を使用することが次の文献
〔１〕で報告されている。 〔１〕F. W. Smith et al., IEEE Electron Device Let
t. Vol.9, No.2, pp.77-80, 1988 そのＬＴＢGaAs層は２００〜３００℃の低温下でＭＢＥ
法によって成長され、これをアニールすることにより１
０6 Ωcmオーダの高抵抗が得られる。
【０００４】そのＬＴＢGaAs層が高抵抗となるのは、
１．５％程度過剰に含まれる砒素によるものである。そ
の過剰砒素は高温のアニールによって砒素凝結粒として
存在する。ＬＴＢGaAs層を使用するＭＥＳＦＥＴは、例
えば図１３に示すような断面構造を有し、半絶縁性GaAs
基板101 の上には砒素過剰なＬＴＢGaAs層102 、温度調
整GaAs層103 及びノンドープのGaAs層103 が順に形成さ
れている。そのノンドープのGaAs層103 の上にはｎ型の
GaAsチャネル層105 が形成されている。そのＭＥＳＦＥ
Ｔのゲート電極106 は、GaAsチャネル層105 の上にショ
ッキー接触し、そのソース電極107 及びドレイン電極10
8 は、ゲート電極106 の両側でGaAsチャネル層105 にオ
ーミック接触している。ＭＥＳＦＥＴは、高抵抗のＬＴ
ＢGaAs層102によって高耐圧化が可能になる。
１．５％程度過剰に含まれる砒素によるものである。そ
の過剰砒素は高温のアニールによって砒素凝結粒として
存在する。ＬＴＢGaAs層を使用するＭＥＳＦＥＴは、例
えば図１３に示すような断面構造を有し、半絶縁性GaAs
基板101 の上には砒素過剰なＬＴＢGaAs層102 、温度調
整GaAs層103 及びノンドープのGaAs層103 が順に形成さ
れている。そのノンドープのGaAs層103 の上にはｎ型の
GaAsチャネル層105 が形成されている。そのＭＥＳＦＥ
Ｔのゲート電極106 は、GaAsチャネル層105 の上にショ
ッキー接触し、そのソース電極107 及びドレイン電極10
8 は、ゲート電極106 の両側でGaAsチャネル層105 にオ
ーミック接触している。ＭＥＳＦＥＴは、高抵抗のＬＴ
ＢGaAs層102によって高耐圧化が可能になる。
【０００５】なお、ノンドープGaAs層104 の代わりにAl
GaAs層を形成するデバイスも提案されている。
GaAs層を形成するデバイスも提案されている。
【０００６】
【発明が解決しようとする課題】上記したGaAsチャネル
層105 は約６００℃の温度でエピタキシャル成長される
が、その成長時の熱によってＬＴＢGaAs層102 の結晶欠
陥がGaAsチャネル層105に広がる。その欠陥は、GaAsチ
ャネル層105 の結晶性を悪くし、これによりＭＥＳＦＥ
Ｔの高周波出力特性や効率を悪くするという問題があ
る。
層105 は約６００℃の温度でエピタキシャル成長される
が、その成長時の熱によってＬＴＢGaAs層102 の結晶欠
陥がGaAsチャネル層105に広がる。その欠陥は、GaAsチ
ャネル層105 の結晶性を悪くし、これによりＭＥＳＦＥ
Ｔの高周波出力特性や効率を悪くするという問題があ
る。
【０００７】ところで、化合物半導体電子デバイスでは
高出力化にともないその電力は大きくなるが、高周波出
力として取り出される以外の電力は熱として外部に発散
される。ちなみにＡ級動作の場合に約５０％の印加電力
が熱になる。そのため熱の外部拡散を大きくして電子デ
バイスの特性を良くし、寿命を長くする必要があるが、
GaAsは熱伝導率が小さいので、GaAs基板の代わりにシリ
コン基板を使用して、その上にGaAs層を形成することも
考えられる。
高出力化にともないその電力は大きくなるが、高周波出
力として取り出される以外の電力は熱として外部に発散
される。ちなみにＡ級動作の場合に約５０％の印加電力
が熱になる。そのため熱の外部拡散を大きくして電子デ
バイスの特性を良くし、寿命を長くする必要があるが、
GaAsは熱伝導率が小さいので、GaAs基板の代わりにシリ
コン基板を使用して、その上にGaAs層を形成することも
考えられる。
【０００８】しかし、シリコン基板の上にGaAs層を形成
すると格子定数の相違からGaAs層に結晶欠陥が存在す
る。その欠陥の問題は、例えば特開昭６１─７０７１５
号、特開平３−３６７１７号公報等に記載されている。
このようなGaAs層に欠陥が生じると、その結晶欠陥によ
って耐圧の低下を招き、この耐圧の低下は、高周波出
力、線形性、効率の低下など高周波特性の低下につなが
る。
すると格子定数の相違からGaAs層に結晶欠陥が存在す
る。その欠陥の問題は、例えば特開昭６１─７０７１５
号、特開平３−３６７１７号公報等に記載されている。
このようなGaAs層に欠陥が生じると、その結晶欠陥によ
って耐圧の低下を招き、この耐圧の低下は、高周波出
力、線形性、効率の低下など高周波特性の低下につなが
る。
【０００９】本発明はこのような問題に鑑みてなされた
ものであって、電子デバイスの高周波出力、線形性、効
率の低下などの高周波特性を良くすることができる化合
物半導体装置を提供することを目的とする。
ものであって、電子デバイスの高周波出力、線形性、効
率の低下などの高周波特性を良くすることができる化合
物半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記した課題は、図１に
例示するように、基板と、前記基板上に設けられ、砒素
の含有量がガリウムの含有量に比して大きいガリウム砒
素よりなる第１緩和層と、前記第１緩和層上に設けられ
た、インジウムを含有する化合物半導体よりなる第２緩
和層と、前記第２緩和層上に形成された能動層とを有す
ることを特徴とする化合物半導体装置によって解決す
る。
例示するように、基板と、前記基板上に設けられ、砒素
の含有量がガリウムの含有量に比して大きいガリウム砒
素よりなる第１緩和層と、前記第１緩和層上に設けられ
た、インジウムを含有する化合物半導体よりなる第２緩
和層と、前記第２緩和層上に形成された能動層とを有す
ることを特徴とする化合物半導体装置によって解決す
る。
【００１１】前記第２緩和層が、インジウム・ガリウム
・砒素層であることを特徴とする化合物半導体装置によ
って解決する。前記インジウム・ガリウム・砒素層に含
まれる III族元素のインジウム組成比は０．３以上であ
ることを特徴とする化合物半導体装置によって解決す
る。前記インジウム・ガリウム・砒素層は、１００Å以
下であることを特徴とする化合物半導体装置によって解
決する。
・砒素層であることを特徴とする化合物半導体装置によ
って解決する。前記インジウム・ガリウム・砒素層に含
まれる III族元素のインジウム組成比は０．３以上であ
ることを特徴とする化合物半導体装置によって解決す
る。前記インジウム・ガリウム・砒素層は、１００Å以
下であることを特徴とする化合物半導体装置によって解
決する。
【００１２】前記第２緩和層は、単層であることを特徴
とする化合物半導体装置により解決する。前記第２緩和
層は、インジウム・ガリウム・砒素層とガリウム砒素層
とが交互に積層された超格子構造であることを特徴とす
る化合物半導体装置により解決する。
とする化合物半導体装置により解決する。前記第２緩和
層は、インジウム・ガリウム・砒素層とガリウム砒素層
とが交互に積層された超格子構造であることを特徴とす
る化合物半導体装置により解決する。
【００１３】前記基板は、ガリウム砒素またはシリコン
よりなることを特徴とする化合物半導体装置により解決
する。前記第１緩和層は、３００℃以下の温度で成長さ
れることを特徴とする化合物半導体装置により解決す
る。前記能動層は二次元電子ガス領域を有しており、こ
の二次元電子ガス領域をチャネルとする電界効果トラン
ジスタが形成されてなることを特徴とする化合物半導体
装置により解決する。
よりなることを特徴とする化合物半導体装置により解決
する。前記第１緩和層は、３００℃以下の温度で成長さ
れることを特徴とする化合物半導体装置により解決す
る。前記能動層は二次元電子ガス領域を有しており、こ
の二次元電子ガス領域をチャネルとする電界効果トラン
ジスタが形成されてなることを特徴とする化合物半導体
装置により解決する。
【００１４】前記能動層には、この能動層をチャネルと
する電界効果トランジスタが設けられてなることを特徴
とする化合物半導体装置によって解決する。
する電界効果トランジスタが設けられてなることを特徴
とする化合物半導体装置によって解決する。
【００１５】
【作 用】本発明によれば、砒素の含有量がガリウムに
比べて大きいガリウム砒素からなる第１の緩和層の上
に、インジウムを含有する化合物半導体よりなる第２の
緩和層を形成し、その上にさらに能動層を形成してい
る。これにより、第１の緩和層から拡散した砒素の量が
低減し、これにより電子デバイスの高周波出力、線形
性、効率などの高周波特性が改善されることが本発明者
によって確認された。第１の緩和層から拡散する砒素
は、能動層における０．３eV〜０．４eVの捕捉準位とし
て現れ、上記した第２の緩和層を第１の緩和層の上に形
成することにより、能動層における０．３eV〜０．４eV
の捕捉準位のピークが減少する。
比べて大きいガリウム砒素からなる第１の緩和層の上
に、インジウムを含有する化合物半導体よりなる第２の
緩和層を形成し、その上にさらに能動層を形成してい
る。これにより、第１の緩和層から拡散した砒素の量が
低減し、これにより電子デバイスの高周波出力、線形
性、効率などの高周波特性が改善されることが本発明者
によって確認された。第１の緩和層から拡散する砒素
は、能動層における０．３eV〜０．４eVの捕捉準位とし
て現れ、上記した第２の緩和層を第１の緩和層の上に形
成することにより、能動層における０．３eV〜０．４eV
の捕捉準位のピークが減少する。
【００１６】第１の緩和層がガリウム砒素（GaAs）から
構成される場合に、第２の緩和層の材料としてインジウ
ム・ガリウム・砒素（InGaAs）を採用することが好まし
い。そのインジウム組成比が０．３以上であると、その
効果が増すので好ましい。そのInGaAsは１００Å以下で
あることが、臨界膜厚の観点から好ましい。臨界膜厚を
越えると層に結晶欠陥が生じるからである。
構成される場合に、第２の緩和層の材料としてインジウ
ム・ガリウム・砒素（InGaAs）を採用することが好まし
い。そのインジウム組成比が０．３以上であると、その
効果が増すので好ましい。そのInGaAsは１００Å以下で
あることが、臨界膜厚の観点から好ましい。臨界膜厚を
越えると層に結晶欠陥が生じるからである。
【００１７】また、過剰な砒素を有するGaAs層の上にIn
GaAs層とGaAs層を交互に複数層形成することによって上
記した０．３eV〜０．４eVの捕捉準位はさらに低減する
ので、この構成を採用することは好ましい。過剰な砒素
を有するGaAs層が形成される基板としては、GaAsに限る
ものではなくシリコンであってもよい。シリコン基板の
方が放熱効果が大きくなる。基板がシリコンであって
も、その上の砒素過剰のGaAs層によって高抵抗層が導入
されることになるので、耐圧の低下が抑制され、この結
果、高周波特性が改善される。
GaAs層とGaAs層を交互に複数層形成することによって上
記した０．３eV〜０．４eVの捕捉準位はさらに低減する
ので、この構成を採用することは好ましい。過剰な砒素
を有するGaAs層が形成される基板としては、GaAsに限る
ものではなくシリコンであってもよい。シリコン基板の
方が放熱効果が大きくなる。基板がシリコンであって
も、その上の砒素過剰のGaAs層によって高抵抗層が導入
されることになるので、耐圧の低下が抑制され、この結
果、高周波特性が改善される。
【００１８】なお、過剰な砒素を有する第１の緩和層
は、３００℃以下の成長温度で形成される。
は、３００℃以下の成長温度で形成される。
【００１９】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 （第１実施例）図１(a),(b) は、本発明の第１実施例の
ＭＥＳＦＥＴの製造工程を示す断面図である。
いて説明する。 （第１実施例）図１(a),(b) は、本発明の第１実施例の
ＭＥＳＦＥＴの製造工程を示す断面図である。
【００２０】図１(a) において、厚さ６００μｍの半絶
縁性のGaAs（化合物半導体）基板１の上には、厚さ２０
００Åの低温成長GaAs層（ＬＴＢGaAs層）２が２００〜
３００℃の温度下で成長されている。このＬＴＢGaAs層
２は砒素の含有量がガリウムよりも多く、例えば５倍以
上多く含む過剰砒素層となっている。次に、成長温度を
５４０℃まで上昇させる。その温度上昇過程で、ＬＴＢ
GaAs層２の上に温度調整GaAs層３を５００Åの厚さに形
成する。この加熱温度の上昇によって低温成長GaAs層２
に含まれている過剰な砒素は凝結粒となって存在し、砒
素凝結粒はその周辺のGaAsとショットキー接触状態とな
る。この結果、低温成長GaAs層の抵抗は１０16Ωcmオー
ダとなる。
縁性のGaAs（化合物半導体）基板１の上には、厚さ２０
００Åの低温成長GaAs層（ＬＴＢGaAs層）２が２００〜
３００℃の温度下で成長されている。このＬＴＢGaAs層
２は砒素の含有量がガリウムよりも多く、例えば５倍以
上多く含む過剰砒素層となっている。次に、成長温度を
５４０℃まで上昇させる。その温度上昇過程で、ＬＴＢ
GaAs層２の上に温度調整GaAs層３を５００Åの厚さに形
成する。この加熱温度の上昇によって低温成長GaAs層２
に含まれている過剰な砒素は凝結粒となって存在し、砒
素凝結粒はその周辺のGaAsとショットキー接触状態とな
る。この結果、低温成長GaAs層の抵抗は１０16Ωcmオー
ダとなる。
【００２１】さらに、温度調整GaAs層３の上には、GaAs
層４とIny Ga1-y As歪層５をそれぞれ５０Åの厚さに交
互に複数層成長する。それらの層は例えば温度５３８℃
で成長される。ここで、Iny Ga1-y Asの組成比ｙは０．
３以上であることが望ましい。ここまで成長した層には
不純物をドープしない。この後に、Iny Ga1-y As歪層５
の上にノンドープ又はｐ型のGaAs層６を温度約６００℃
で約１００Åの厚さに形成する。続いて、シリコン濃度
１．５×１０17cm-3のｎ型のGaAsチャネル層（能動層）
７を３０００Åの厚さに形成する。
層４とIny Ga1-y As歪層５をそれぞれ５０Åの厚さに交
互に複数層成長する。それらの層は例えば温度５３８℃
で成長される。ここで、Iny Ga1-y Asの組成比ｙは０．
３以上であることが望ましい。ここまで成長した層には
不純物をドープしない。この後に、Iny Ga1-y As歪層５
の上にノンドープ又はｐ型のGaAs層６を温度約６００℃
で約１００Åの厚さに形成する。続いて、シリコン濃度
１．５×１０17cm-3のｎ型のGaAsチャネル層（能動層）
７を３０００Åの厚さに形成する。
【００２２】なお、Asを多く含むGaAs層２からGaAs層６
までが緩和層となる。次に、図１(b) に示すように、ゲ
ート領域にあるGaAsチャネル層７を１５００Åだけエッ
チングしてリセス構造を形成した。続いて、リセス構造
の凹部のGaAsチャネル層７の上にゲート電極８を形成す
る。さらに、リセス構造の２つの凸部のGaAsチャネル層
７にソース電極９とドレイン電極１０を形成する。ゲー
ト電極８、例えばタングステンシリサイド(WSi) から形
成されてチャネル層７とショットキー接触している。ま
た、ソース電極９とドレイン電極１０はAuGe／Auから形
成さて、チャネル層７とオーミック接触している。ゲー
ト電極８のチャネル長方向の幅（ゲート長）は例えば１
μｍとする。
までが緩和層となる。次に、図１(b) に示すように、ゲ
ート領域にあるGaAsチャネル層７を１５００Åだけエッ
チングしてリセス構造を形成した。続いて、リセス構造
の凹部のGaAsチャネル層７の上にゲート電極８を形成す
る。さらに、リセス構造の２つの凸部のGaAsチャネル層
７にソース電極９とドレイン電極１０を形成する。ゲー
ト電極８、例えばタングステンシリサイド(WSi) から形
成されてチャネル層７とショットキー接触している。ま
た、ソース電極９とドレイン電極１０はAuGe／Auから形
成さて、チャネル層７とオーミック接触している。ゲー
ト電極８のチャネル長方向の幅（ゲート長）は例えば１
μｍとする。
【００２３】なお、上記したGaAsチャネル層７は、リセ
ス構造とせずに同一平面上にゲート電極８、ソース電極
９及びドレイン電極１０を形成するようにしてもよい。
また、緩和層にはIny Ga1-y As層４が少なくとも１つあ
ればよく、その厚さを臨界膜厚以下にして、結晶欠陥の
発生を防止する必要がある。組成比ｙが０．３以上のの
場合には、結晶欠陥を抑制するためにその厚さを１００
Å以下とするのが好ましい。
ス構造とせずに同一平面上にゲート電極８、ソース電極
９及びドレイン電極１０を形成するようにしてもよい。
また、緩和層にはIny Ga1-y As層４が少なくとも１つあ
ればよく、その厚さを臨界膜厚以下にして、結晶欠陥の
発生を防止する必要がある。組成比ｙが０．３以上のの
場合には、結晶欠陥を抑制するためにその厚さを１００
Å以下とするのが好ましい。
【００２４】上記したＭＥＳＦＥＴはＭＢＥ(molecular
beam epitaxy)法、ＭＯＶＰＥ(molecular beam epitax
y)法、ＧＳＭＢＥ(gas source ＭＢＥ）法などにより形
成する（以下の実施例でも同様である）。以上のような
構成のＭＥＳＦＥＴについて、緩和層のGaAs層４とIny
Ga1-y As層５をそれぞれ膜厚５０Åとし、これらを４周
期繰り返して交互に成長し、組成比ｙを０．３とした場
合の高周波出力、効率等を分析した。それらの特性につ
いて、図１３に示すような緩和層としてノンドープのGa
As層104 を５００Åの厚さに形成した素子と比較した。
beam epitaxy)法、ＭＯＶＰＥ(molecular beam epitax
y)法、ＧＳＭＢＥ(gas source ＭＢＥ）法などにより形
成する（以下の実施例でも同様である）。以上のような
構成のＭＥＳＦＥＴについて、緩和層のGaAs層４とIny
Ga1-y As層５をそれぞれ膜厚５０Åとし、これらを４周
期繰り返して交互に成長し、組成比ｙを０．３とした場
合の高周波出力、効率等を分析した。それらの特性につ
いて、図１３に示すような緩和層としてノンドープのGa
As層104 を５００Åの厚さに形成した素子と比較した。
【００２５】まず、高周波出力電力とドレイン電流効率
とを調べた結果、図２のようになりＬＴＢ層の上にInGa
Asを形成しない図１３に示す従来装置では、高周波出力
電力のピークが３６dBm 、ドレイン電流効率のピークが
６１％であった。これに対して、Al0.3Ga0.7As層５を有
する本実施例では、高周波出力電力のピークが３７dBm
、ドレイン電流効率のピークが６８％となり、それら
の特性が良くなっていることがわかった。
とを調べた結果、図２のようになりＬＴＢ層の上にInGa
Asを形成しない図１３に示す従来装置では、高周波出力
電力のピークが３６dBm 、ドレイン電流効率のピークが
６１％であった。これに対して、Al0.3Ga0.7As層５を有
する本実施例では、高周波出力電力のピークが３７dBm
、ドレイン電流効率のピークが６８％となり、それら
の特性が良くなっていることがわかった。
【００２６】また、ＬＴＢGaAs層の上にIny Ga1-y As層
を形成しない図１３の構造の装置では、図４に見られる
ように、ドレイン電圧・ドレイン電流特性が飽和せずに
高電圧側に湧きだし電流が存在していることがわかる。
これに対し、本実施例では、図３に示すように、ドレイ
ン電圧・ドレイン電流特性は飽和し、湧きだし電流が殆
ど流れないことがわかった。なお、湧きだし電流は、Ga
Asチャネル層７よりも下の緩和層を流れる電流である。
を形成しない図１３の構造の装置では、図４に見られる
ように、ドレイン電圧・ドレイン電流特性が飽和せずに
高電圧側に湧きだし電流が存在していることがわかる。
これに対し、本実施例では、図３に示すように、ドレイ
ン電圧・ドレイン電流特性は飽和し、湧きだし電流が殆
ど流れないことがわかった。なお、湧きだし電流は、Ga
Asチャネル層７よりも下の緩和層を流れる電流である。
【００２７】このように、湧きだし電流が大幅に低減
し、高周波出力電力及びドレイン電流効率が改善された
のは次の理由による。ＤＬＴＳ(deep level transient
spectroscopy) 法によってGaAsチャネル層7,105 の深い
エネルギー準位を測定したところ、図５に示すような結
果が得られた。
し、高周波出力電力及びドレイン電流効率が改善された
のは次の理由による。ＤＬＴＳ(deep level transient
spectroscopy) 法によってGaAsチャネル層7,105 の深い
エネルギー準位を測定したところ、図５に示すような結
果が得られた。
【００２８】まず、ＬＴＢGaAs層の上にInのないGaAs層
を形成し、さらにその上にGaAsチャネル層を形成した従
来の装置（図１３）によれば、図５の破線で示すよう
に、０．３〜０．４eVの捕捉準位にピークが見られた。
これに対し、本実施例では、図５の実線に示すように捕
捉準位のピークは０．６eVに存在し、０．３〜０．４eV
の捕捉準位の密度は従来よりも大幅に低減した。
を形成し、さらにその上にGaAsチャネル層を形成した従
来の装置（図１３）によれば、図５の破線で示すよう
に、０．３〜０．４eVの捕捉準位にピークが見られた。
これに対し、本実施例では、図５の実線に示すように捕
捉準位のピークは０．６eVに存在し、０．３〜０．４eV
の捕捉準位の密度は従来よりも大幅に低減した。
【００２９】また、０．３〜０．４eVの捕捉準位密度を
調べたところ、図６の破線で示すように、緩和層にInを
含まない従来の構造によれば、チャネル層の深さが深く
なるにつれてその捕捉準位密度が高くなり、深さ１３０
０μｍで約６×１０15cm-3となっている。これに対し、
緩和層にInを含む本実施例の構造によれば、図６の実線
に示すように、０．３〜０．４eVの捕捉準位密度は１×
１０15cm-3と小さく、深さによらず殆ど一定であること
がわかった。なお、過剰砒素のGaAs層が形成されないデ
バイスにおいては、そのような捕捉準位は殆ど検出され
なかった。
調べたところ、図６の破線で示すように、緩和層にInを
含まない従来の構造によれば、チャネル層の深さが深く
なるにつれてその捕捉準位密度が高くなり、深さ１３０
０μｍで約６×１０15cm-3となっている。これに対し、
緩和層にInを含む本実施例の構造によれば、図６の実線
に示すように、０．３〜０．４eVの捕捉準位密度は１×
１０15cm-3と小さく、深さによらず殆ど一定であること
がわかった。なお、過剰砒素のGaAs層が形成されないデ
バイスにおいては、そのような捕捉準位は殆ど検出され
なかった。
【００３０】また、Iny Ga1-y As層の組成比ｙの値を変
えた場合の０．３〜０．４eVの捕捉準位密度と高周波出
力電力を調べたところ、図７に示すような結果が得られ
た。これによれば、組成比ｙを増加するにつれてその捕
捉準位密度が減少するとともに、高周波出力電力が改善
されたことがわかる。特に、高周波出力電力について
は、その特性曲線から組成比ｙが０．３以上の場合に特
性の明らかな改善が見られる。
えた場合の０．３〜０．４eVの捕捉準位密度と高周波出
力電力を調べたところ、図７に示すような結果が得られ
た。これによれば、組成比ｙを増加するにつれてその捕
捉準位密度が減少するとともに、高周波出力電力が改善
されたことがわかる。特に、高周波出力電力について
は、その特性曲線から組成比ｙが０．３以上の場合に特
性の明らかな改善が見られる。
【００３１】以上のことから、ＬＴＢGaAs層２の上でIn
を含ませたGaAsは、ＬＴＢGaAs層２からチャネル層７へ
の砒素の拡散を抑制する効果があり、これにより、高周
波出力電力特性及びドレイン電流効率が改善されると考
えられる。しかも、GaAs層４とIny Ga1-y As層５を交互
に複数重ねた場合に、砒素拡散を抑制する効果が大きく
なることから、GaAs層４とIny Ga1-y As層５を交互に複
数重ねた方が好ましいことがわかった。
を含ませたGaAsは、ＬＴＢGaAs層２からチャネル層７へ
の砒素の拡散を抑制する効果があり、これにより、高周
波出力電力特性及びドレイン電流効率が改善されると考
えられる。しかも、GaAs層４とIny Ga1-y As層５を交互
に複数重ねた場合に、砒素拡散を抑制する効果が大きく
なることから、GaAs層４とIny Ga1-y As層５を交互に複
数重ねた方が好ましいことがわかった。
【００３２】なお、図５において、０．８eVの捕捉準位
にピークが存在するが、これはＬＴＢGaAs層の有無に関
わらずに存在し、この捕捉準位密度は、電子デバイスに
おいてＬＴＢGaAs層を形成したことによる高周波特性、
効率の劣化とは関係ないことがわかる。 （第２実施例）図８は、本発明の第２実施例のＨＥＭＴ
を示す断面図で、第１実施例と同じようにＬＴＢGaAs層
とチャネル領域の間にIny Ga1-y As層層を形成した点で
構造が同じである。
にピークが存在するが、これはＬＴＢGaAs層の有無に関
わらずに存在し、この捕捉準位密度は、電子デバイスに
おいてＬＴＢGaAs層を形成したことによる高周波特性、
効率の劣化とは関係ないことがわかる。 （第２実施例）図８は、本発明の第２実施例のＨＥＭＴ
を示す断面図で、第１実施例と同じようにＬＴＢGaAs層
とチャネル領域の間にIny Ga1-y As層層を形成した点で
構造が同じである。
【００３３】図８において、厚さ６００μｍの半絶縁性
のGaAs基板１１の上には、膜厚２０００ÅのＬＴＢGaAs
層１２が２００〜３００℃の温度下で成長されている。
この低温成長GaAs層１２では、砒素の含有量がガリウム
に比べて５倍以上含むように成長させる。次に、成長温
度を５４０℃まで上昇させる。その温度上昇過程で、Ｌ
ＴＢGaAs層１２の上に温度調整GaAs層１３を５００Åの
厚さに形成する。この加熱温度の上昇によって低温成長
GaAs層１２に含まれている過剰な砒素は凝結粒となって
存在し、ＬＴＢGaAs層１２の抵抗は１０16Ωcmオーダと
なる。
のGaAs基板１１の上には、膜厚２０００ÅのＬＴＢGaAs
層１２が２００〜３００℃の温度下で成長されている。
この低温成長GaAs層１２では、砒素の含有量がガリウム
に比べて５倍以上含むように成長させる。次に、成長温
度を５４０℃まで上昇させる。その温度上昇過程で、Ｌ
ＴＢGaAs層１２の上に温度調整GaAs層１３を５００Åの
厚さに形成する。この加熱温度の上昇によって低温成長
GaAs層１２に含まれている過剰な砒素は凝結粒となって
存在し、ＬＴＢGaAs層１２の抵抗は１０16Ωcmオーダと
なる。
【００３４】さらに、温度調整GaAs層１３の上には、Ga
As層１４とIny Ga1-y As歪層１５がそれぞれ５０Åの厚
さに交互に複数層成長されている。それらの層は例えば
温度５３８℃で成長される。ここで、Iny Ga1-y Asの組
成比ｙは第１実施例と同様に０．３以上であることが望
ましい。次に、最上のIny Ga1-y As歪層１５の上にノン
ドープGaAs層１６を温度６００℃で約１００Åの厚さに
形成し、さらに、InGaAs能動層１７を１０００Åの厚さ
に形成する。なお、ＬＴＢGaAs層１２からGaAs層１６ま
でが緩和層となる。
As層１４とIny Ga1-y As歪層１５がそれぞれ５０Åの厚
さに交互に複数層成長されている。それらの層は例えば
温度５３８℃で成長される。ここで、Iny Ga1-y Asの組
成比ｙは第１実施例と同様に０．３以上であることが望
ましい。次に、最上のIny Ga1-y As歪層１５の上にノン
ドープGaAs層１６を温度６００℃で約１００Åの厚さに
形成し、さらに、InGaAs能動層１７を１０００Åの厚さ
に形成する。なお、ＬＴＢGaAs層１２からGaAs層１６ま
でが緩和層となる。
【００３５】ここまで成長した層には不純物をドープし
ない。続いて、能動層１７の上にｎ型InAlAs電子供給層
１８を５００Å、n-InGaAsキャップ層１９を１０００Å
の厚さに形成する。n-InAlAs電子供給層１８とn-InGaAs
キャップ層１９のシリコン不純物濃度はともに１×１０
18／cm3 とする。能動層１７と電子供給層１８の界面に
は二次元電子ガス（２ＤＥＧ）が生成される。
ない。続いて、能動層１７の上にｎ型InAlAs電子供給層
１８を５００Å、n-InGaAsキャップ層１９を１０００Å
の厚さに形成する。n-InAlAs電子供給層１８とn-InGaAs
キャップ層１９のシリコン不純物濃度はともに１×１０
18／cm3 とする。能動層１７と電子供給層１８の界面に
は二次元電子ガス（２ＤＥＧ）が生成される。
【００３６】以上のような化合物半導体の積層工程を終
えた後に、通常のフォトリソグラフィー技術におけるレ
ジストプロセスを適用することにより、ゲート領域のキ
ャップ層１９を除去してリセス構造を形成する。そし
て、ゲート領域の両側のキャップ層１９の上にソース電
極２０とドレイン電極２１を形成する。ソース／ドレイ
ン電極２０，２１は、AuGe／Auから形成する。
えた後に、通常のフォトリソグラフィー技術におけるレ
ジストプロセスを適用することにより、ゲート領域のキ
ャップ層１９を除去してリセス構造を形成する。そし
て、ゲート領域の両側のキャップ層１９の上にソース電
極２０とドレイン電極２１を形成する。ソース／ドレイ
ン電極２０，２１は、AuGe／Auから形成する。
【００３７】次に、ソース電極２０、ドレイン電極２１
と２ＤＥＧとのオーミックコンタクトを取るための合金
化処理を行った後に、 WSi等からなるゲート電極２２を
電子供給層１８上にショットキー接触させ、ＨＥＭＴを
完成させる。この実施例においても、第１実施例と同じ
ように能動層１７とＬＴＢGaAs層１２の間にIny Ga1-y
As層１４が存在し、低温成長GaAs層に含まれる過剰な砒
素の能動層１７への拡散はIny Ga1-y As層１４によって
阻止され、高周波出力電圧特性、ドレイン電流効率が改
善される。
と２ＤＥＧとのオーミックコンタクトを取るための合金
化処理を行った後に、 WSi等からなるゲート電極２２を
電子供給層１８上にショットキー接触させ、ＨＥＭＴを
完成させる。この実施例においても、第１実施例と同じ
ように能動層１７とＬＴＢGaAs層１２の間にIny Ga1-y
As層１４が存在し、低温成長GaAs層に含まれる過剰な砒
素の能動層１７への拡散はIny Ga1-y As層１４によって
阻止され、高周波出力電圧特性、ドレイン電流効率が改
善される。
【００３８】なお、上記した電子供給層１８は、リセス
構造とせずに同一平面上にゲート電極２２、ソース電極
２０及びドレイン電極２１を形成するようにしてもよ
い。またIny Ga1-y As層１４は、能動層１７とＬＴＢGa
As層１２の間に少なくとも１層あればよく、その厚さを
臨界膜厚以下にして結晶欠陥の発生を防止する。 （第３実施例）図９は、本発明の第３実施例を示すＭＥ
ＳＦＥＴの断面図である。
構造とせずに同一平面上にゲート電極２２、ソース電極
２０及びドレイン電極２１を形成するようにしてもよ
い。またIny Ga1-y As層１４は、能動層１７とＬＴＢGa
As層１２の間に少なくとも１層あればよく、その厚さを
臨界膜厚以下にして結晶欠陥の発生を防止する。 （第３実施例）図９は、本発明の第３実施例を示すＭＥ
ＳＦＥＴの断面図である。
【００３９】図において、ノンドープのシリコン基板３
１の上には、膜厚２０００Åの低温成長GaAs層（ＬＴＢ
GaAs層）３２が２００℃以下の温度で成長されている。
このＬＴＢGaAs層３２は砒素の含有量がガリウムに比べ
て多く、例えば５倍以上含まれて成長される。ＬＴＢGa
As層３２上にはノンドープのIny Ga1-y As層３３が形成
されている。このIny Ga1-y As層３３は、２００℃以下
の低い温度から６００℃程度に温度を上昇させながら成
長される。Iny Ga1-y As層３３の厚さは臨界膜厚以下で
あり、その上に積層される半導体層の結晶欠陥の発生を
抑える。
１の上には、膜厚２０００Åの低温成長GaAs層（ＬＴＢ
GaAs層）３２が２００℃以下の温度で成長されている。
このＬＴＢGaAs層３２は砒素の含有量がガリウムに比べ
て多く、例えば５倍以上含まれて成長される。ＬＴＢGa
As層３２上にはノンドープのIny Ga1-y As層３３が形成
されている。このIny Ga1-y As層３３は、２００℃以下
の低い温度から６００℃程度に温度を上昇させながら成
長される。Iny Ga1-y As層３３の厚さは臨界膜厚以下で
あり、その上に積層される半導体層の結晶欠陥の発生を
抑える。
【００４０】Iny Ga1-y As層３３を形成する際の加熱温
度によってＬＴＢGaAs層３２に含まれている過剰な砒素
は凝結粒となり、これによりＬＴＢGaAs層３２は高抵抗
となる。なお、Iny Ga1-y Asの組成比ｙは０．２以上で
あることが望ましい。なお、ＬＴＢGaAs層３２とIny Ga
1-y As層３３によって緩衝層が構成される。Iny Ga1-y
As層３３上には、温度６３０℃でｎ型のGaAsチャネル層
（能動層）３４が３０００Åの厚さに成長されている。
GaAsチャネル層３４には、不純物濃度１．５×１０17cm
-3でシリコンが含有されている。ＬＴＢGaAs層３２から
GaAsチャネル層３４まではＭＢＥ法などにより順に成長
される。
度によってＬＴＢGaAs層３２に含まれている過剰な砒素
は凝結粒となり、これによりＬＴＢGaAs層３２は高抵抗
となる。なお、Iny Ga1-y Asの組成比ｙは０．２以上で
あることが望ましい。なお、ＬＴＢGaAs層３２とIny Ga
1-y As層３３によって緩衝層が構成される。Iny Ga1-y
As層３３上には、温度６３０℃でｎ型のGaAsチャネル層
（能動層）３４が３０００Åの厚さに成長されている。
GaAsチャネル層３４には、不純物濃度１．５×１０17cm
-3でシリコンが含有されている。ＬＴＢGaAs層３２から
GaAsチャネル層３４まではＭＢＥ法などにより順に成長
される。
【００４１】GaAsチャネル層３４の上には、 WSiよりな
るゲート電極３５が形成され、さらに、ゲート電極３５
の両側のGaAsチャネル層３４の上には、AuGe／Auからな
るソース電極３６及びドレイン電極３７が形成されてい
る。以上述べた構造によれば、図１０に示すように、ソ
ース・ドレイン電圧とドレイン電流の関係を示す曲線が
飽和し、良好なトランジスタ特性が得られた。これに対
して、ＬＴＢGaAsを形成せずに、シリコン基板の上にノ
ンドープGaAsバッファ層、ｎ型GaAs層を準位形成してな
るＭＥＳＦＥＴによれば、図１１に示すように、ソース
・ドレイン電圧とドレイン電流の関係を示す曲線が飽和
せず、湧きだし電流が生じていることがわかった。
るゲート電極３５が形成され、さらに、ゲート電極３５
の両側のGaAsチャネル層３４の上には、AuGe／Auからな
るソース電極３６及びドレイン電極３７が形成されてい
る。以上述べた構造によれば、図１０に示すように、ソ
ース・ドレイン電圧とドレイン電流の関係を示す曲線が
飽和し、良好なトランジスタ特性が得られた。これに対
して、ＬＴＢGaAsを形成せずに、シリコン基板の上にノ
ンドープGaAsバッファ層、ｎ型GaAs層を準位形成してな
るＭＥＳＦＥＴによれば、図１１に示すように、ソース
・ドレイン電圧とドレイン電流の関係を示す曲線が飽和
せず、湧きだし電流が生じていることがわかった。
【００４２】また、上記した本実施例のＭＥＳＦＥＴで
は、シリコン基板３１の上に形成されるＬＴＢGaAs層３
２は高抵抗であり、しかも、Iny Ga1-y As層３３は第１
実施例と同様にＬＴＢGaAs層３２の結晶欠陥がチャネル
層３４に広がることを抑制するので、ＭＥＳＦＥＴの耐
圧は大きくなり、高周波出力、線形性、効率などの特性
が良くなる。 （第４実施例）図１２は、本発明の第４実施例のＭＥＳ
ＦＥＴを示す断面図である。
は、シリコン基板３１の上に形成されるＬＴＢGaAs層３
２は高抵抗であり、しかも、Iny Ga1-y As層３３は第１
実施例と同様にＬＴＢGaAs層３２の結晶欠陥がチャネル
層３４に広がることを抑制するので、ＭＥＳＦＥＴの耐
圧は大きくなり、高周波出力、線形性、効率などの特性
が良くなる。 （第４実施例）図１２は、本発明の第４実施例のＭＥＳ
ＦＥＴを示す断面図である。
【００４３】図１２において、ノンドープのシリコン基
板基板４１の上には、膜厚２０００ÅのＬＴＢGaAs層４
２が２００℃以下の温度で成長されている。このＬＴＢ
GaAs層４２は、砒素の含有量がガリウムよりも多くなっ
ている。ＬＴＢGaAs層４２の上には温度調整GaAs層４３
が５００Åの厚さに形成されている。温度調整GaAs層４
３は、２００℃以下の低い温度から５４０℃程度に温度
を上昇させながら成長される。その温度上昇によって、
低温成長GaAs層４２に含まれている過剰な砒素は凝結粒
となって存在し、ＬＴＢGaAs層４２は高抵抗化する。
板基板４１の上には、膜厚２０００ÅのＬＴＢGaAs層４
２が２００℃以下の温度で成長されている。このＬＴＢ
GaAs層４２は、砒素の含有量がガリウムよりも多くなっ
ている。ＬＴＢGaAs層４２の上には温度調整GaAs層４３
が５００Åの厚さに形成されている。温度調整GaAs層４
３は、２００℃以下の低い温度から５４０℃程度に温度
を上昇させながら成長される。その温度上昇によって、
低温成長GaAs層４２に含まれている過剰な砒素は凝結粒
となって存在し、ＬＴＢGaAs層４２は高抵抗化する。
【００４４】また、温度調整GaAs層４３の上には、GaAs
層４４とIny Ga1-y As歪層４５がそれぞれ５０Åの厚さ
に交互に複数層成長されている。それらは例えば温度５
３８℃で成長される。ここで、Iny Ga1-y Asの組成比ｙ
は０．２以上であることが望ましい。以上の化合物半導
体層はノンドープで成長されている。最上のIny Ga1-y
As歪層４５の上には、ノンドープ又はｐ型のGaAs層４６
が温度６００℃で約１００Åの厚さに形成され、さらに
その上にはシリコン濃度１．５×１０17cm-3のｎ型のGa
Asチャネル層（能動層）４７が１５００Åの厚さに形成
されている。ＬＴＢGaAs層４２からGaAsチャネル層４７
までは、ＭＢＥ法などにより順に成長される。
層４４とIny Ga1-y As歪層４５がそれぞれ５０Åの厚さ
に交互に複数層成長されている。それらは例えば温度５
３８℃で成長される。ここで、Iny Ga1-y Asの組成比ｙ
は０．２以上であることが望ましい。以上の化合物半導
体層はノンドープで成長されている。最上のIny Ga1-y
As歪層４５の上には、ノンドープ又はｐ型のGaAs層４６
が温度６００℃で約１００Åの厚さに形成され、さらに
その上にはシリコン濃度１．５×１０17cm-3のｎ型のGa
Asチャネル層（能動層）４７が１５００Åの厚さに形成
されている。ＬＴＢGaAs層４２からGaAsチャネル層４７
までは、ＭＢＥ法などにより順に成長される。
【００４５】なお、ＬＴＢGaAs層４２からGaAs層４６ま
でが緩和層となる。GaAsチャネル層４７の上には、 WSi
よりなるゲート電極４８が形成され、さらに、ゲート電
極４８の両側のGaAsチャネル層４７の上には、AuGe／Au
からなるソース電極４９及びドレイン電極５０が形成さ
れている。以上によりＭＥＳＦＥＴが構成される。
でが緩和層となる。GaAsチャネル層４７の上には、 WSi
よりなるゲート電極４８が形成され、さらに、ゲート電
極４８の両側のGaAsチャネル層４７の上には、AuGe／Au
からなるソース電極４９及びドレイン電極５０が形成さ
れている。以上によりＭＥＳＦＥＴが構成される。
【００４６】以上の構造によれば、ソース・ドレイン電
圧とドレイン電流の関係を示す曲線が飽和し、良好なト
ランジスタ特性が得られた。また、シリコン基板４１の
上に形成されるＬＴＢGaAs層４２は高抵抗であり、しか
も、Iny Ga1-y As層４４は、第１実施例と同様にＬＴＢ
GaAs層４２の結晶欠陥がチャネル層４７に広がることを
抑制するので、そのＭＥＳＦＥＴの耐圧は大きくなり、
高周波出力、線形性、効率などの特性が良くなった。
圧とドレイン電流の関係を示す曲線が飽和し、良好なト
ランジスタ特性が得られた。また、シリコン基板４１の
上に形成されるＬＴＢGaAs層４２は高抵抗であり、しか
も、Iny Ga1-y As層４４は、第１実施例と同様にＬＴＢ
GaAs層４２の結晶欠陥がチャネル層４７に広がることを
抑制するので、そのＭＥＳＦＥＴの耐圧は大きくなり、
高周波出力、線形性、効率などの特性が良くなった。
【００４７】なお、本実施例では、第３実施例と異なっ
てＬＴＢGaAs層４２の上にIny Ga1- y As歪層４５とGaAs
層４４を交互に複数層形成している。これによれば、In
y Ga 1-y As歪層を単層形成する場合に比べて砒素の能動
層への拡散が大幅に抑制される。これはIny Ga1-y As歪
層４５とGaAs層４４の界面に砒素が捕らえられるからと
考えられる。 （その他の実施例）基板の上に形成される砒素過剰なGa
As層は、InGaAs層と格子接合させて複数層形成し、その
上にGaAsとIny Ga1-y As層を交互に複数層形成してもよ
い。
てＬＴＢGaAs層４２の上にIny Ga1- y As歪層４５とGaAs
層４４を交互に複数層形成している。これによれば、In
y Ga 1-y As歪層を単層形成する場合に比べて砒素の能動
層への拡散が大幅に抑制される。これはIny Ga1-y As歪
層４５とGaAs層４４の界面に砒素が捕らえられるからと
考えられる。 （その他の実施例）基板の上に形成される砒素過剰なGa
As層は、InGaAs層と格子接合させて複数層形成し、その
上にGaAsとIny Ga1-y As層を交互に複数層形成してもよ
い。
【００４８】また、シリコン基板の上にＬＴＢGaAs層を
介して形成される電子デバイスは、ＭＥＳＦＥＴに限る
ものではなく、ＨＥＭＴであってもよい。
介して形成される電子デバイスは、ＭＥＳＦＥＴに限る
ものではなく、ＨＥＭＴであってもよい。
【００４９】
【発明の効果】以上述べたように本発明によれば、Asの
含有量がGaに比べて大きいGaAsからなる第１の緩和層の
上に、Inを含有する化合物半導体よりなる第２の緩和層
を形成し、その上にさらに能動層を形成している。これ
により、第１の緩和層から拡散した砒素の量が低減し、
これにより電子デバイスの高周波出力、線形性、効率な
どの高周波特性が改善できた。
含有量がGaに比べて大きいGaAsからなる第１の緩和層の
上に、Inを含有する化合物半導体よりなる第２の緩和層
を形成し、その上にさらに能動層を形成している。これ
により、第１の緩和層から拡散した砒素の量が低減し、
これにより電子デバイスの高周波出力、線形性、効率な
どの高周波特性が改善できた。
【００５０】第１の緩和層から拡散するAsは、能動層に
おいて０．３eV〜０．４eVの捕捉準位として現れ、上記
した第２の緩和層を第１の緩和層の上に形成することに
より、能動層における０．３eV〜０．４eVの捕捉準位が
減少する。第１の緩和層をGaAsから構成し、第２の緩和
層の材料としてInGaAsを採用する場合には、そのインジ
ウム組成比を０．３以上とすることにより、その捕捉準
位をさらに低減することができる。そのInGaAsの膜厚を
１００Å以下にすると結晶欠陥を生じ難くすることがで
きる。
おいて０．３eV〜０．４eVの捕捉準位として現れ、上記
した第２の緩和層を第１の緩和層の上に形成することに
より、能動層における０．３eV〜０．４eVの捕捉準位が
減少する。第１の緩和層をGaAsから構成し、第２の緩和
層の材料としてInGaAsを採用する場合には、そのインジ
ウム組成比を０．３以上とすることにより、その捕捉準
位をさらに低減することができる。そのInGaAsの膜厚を
１００Å以下にすると結晶欠陥を生じ難くすることがで
きる。
【００５１】また、過剰なAsを有するGaAs層の上にInGa
As層とGaAs層を交互に複数層形成することにより、０．
３〜０．４eVの捕捉準位をさらに低減することができ
る。過剰なAsを有するGaAs層が形成される基板として
は、GaAsに限るものではなくシリコンであってもよい。
シリコン基板の方が放熱効果を大きくできる。また、基
板がシリコンであっても、その上の砒素過剰のGaAs層に
よって高抵抗層が導入されることになるので、耐圧の低
下を抑制でき、この結果、高周波特性を改善できる。
As層とGaAs層を交互に複数層形成することにより、０．
３〜０．４eVの捕捉準位をさらに低減することができ
る。過剰なAsを有するGaAs層が形成される基板として
は、GaAsに限るものではなくシリコンであってもよい。
シリコン基板の方が放熱効果を大きくできる。また、基
板がシリコンであっても、その上の砒素過剰のGaAs層に
よって高抵抗層が導入されることになるので、耐圧の低
下を抑制でき、この結果、高周波特性を改善できる。
【図１】本発明の第１実施例に係るＭＥＳＦＥＴの製造
工程を示す断面図である。
工程を示す断面図である。
【図２】本発明の第１実施例のＭＥＳＦＥＴと従来構造
のＭＥＳＦＥＴの高周波入力電力に対する高周波出力電
力とドレイン電流効率を示す特性図である。
のＭＥＳＦＥＴの高周波入力電力に対する高周波出力電
力とドレイン電流効率を示す特性図である。
【図３】本発明の第１実施例のＭＥＳＦＥＴのドレイン
・ソース電圧とドレイン電流の関係を示すトランジスタ
特性図である。
・ソース電圧とドレイン電流の関係を示すトランジスタ
特性図である。
【図４】従来のＭＥＳＦＥＴのドレイン・ソース電圧と
ドレイン電流の関係を示すトランジスタ特性図である。
ドレイン電流の関係を示すトランジスタ特性図である。
【図５】本発明の第１実施例のＭＥＳＦＥＴと従来構造
のＭＥＳＦＥＴの能動層における捕捉準位密度と温度の
関係を示す図である。
のＭＥＳＦＥＴの能動層における捕捉準位密度と温度の
関係を示す図である。
【図６】本発明の第１実施例のＭＥＳＦＥＴと従来構造
のＭＥＳＦＥＴの能動層の深さと０．２〜０．３eVの捕
捉準位密度との関係を示す図である。
のＭＥＳＦＥＴの能動層の深さと０．２〜０．３eVの捕
捉準位密度との関係を示す図である。
【図７】本発明の第１実施例のＭＥＳＦＥＴを構成する
InGaAs層のIn組成比と０．２〜０．３eVの捕捉準位密度
との関係、およびInGaAs層のIn組成比と高周波出力電力
との関係を示す特性図である。
InGaAs層のIn組成比と０．２〜０．３eVの捕捉準位密度
との関係、およびInGaAs層のIn組成比と高周波出力電力
との関係を示す特性図である。
【図８】本発明の第２実施例に係るＨＥＭＴを示す断面
図である。
図である。
【図９】本発明の第３実施例に係るＭＥＳＦＥＴを示す
断面図である。
断面図である。
【図１０】本発明の第３実施例のＭＥＳＦＥＴのドレイ
ン・ソース電圧とドレイン電流の関係を示すトランジス
タ特性図である。
ン・ソース電圧とドレイン電流の関係を示すトランジス
タ特性図である。
【図１１】シリコン基板の上にInGaAs層を介さずに形成
された従来のＭＥＳＦＥＴのドレイン・ソース電圧とド
レイン電流の関係を示すトランジスタ特性図である。
された従来のＭＥＳＦＥＴのドレイン・ソース電圧とド
レイン電流の関係を示すトランジスタ特性図である。
【図１２】本発明の第４実施例に係るＭＥＳＦＥＴを示
す断面図である。
す断面図である。
【図１３】従来のＭＥＳＦＥＴを示す断面図である。
１ GaAs基板 ２ ＬＴＢGaAs層 ３ 温度調整GaAs層 ４ GaAs層 ５ Iny Ga1-y As層 ６ ノンドープGaAs層 ７ GaAsチャネル層（能動層） ８ ゲート電極 ９ ソース電極 １０ ドレイン電極 １１ GaAs基板 １２ ＬＴＢGaAs層 １３ 温度調整GaAs層 １４ GaAs層 １５ Iny Ga1-y As層 １６ ノンドープGaAs層 １７ GaAs能動層 １８ InAlAs電子供給層 １９ キャップ層 ２０ ソース電極 ２１ ドレイン電極 ２２ ゲート電極 ３１ シリコン基板 ３２ ＬＴＢGaAs ３３ Iny Ga1-y As層 ３４ チャネル層 ３５ ゲート電極 ３６ ソース電極 ３７ ドレイン電極 ４１ シリコン基板 ４２ ＬＴＢGaAs層 ４３ 温度調整GaAs層 ４４ GaAs層 ４５ Iny Ga1-y As層 ４６ ノンドープGaAs層 ４７ GaAsチャネル層（能動層） ４８ ゲート電極 ４９ ソース電極 ４０ ドレイン電極
Claims (10)
- 【請求項１】基板と、 前記基板上に設けられ、砒素の含有量がガリウムの含有
量に比して大きいガリウム砒素よりなる第１緩和層と、 前記第１緩和層上に設けられた、インジウムを含有する
化合物半導体よりなる第２緩和層と、 前記第２緩和層上に形成された能動層とを有することを
特徴とする化合物半導体装置。 - 【請求項２】前記第２緩和層が、インジウム・ガリウム
・砒素層であることを特徴とする請求項１記載の化合物
半導体装置。 - 【請求項３】前記インジウム・ガリウム・砒素層に含ま
れる III族元素のインジウム組成比は０．３以上である
ことを特徴とする請求項２記載の化合物半導体装置。 - 【請求項４】前記インジウム・ガリウム・砒素層は、１
００Å以下であることを特徴とする請求項２記載の化合
物半導体装置。 - 【請求項５】前記第２緩和層は、単層であることを特徴
とする請求項２ないし４記載の化合物半導体装置。 - 【請求項６】前記第２緩和層は、インジウム・ガリウム
・砒素層とガリウム砒素層とが交互に積層された超格子
構造であることを特徴とする請求項１記載の化合物半導
体装置。 - 【請求項７】前記基板は、ガリウム砒素またはシリコン
よりなることを特徴とする請求項１記載の化合物半導体
装置。 - 【請求項８】前記第１緩和層は、３００℃以下の温度で
成長されることを特徴とする請求項１記載の化合物半導
体装置。 - 【請求項９】前記能動層は二次元電子ガス領域を有して
おり、この二次元電子ガス領域をチャネルとする電界効
果トランジスタが形成されてなることを特徴とする請求
項１記載の化合物半導体装置。 - 【請求項１０】前記能動層には、この能動層をチャネル
とする電界効果トランジスタが設けられてなることを特
徴とする請求項１記載の化合物半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15013194A JPH0818037A (ja) | 1994-06-30 | 1994-06-30 | 化合物半導体装置 |
| EP95104811A EP0690511A1 (en) | 1994-06-30 | 1995-03-31 | Compound semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15013194A JPH0818037A (ja) | 1994-06-30 | 1994-06-30 | 化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0818037A true JPH0818037A (ja) | 1996-01-19 |
Family
ID=15490165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15013194A Withdrawn JPH0818037A (ja) | 1994-06-30 | 1994-06-30 | 化合物半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0690511A1 (ja) |
| JP (1) | JPH0818037A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095873A (ja) * | 2005-09-28 | 2007-04-12 | Sumitomo Chemical Co Ltd | 電界効果トランジスタ用エピタキシャル基板 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429103B1 (en) * | 2000-04-13 | 2002-08-06 | Motorola, Inc. | MOCVD-grown emode HIGFET buffer |
| CN110034174A (zh) * | 2019-02-28 | 2019-07-19 | 华灿光电(苏州）有限公司 | 高电子迁移率晶体管外延片及其制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488237A (en) * | 1992-02-14 | 1996-01-30 | Sumitomo Electric Industries, Ltd. | Semiconductor device with delta-doped layer in channel region |
| JPH06224226A (ja) * | 1993-01-22 | 1994-08-12 | Fujitsu Ltd | 化合物半導体装置の製造方法及び化合物半導体装置 |
| JP3264337B2 (ja) * | 1993-02-26 | 2002-03-11 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
-
1994
- 1994-06-30 JP JP15013194A patent/JPH0818037A/ja not_active Withdrawn
-
1995
- 1995-03-31 EP EP95104811A patent/EP0690511A1/en not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095873A (ja) * | 2005-09-28 | 2007-04-12 | Sumitomo Chemical Co Ltd | 電界効果トランジスタ用エピタキシャル基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0690511A1 (en) | 1996-01-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6555851B2 (en) | High electron mobility transistor | |
| JP4469139B2 (ja) | 化合物半導体ｆｅｔ | |
| JP5501618B2 (ja) | 高電子移動トランジスタ（ｈｅｍｔ）、半導体デバイスおよびその製造方法 | |
| JP2581452B2 (ja) | 電界効果トランジスタ | |
| KR20190058668A (ko) | 반도체 디바이스 및 반도체 디바이스를 설계하는 방법 | |
| WO2014041736A1 (ja) | 窒化物半導体構造物 | |
| US5488237A (en) | Semiconductor device with delta-doped layer in channel region | |
| US7144765B2 (en) | Semiconductor device with Schottky electrode including lanthanum and boron, and manufacturing method thereof | |
| JP4028897B2 (ja) | 電界効果半導体装置 | |
| JP2010016089A (ja) | 電界効果トランジスタ、その製造方法、及び半導体装置 | |
| CN112201689B (zh) | 基于ⅲ族氮化物异质结的场效应晶体管及其制备方法 | |
| US20160211358A1 (en) | Semiconductor device | |
| JP2005005646A (ja) | 半導体装置 | |
| JPH0818037A (ja) | 化合物半導体装置 | |
| JP2015008244A (ja) | ヘテロ接合電界効果型トランジスタおよびその製造方法 | |
| JPH06188271A (ja) | 電界効果トランジスタ | |
| JPH02201934A (ja) | チャンネル限定層を使用するＧａＡｓ ＦＥＴの製造方法 | |
| JP2011254058A (ja) | 化合物半導体エピタキシャルウエハ及び高周波半導体装置 | |
| US5408111A (en) | Field-effect transistor having a double pulse-doped structure | |
| JP2530496B2 (ja) | 半導体ヘテロ構造およびその製造方法 | |
| JP3616745B2 (ja) | 半導体装置の製造方法 | |
| JP2004158772A (ja) | 電界効果トランジスタ | |
| JP3122474B2 (ja) | 電界効果トランジスタ | |
| KR970004485B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP2010267817A (ja) | 電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |