JPH06224226A - 化合物半導体装置の製造方法及び化合物半導体装置 - Google Patents
化合物半導体装置の製造方法及び化合物半導体装置Info
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- JPH06224226A JPH06224226A JP886793A JP886793A JPH06224226A JP H06224226 A JPH06224226 A JP H06224226A JP 886793 A JP886793 A JP 886793A JP 886793 A JP886793 A JP 886793A JP H06224226 A JPH06224226 A JP H06224226A
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- buffer layer
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Abstract
(57)【要約】
【目的】 ヘテロ接合界面に形成される２次元電子ガス
層をチャンネル層に利用する高電子移動度電界効果トラ
ンジスタなどの化合物半導体装置を製造する方法の改良
に関し、近接する素子間の電気的な相互干渉、特に、サ
イドゲート効果を低減すると同時に、結晶欠陥の少ない
高品質の化合物半導体結晶を成長することによって高周
波特性の劣化のない半導体装置を製造する方法を提供す
ることを目的とする。 【構成】 半絶縁性化合物半導体基板上に低温成長法や
ヒ素過剰供給法により高抵抗の層間分離・バッファ層を
形成し、この高抵抗の層間分離・バッファ層に発生した
結晶欠陥を、その上に格子定数の異なる化合物半導体を
歪層として成長するか、または、ガリウムの拡散長の増
大を可能にするＭＥＥ法を使用してバッファ層を形成す
ることによって緩和、吸収するように構成する。
層をチャンネル層に利用する高電子移動度電界効果トラ
ンジスタなどの化合物半導体装置を製造する方法の改良
に関し、近接する素子間の電気的な相互干渉、特に、サ
イドゲート効果を低減すると同時に、結晶欠陥の少ない
高品質の化合物半導体結晶を成長することによって高周
波特性の劣化のない半導体装置を製造する方法を提供す
ることを目的とする。 【構成】 半絶縁性化合物半導体基板上に低温成長法や
ヒ素過剰供給法により高抵抗の層間分離・バッファ層を
形成し、この高抵抗の層間分離・バッファ層に発生した
結晶欠陥を、その上に格子定数の異なる化合物半導体を
歪層として成長するか、または、ガリウムの拡散長の増
大を可能にするＭＥＥ法を使用してバッファ層を形成す
ることによって緩和、吸収するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ヘテロ接合界面に形成
される２次元電子ガス層をチャンネル層に利用する高電
子移動度電界効果トランジスタなどの化合物半導体装置
を製造する方法の改良に関するものであり、詳しくは、
近接する半導体装置間の電気的干渉による動作不良を防
止する改良に関する。
される２次元電子ガス層をチャンネル層に利用する高電
子移動度電界効果トランジスタなどの化合物半導体装置
を製造する方法の改良に関するものであり、詳しくは、
近接する半導体装置間の電気的干渉による動作不良を防
止する改良に関する。
【０００２】
【従来の技術】１例として高電子移動度トランジスタ
（以下、ＨＥＭＴと言う。）の従来の製造方法について
以下に説明する。
（以下、ＨＥＭＴと言う。）の従来の製造方法について
以下に説明する。
【０００３】ＧａＡｓ基板上に分子線エピタキシ法（Ｍ
ＢＥ法）または有機金属気相エピタキシ法（ＭＯＶＰＥ
法）を使用してＧａＡｓ能動層を０．５〜１μｍ厚に成
長し、その上にシリコンをドーピングしたＡｌＧａＡｓ
層を成長する。ゲート電極形成領域のＡｌＧａＡｓ層を
所望の厚さまでドライエッチング法を使用して薄くし、
そこに周知の方法を使用してアルミニウムよりなるゲー
ト電極を形成する。一方、ゲート電極を挟んでＡｌＧａ
Ａｓ層上に金を蒸着し、熱処理を施して合金化してソー
ス・ドレイン電極を形成する。
ＢＥ法）または有機金属気相エピタキシ法（ＭＯＶＰＥ
法）を使用してＧａＡｓ能動層を０．５〜１μｍ厚に成
長し、その上にシリコンをドーピングしたＡｌＧａＡｓ
層を成長する。ゲート電極形成領域のＡｌＧａＡｓ層を
所望の厚さまでドライエッチング法を使用して薄くし、
そこに周知の方法を使用してアルミニウムよりなるゲー
ト電極を形成する。一方、ゲート電極を挟んでＡｌＧａ
Ａｓ層上に金を蒸着し、熱処理を施して合金化してソー
ス・ドレイン電極を形成する。
【０００４】このようにして製造されたＨＥＭＴをもっ
て集積回路を構成した場合、隣接するＨＥＭＴが相互に
電気的に干渉するサイドゲート効果（バックゲート効果
とも言われている。）が発生することが知られている。
このサイドゲート効果とは、ＡデバイスとＢデバイスと
が、例えば酸素をイオン注入することによって形成され
る素子間絶縁領域によって相互に分離されているにもか
ゝわらず、Ａデバイスのソース電極とＢデバイスの任意
の電極（これをサイドゲートと言う。）との間に電圧
（これをサイドゲート電圧と言う。）が印加された場合
にリーク電流が流れ、その結果としてＡデバイスのしき
い値電圧Ｖthが変動するという現象を言う。
て集積回路を構成した場合、隣接するＨＥＭＴが相互に
電気的に干渉するサイドゲート効果（バックゲート効果
とも言われている。）が発生することが知られている。
このサイドゲート効果とは、ＡデバイスとＢデバイスと
が、例えば酸素をイオン注入することによって形成され
る素子間絶縁領域によって相互に分離されているにもか
ゝわらず、Ａデバイスのソース電極とＢデバイスの任意
の電極（これをサイドゲートと言う。）との間に電圧
（これをサイドゲート電圧と言う。）が印加された場合
にリーク電流が流れ、その結果としてＡデバイスのしき
い値電圧Ｖthが変動するという現象を言う。
【０００５】このサイドゲート効果の原因としては、基
板とエピタキシャル成長層との界面付近の不純物による
界面準位の存在や能動層中の不純物準位の存在によっ
て、その準位にトラップされていた電子または正孔が高
電界の印加により励起されて電流として流れるものと考
えられる。
板とエピタキシャル成長層との界面付近の不純物による
界面準位の存在や能動層中の不純物準位の存在によっ
て、その準位にトラップされていた電子または正孔が高
電界の印加により励起されて電流として流れるものと考
えられる。
【０００６】本発明の発明者らは、この基板とエピタキ
シャル層との界面付近に存在する不純物を低減すること
によって、ＨＥＭＴ集積回路におけるサイドゲート効果
を低減しうることを見出した。このことは下記の文献１
及び２に発表されている。
シャル層との界面付近に存在する不純物を低減すること
によって、ＨＥＭＴ集積回路におけるサイドゲート効果
を低減しうることを見出した。このことは下記の文献１
及び２に発表されている。
【０００７】T. Yokoyama et al., Reduction of Backg
ating Effect in HEMT's, IEEE Electron Device Lette
rs, Vol. EDL-8, No. 6, June 1987, pp280 〜281.・・
・文献１
ating Effect in HEMT's, IEEE Electron Device Lette
rs, Vol. EDL-8, No. 6, June 1987, pp280 〜281.・・
・文献１
【０００８】J. Saito et al., Effect of thermal etc
hing on GaAs substrate in molecular beam epitaxy,
Japan. J. Appl. Phys., Vol. 25, No. 8, 1986, pp121
6 〜1220・・・文献２
hing on GaAs substrate in molecular beam epitaxy,
Japan. J. Appl. Phys., Vol. 25, No. 8, 1986, pp121
6 〜1220・・・文献２
【０００９】この方法は、ＭＢＥ法によるＧａＡｓ層の
エピタキシャル成長の直前に、ヒ素分子線照射下でＧａ
Ａｓ基板を７５０℃以上の温度に加熱してＧａＡｓ基板
の表面層を約２００〜３００Åの深さに熱的にエッチン
グ（サーマルエッチング）することにより、ＧａＡｓ基
板の残留不純物、例えば炭素を除去して清浄なＧａＡｓ
基板表面上にＧａＡｓ層とｎ−ＡｌＧａＡｓ層とのヘテ
ロ構造をＭＢＥ法により成長するものである。サーマル
エッチングを実施しないでＧａＡｓ層をＭＢＥ成長した
場合には、ＧａＡｓ基板表面に残留している炭素等の不
純物がＧａＡｓ結晶中に取り込まれて基板とエピタキシ
ャル層との界面付近には浅い不純物準位が形成される。
この不純物は主に炭素であることを本発明の発明者は確
認している（文献２参照）。
エピタキシャル成長の直前に、ヒ素分子線照射下でＧａ
Ａｓ基板を７５０℃以上の温度に加熱してＧａＡｓ基板
の表面層を約２００〜３００Åの深さに熱的にエッチン
グ（サーマルエッチング）することにより、ＧａＡｓ基
板の残留不純物、例えば炭素を除去して清浄なＧａＡｓ
基板表面上にＧａＡｓ層とｎ−ＡｌＧａＡｓ層とのヘテ
ロ構造をＭＢＥ法により成長するものである。サーマル
エッチングを実施しないでＧａＡｓ層をＭＢＥ成長した
場合には、ＧａＡｓ基板表面に残留している炭素等の不
純物がＧａＡｓ結晶中に取り込まれて基板とエピタキシ
ャル層との界面付近には浅い不純物準位が形成される。
この不純物は主に炭素であることを本発明の発明者は確
認している（文献２参照）。
【００１０】サイドゲート効果低減のもう一つの方法と
して、低温成長バッファ層を形成する方法が知られてい
る。この方法は下記の文献３に発表されている。
して、低温成長バッファ層を形成する方法が知られてい
る。この方法は下記の文献３に発表されている。
【００１１】F. W. Smith et al., New MBE Buffer Use
d to Eliminate Backgating in GaAs MESFET's, IEEE E
lectron Device Letters, Vol. 9, No. 2, Feb. 1988,
pp77〜80. ・・・文献３
d to Eliminate Backgating in GaAs MESFET's, IEEE E
lectron Device Letters, Vol. 9, No. 2, Feb. 1988,
pp77〜80. ・・・文献３
【００１２】この方法は、ＭＢＥ法を使用してＧａＡｓ
基板上にＭＥＳＦＥＴ形成のためのＧａＡｓエピタキシ
ャル層を成長する場合に、ＧａＡｓバッファ層を１５０
〜３００℃の低温で成長し、その上に通常の成長温度６
００℃でｎ−ＧａＡｓ能動層を形成する方法である。こ
の方法によれば、サイドゲート電極までの距離が５０μ
ｍの場合にサイドゲート電圧を３０Ｖ印加してもＧａＡ
ｓＭＥＳＦＥＴのしきい値電圧の変動は発生せず、サイ
ドゲート効果が低減されることが確認されている（文献
３参照）。
基板上にＭＥＳＦＥＴ形成のためのＧａＡｓエピタキシ
ャル層を成長する場合に、ＧａＡｓバッファ層を１５０
〜３００℃の低温で成長し、その上に通常の成長温度６
００℃でｎ−ＧａＡｓ能動層を形成する方法である。こ
の方法によれば、サイドゲート電極までの距離が５０μ
ｍの場合にサイドゲート電圧を３０Ｖ印加してもＧａＡ
ｓＭＥＳＦＥＴのしきい値電圧の変動は発生せず、サイ
ドゲート効果が低減されることが確認されている（文献
３参照）。
【００１３】
【発明が解決しようとする課題】前記のサーマルエッチ
ング法によるサイドゲート効果の低減方法は制御性の点
で問題がある。７５０℃という極めて高い温度でＧａＡ
ｓ基板を加熱するため、エッチングと同時に選択的にヒ
素が脱離し、エッチング量の増加とゝもに表面モホロジ
が劣化し、面荒れが発生する。エッチング速度は照射す
るヒ素ビームの圧力にも依存するが、ヒ素圧力が１．５
×１０- 5 Ｔｏｒｒのときに約７０〜１００Å／ｍｉｎ
である。サイドゲート効果の低減は深さ約２００〜３０
０Åエッチングすることによって得られるが、これ以上
深くエッチングすると、表面モホロジの劣化によって集
積回路の製造が困難になる。
ング法によるサイドゲート効果の低減方法は制御性の点
で問題がある。７５０℃という極めて高い温度でＧａＡ
ｓ基板を加熱するため、エッチングと同時に選択的にヒ
素が脱離し、エッチング量の増加とゝもに表面モホロジ
が劣化し、面荒れが発生する。エッチング速度は照射す
るヒ素ビームの圧力にも依存するが、ヒ素圧力が１．５
×１０- 5 Ｔｏｒｒのときに約７０〜１００Å／ｍｉｎ
である。サイドゲート効果の低減は深さ約２００〜３０
０Åエッチングすることによって得られるが、これ以上
深くエッチングすると、表面モホロジの劣化によって集
積回路の製造が困難になる。
【００１４】また、前記の低温成長バッファ層を形成し
てサイドゲート効果を低減する方法は、通常のＧａＡｓ
成長温度である６００℃に比較して非常に低い温度でＧ
ａＡｓバッファ層を成長する必要があるため、基板温度
を６００℃の高温と１５０〜３００℃の低温との間を昇
降させるために時間を要し、また、低い温度を再現性よ
く制御することも困難である。
てサイドゲート効果を低減する方法は、通常のＧａＡｓ
成長温度である６００℃に比較して非常に低い温度でＧ
ａＡｓバッファ層を成長する必要があるため、基板温度
を６００℃の高温と１５０〜３００℃の低温との間を昇
降させるために時間を要し、また、低い温度を再現性よ
く制御することも困難である。
【００１５】さらに、この方法では、低温成長層に発生
した結晶欠陥がその上に成長する結晶層にまで貫通し、
ＨＥＭＴデバイスの高周波特性を劣化させることが下記
の文献４に発表されている。
した結晶欠陥がその上に成長する結晶層にまで貫通し、
ＨＥＭＴデバイスの高周波特性を劣化させることが下記
の文献４に発表されている。
【００１６】B. J-F. Lin et al., Anomalies in MODFE
T's with a Low-Temperature Buffer, IEEE trans. on
Electron Devices, 37(1990)46・・・文献４
T's with a Low-Temperature Buffer, IEEE trans. on
Electron Devices, 37(1990)46・・・文献４
【００１７】文献４には、３００℃の温度で成長したＧ
ａＡｓバッファ層上に比較的高い６２０℃という成長温
度で成長したＧａＡｓ層をバッファ層とし、その上に能
動層を形成する場合には、高周波特性が劣化するが、３
００℃の低温で成長したＧａＡｓバッファ層上に５３０
℃の成長温度でＧａＡｓ層をバッファ層として成長し、
その上に能動層を形成する場合には高周波特性の劣化が
なくなることが報告されている。
ａＡｓバッファ層上に比較的高い６２０℃という成長温
度で成長したＧａＡｓ層をバッファ層とし、その上に能
動層を形成する場合には、高周波特性が劣化するが、３
００℃の低温で成長したＧａＡｓバッファ層上に５３０
℃の成長温度でＧａＡｓ層をバッファ層として成長し、
その上に能動層を形成する場合には高周波特性の劣化が
なくなることが報告されている。
【００１８】しかし、このように成長温度を何段階にも
分けて制御する方法は、先に述べたように低温成長温度
の制御の困難さ以上に温度制御が難しくなり、また、繁
雑でもある。
分けて制御する方法は、先に述べたように低温成長温度
の制御の困難さ以上に温度制御が難しくなり、また、繁
雑でもある。
【００１９】本発明の目的は、これらの欠点を解消する
ことにあり、ＨＥＭＴやＭＥＳＦＥＴの集積回路などに
おいて問題となっている素子間の電気的な相互干渉、特
に、サイドゲート効果を低減すると同時に、結晶欠陥の
少ない高品質の化合物半導体結晶を成長することによっ
て高周波特性の劣化のない化合物半導体装置を製造する
方法及びその方法を使用して製造された化合物半導体装
置を提供することにある。
ことにあり、ＨＥＭＴやＭＥＳＦＥＴの集積回路などに
おいて問題となっている素子間の電気的な相互干渉、特
に、サイドゲート効果を低減すると同時に、結晶欠陥の
少ない高品質の化合物半導体結晶を成長することによっ
て高周波特性の劣化のない化合物半導体装置を製造する
方法及びその方法を使用して製造された化合物半導体装
置を提供することにある。
【００２０】
【課題を解決するための手段】上記の目的のうち、化合
物半導体装置の製造方法は、下記のいずれの手段によっ
ても達成される。
物半導体装置の製造方法は、下記のいずれの手段によっ
ても達成される。
【００２１】第１の手段は、半絶縁性化合物半導体基板
（１）上に、第１の化合物半導体を第１の温度で成長し
て層間分離・バッファ層（２）を形成する工程と、この
層間分離・バッファ層（２）上に、前記の第１の化合物
半導体とは格子定数の異なる第２の化合物半導体を前記
の第１の温度より高い第２の温度で臨界膜厚以下の膜厚
に成長して歪層（３）を形成する工程と、この歪層
（３）上に、前記の第１の化合物半導体よりなる能動層
（４）を形成する工程とを含んでいる化合物半導体装置
の製造方法である。
（１）上に、第１の化合物半導体を第１の温度で成長し
て層間分離・バッファ層（２）を形成する工程と、この
層間分離・バッファ層（２）上に、前記の第１の化合物
半導体とは格子定数の異なる第２の化合物半導体を前記
の第１の温度より高い第２の温度で臨界膜厚以下の膜厚
に成長して歪層（３）を形成する工程と、この歪層
（３）上に、前記の第１の化合物半導体よりなる能動層
（４）を形成する工程とを含んでいる化合物半導体装置
の製造方法である。
【００２２】第２の手段は、半絶縁性化合物半導体基板
（１）上に、化合物半導体結晶成長に必要な量より過剰
にヒ素を供給した状態で第１の化合物半導体を成長して
層間分離・バッファ層（２）を形成する工程と、この層
間分離・バッファ層（２）上に、前記の第１の化合物半
導体とは格子定数の異なる第２の化合物半導体を臨界膜
厚以下の膜厚に成長して歪層（３）を形成する工程と、
この歪層（３）上に前記の第１の化合物半導体よりなる
能動層（４）を形成する工程とを含んでいる化合物半導
体装置の製造方法である。
（１）上に、化合物半導体結晶成長に必要な量より過剰
にヒ素を供給した状態で第１の化合物半導体を成長して
層間分離・バッファ層（２）を形成する工程と、この層
間分離・バッファ層（２）上に、前記の第１の化合物半
導体とは格子定数の異なる第２の化合物半導体を臨界膜
厚以下の膜厚に成長して歪層（３）を形成する工程と、
この歪層（３）上に前記の第１の化合物半導体よりなる
能動層（４）を形成する工程とを含んでいる化合物半導
体装置の製造方法である。
【００２３】第３の手段は、第１の手段または第２の手
段の化合物半導体装置の製造方法において、前記の層間
分離・バッファ層（２）上に、前記の第２の化合物半導
体よりなる歪層（３）と前記の第１の化合物半導体より
なる薄層とを交互に複数層積層して形成する化合物半導
体装置の製造方法である。
段の化合物半導体装置の製造方法において、前記の層間
分離・バッファ層（２）上に、前記の第２の化合物半導
体よりなる歪層（３）と前記の第１の化合物半導体より
なる薄層とを交互に複数層積層して形成する化合物半導
体装置の製造方法である。
【００２４】第４の手段は、半絶縁性化合物半導体基板
（１）上に、第１の化合物半導体を第１の温度で成長し
て層間分離・バッファ層（２）を形成する工程と、この
層間分離・バッファ層（２）上に、成長温度を前記の第
１の温度より所定温度に昇温しながら III族原料とＶ族
原料とを交互に供給して前記の第１の化合物半導体より
なる能動層（４）を成長する工程とを含んでいる化合物
半導体装置の製造方法である。
（１）上に、第１の化合物半導体を第１の温度で成長し
て層間分離・バッファ層（２）を形成する工程と、この
層間分離・バッファ層（２）上に、成長温度を前記の第
１の温度より所定温度に昇温しながら III族原料とＶ族
原料とを交互に供給して前記の第１の化合物半導体より
なる能動層（４）を成長する工程とを含んでいる化合物
半導体装置の製造方法である。
【００２５】第５の手段は、半絶縁性化合物半導体基板
（１）上に、化合物半導体結晶成長に必要な量より過剰
にヒ素を供給した状態で第１の化合物半導体を成長して
層間分離・バッファ層（２）を形成する工程と、この層
間分離・バッファ層（２）上に、成長温度を所定温度に
昇温しながら III族原料とＶ族原料とを交互に供給して
前記の第１の化合物半導体よりなる能動層（４）を成長
する工程とを含んでいる化合物半導体装置の製造方法で
ある。
（１）上に、化合物半導体結晶成長に必要な量より過剰
にヒ素を供給した状態で第１の化合物半導体を成長して
層間分離・バッファ層（２）を形成する工程と、この層
間分離・バッファ層（２）上に、成長温度を所定温度に
昇温しながら III族原料とＶ族原料とを交互に供給して
前記の第１の化合物半導体よりなる能動層（４）を成長
する工程とを含んでいる化合物半導体装置の製造方法で
ある。
【００２６】第６の手段は、半絶縁性化合物半導体基板
（１）上に、第１の化合物半導体を第１の温度で成長し
て層間分離・バッファ層（２）を形成する工程と、Ｖ族
原料のみを供給しながら前記の半絶縁性化合物半導体基
板（１）の温度を前記の第１の温度より昇温し、所定の
温度に到達した後 III族原料とＶ族原料とを交互に供給
しながら前記の第１の化合物半導体よりなる能動層
（４）を成長する工程とを含んでいる化合物半導体装置
の製造方法である。
（１）上に、第１の化合物半導体を第１の温度で成長し
て層間分離・バッファ層（２）を形成する工程と、Ｖ族
原料のみを供給しながら前記の半絶縁性化合物半導体基
板（１）の温度を前記の第１の温度より昇温し、所定の
温度に到達した後 III族原料とＶ族原料とを交互に供給
しながら前記の第１の化合物半導体よりなる能動層
（４）を成長する工程とを含んでいる化合物半導体装置
の製造方法である。
【００２７】第７の手段は、半絶縁性化合物半導体基板
（１）上に、化合物半導体結晶成長に必要な量より過剰
にヒ素を供給した状態で第１の化合物半導体を成長して
層間分離・バッファ層（２）を形成する工程と、Ｖ族原
料のみを供給しながら前記の半絶縁性化合物半導体基板
（１）の温度を昇温し、所定の温度に到達した後 III族
原料とＶ族原料とを交互に供給しながら前記の第１の化
合物半導体よりなる能動層（４）を成長する工程とを含
んでいる化合物半導体装置の製造方法である。
（１）上に、化合物半導体結晶成長に必要な量より過剰
にヒ素を供給した状態で第１の化合物半導体を成長して
層間分離・バッファ層（２）を形成する工程と、Ｖ族原
料のみを供給しながら前記の半絶縁性化合物半導体基板
（１）の温度を昇温し、所定の温度に到達した後 III族
原料とＶ族原料とを交互に供給しながら前記の第１の化
合物半導体よりなる能動層（４）を成長する工程とを含
んでいる化合物半導体装置の製造方法である。
【００２８】上記の目的のうち、化合物半導体装置は、
半絶縁性化合物半導体基板（１）と、この半導体基板
（１）上に設けられ、内部にヒ素の結晶粒が形成された
第１の化合物半導体からなる層間分離・バッファ層
（２）と、この層間分離・バッファ層（２）上に設けら
れ、前記の第１の化合物半導体とは格子定数の異なる第
２の化合物半導体からなり、臨界膜厚以下の膜厚を有す
る歪層（３）と、この歪層（３）上に設けられ、前記の
第１の化合物半導体よりなる能動層（４）とを有する化
合物半導体装置によって達成される。
半絶縁性化合物半導体基板（１）と、この半導体基板
（１）上に設けられ、内部にヒ素の結晶粒が形成された
第１の化合物半導体からなる層間分離・バッファ層
（２）と、この層間分離・バッファ層（２）上に設けら
れ、前記の第１の化合物半導体とは格子定数の異なる第
２の化合物半導体からなり、臨界膜厚以下の膜厚を有す
る歪層（３）と、この歪層（３）上に設けられ、前記の
第１の化合物半導体よりなる能動層（４）とを有する化
合物半導体装置によって達成される。
【００２９】
【作用】化合物半導体層を、エピタキシャル成長可能な
温度範囲内で低い温度で成長するか、または、化合物半
導体結晶成長に必要な量より過剰にヒ素を供給して成長
すると、化合物半導体層中に直径２０〜５０Å程度のヒ
素の結晶粒が１ｃｍ3 当り１０18個程度形成される。こ
のヒ素金属と化合物半導体との界面にショットキ障壁が
形成され、この空乏層が化合物半導体層中に拡がること
によって高抵抗となって高抵抗層間分離・バリア層が形
成される。その結果、選択的イオン注入による素子間分
離層の形成と相まって横方向と縦方向とのいずれにおい
ても基板と能動領域との電気的分離がなされ、サイドゲ
ート効果が低減される。
温度範囲内で低い温度で成長するか、または、化合物半
導体結晶成長に必要な量より過剰にヒ素を供給して成長
すると、化合物半導体層中に直径２０〜５０Å程度のヒ
素の結晶粒が１ｃｍ3 当り１０18個程度形成される。こ
のヒ素金属と化合物半導体との界面にショットキ障壁が
形成され、この空乏層が化合物半導体層中に拡がること
によって高抵抗となって高抵抗層間分離・バリア層が形
成される。その結果、選択的イオン注入による素子間分
離層の形成と相まって横方向と縦方向とのいずれにおい
ても基板と能動領域との電気的分離がなされ、サイドゲ
ート効果が低減される。
【００３０】低温成長またはヒ素過剰な状態で成長した
層間分離・バッファ層には結晶欠陥が存在するが、この
結晶欠陥は、層間分離・バッファ層上に臨界膜厚以下の
厚さに形成される格子定数の異なる化合物半導体よりな
る歪層によって吸収されるか、または、 III族原料とＶ
族原料とを交互に供給することによって形成される化合
物半導体層によって吸収される。 III族原料とＶ族原料
とを交互に供給して化合物半導体層を形成する場合に
は、ガリウムの拡散長が増大することが知られており、
これによりガリウム空乏による欠陥と考えられる層間分
離・バッファ層から伝播される欠陥が吸収されるのであ
る。この結果、化合物半導体装置の高周波特性は改善さ
れ、素子のパルス応答速度などが改善される。
層間分離・バッファ層には結晶欠陥が存在するが、この
結晶欠陥は、層間分離・バッファ層上に臨界膜厚以下の
厚さに形成される格子定数の異なる化合物半導体よりな
る歪層によって吸収されるか、または、 III族原料とＶ
族原料とを交互に供給することによって形成される化合
物半導体層によって吸収される。 III族原料とＶ族原料
とを交互に供給して化合物半導体層を形成する場合に
は、ガリウムの拡散長が増大することが知られており、
これによりガリウム空乏による欠陥と考えられる層間分
離・バッファ層から伝播される欠陥が吸収されるのであ
る。この結果、化合物半導体装置の高周波特性は改善さ
れ、素子のパルス応答速度などが改善される。
【００３１】
【実施例】以下、図面を参照して、本発明の六つの実施
例に係る化合物半導体装置の製造方法について説明す
る。
例に係る化合物半導体装置の製造方法について説明す
る。
【００３２】図３参照 図３に本発明に係る化合物半導体装置の製造方法に使用
される分子線エピタキシ（ＭＢＥ）装置の構成図を示
す。図において、２１は結晶成長室であり、２２はゲー
トバルブであり、２３はヒータであり、２４は熱電対で
あり、２５はサセプタであり、２６は液体窒素シュラウ
ドであり、２７ａはＧａの分子線源ファーネスであり、
２７ｂはＡｌの分子線源ファーネスであり、２７ｃはＡ
ｓの分子線源ファーネスであり、２７ｄはＩｎの分子線
源ファーネスであり、２７ｅはＳｉの分子線源ファーネ
スであり、２８ａ乃至２８ｅはそれぞれ前記分子線源フ
ァーネスに対応するシャッタである。
される分子線エピタキシ（ＭＢＥ）装置の構成図を示
す。図において、２１は結晶成長室であり、２２はゲー
トバルブであり、２３はヒータであり、２４は熱電対で
あり、２５はサセプタであり、２６は液体窒素シュラウ
ドであり、２７ａはＧａの分子線源ファーネスであり、
２７ｂはＡｌの分子線源ファーネスであり、２７ｃはＡ
ｓの分子線源ファーネスであり、２７ｄはＩｎの分子線
源ファーネスであり、２７ｅはＳｉの分子線源ファーネ
スであり、２８ａ乃至２８ｅはそれぞれ前記分子線源フ
ァーネスに対応するシャッタである。
【００３３】第１例 図４参照 半絶縁性ＧａＡｓ基板１を図３に示すＭＢＥ装置の結晶
成長室２１のサセプタ２５に装着し、Ａｓ分子線源ファ
ーネス２７ｃのシャッタ２８ｃを開いてＡｓ分子線を照
射しつゝ、基板１の温度を例えば６３０℃に上昇し、そ
の状態を例えば１０分間保持することによってＧａＡｓ
基板１表面の自然酸化膜を除去する。以下、この工程を
サーマルクリーニング工程と言う。
成長室２１のサセプタ２５に装着し、Ａｓ分子線源ファ
ーネス２７ｃのシャッタ２８ｃを開いてＡｓ分子線を照
射しつゝ、基板１の温度を例えば６３０℃に上昇し、そ
の状態を例えば１０分間保持することによってＧａＡｓ
基板１表面の自然酸化膜を除去する。以下、この工程を
サーマルクリーニング工程と言う。
【００３４】図５参照 前記工程におけるＡｓ分子線照射を継続しながらＧａＡ
ｓ基板１の温度を６３０℃から２００℃へ降下させて保
持し、Ｇａ分子線源ファーネス２７ａのシャッタ２８ａ
を開き、厚さ１０００Å程度のノンドープのＧａＡｓ層
間分離・バッファ層２を低温成長する。このノンドープ
ＧａＡｓ層間分離・バッファ層２中には低温成長によっ
てヒ素の結晶粒が形成され、このヒ素金属とＧａＡｓ半
導体との界面にショットキ障壁が形成され、これによる
空乏層がＧａＡｓ結晶中に拡がることによって高抵抗と
なり、層間分離の役を果たす。なお、ＧａＡｓ層間分離
・バッファ層２の厚さは２００〜２０００Åの範囲で選
択することができる。
ｓ基板１の温度を６３０℃から２００℃へ降下させて保
持し、Ｇａ分子線源ファーネス２７ａのシャッタ２８ａ
を開き、厚さ１０００Å程度のノンドープのＧａＡｓ層
間分離・バッファ層２を低温成長する。このノンドープ
ＧａＡｓ層間分離・バッファ層２中には低温成長によっ
てヒ素の結晶粒が形成され、このヒ素金属とＧａＡｓ半
導体との界面にショットキ障壁が形成され、これによる
空乏層がＧａＡｓ結晶中に拡がることによって高抵抗と
なり、層間分離の役を果たす。なお、ＧａＡｓ層間分離
・バッファ層２の厚さは２００〜２０００Åの範囲で選
択することができる。
【００３５】ＧａＡｓ層間分離・バッファ層２を形成し
た後、Ａｓ分子線を照射しながらＧａＡｓ基板１の温度
を２００℃から６３０℃へ昇温する。昇温速度は２〜３
℃／ｓｅｃ（１２０〜１８０℃／ｍｉｎ）とする。
た後、Ａｓ分子線を照射しながらＧａＡｓ基板１の温度
を２００℃から６３０℃へ昇温する。昇温速度は２〜３
℃／ｓｅｃ（１２０〜１８０℃／ｍｉｎ）とする。
【００３６】ＧａＡｓ基板１を昇温すると同時に、さら
にＩｎ分子線源２７ｄのシャッタ２８ｄとＧａ分子線源
２７ａのシャッタ２８ａとを開いて、例えば厚さ１５ｎ
ｍ程度のノンドープのＩｎy Ｇａ1-y Ａｓ層３を成長す
る。このノンドープのＩｎyＧａ1-y Ａｓ層３のＩｎＧ
ａ組成ｙの値は０．２である。また、成長速度は３Å／
ｓｅｃであり、約５０秒間で１５ｎｍの厚さに成長す
る。この５０秒間にＧａＡｓ基板１の温度は２００℃か
ら３５０℃まで昇温する。
にＩｎ分子線源２７ｄのシャッタ２８ｄとＧａ分子線源
２７ａのシャッタ２８ａとを開いて、例えば厚さ１５ｎ
ｍ程度のノンドープのＩｎy Ｇａ1-y Ａｓ層３を成長す
る。このノンドープのＩｎyＧａ1-y Ａｓ層３のＩｎＧ
ａ組成ｙの値は０．２である。また、成長速度は３Å／
ｓｅｃであり、約５０秒間で１５ｎｍの厚さに成長す
る。この５０秒間にＧａＡｓ基板１の温度は２００℃か
ら３５０℃まで昇温する。
【００３７】ＩｎＧａＡｓ層３はＧａＡｓ層２に比べて
格子定数が大きくなっており、ＧａＡｓ層間分離・バッ
ファ層２とＩｎＧａＡｓ層３との界面は格子不整合とな
る。たゞし、ＩｎＧａＡｓ層３の厚さが臨界膜厚以下の
場合には、格子不整合の歪がＩｎＧａＡｓ層３中に閉じ
込められ、ＩｎＧａＡｓ層３は歪層となる。低温成長の
ＧａＡｓ層間分離・バッファ層２中に発生した結晶欠陥
はこのＩｎＧａＡｓ歪層３で吸収され、その上の成長層
には伝播されない。
格子定数が大きくなっており、ＧａＡｓ層間分離・バッ
ファ層２とＩｎＧａＡｓ層３との界面は格子不整合とな
る。たゞし、ＩｎＧａＡｓ層３の厚さが臨界膜厚以下の
場合には、格子不整合の歪がＩｎＧａＡｓ層３中に閉じ
込められ、ＩｎＧａＡｓ層３は歪層となる。低温成長の
ＧａＡｓ層間分離・バッファ層２中に発生した結晶欠陥
はこのＩｎＧａＡｓ歪層３で吸収され、その上の成長層
には伝播されない。
【００３８】図６参照 Ｉｎの分子線源２７ｄのシャッタ２８ｄを閉じ、例えば
０．４μｍ厚程度のノンドープＧａＡｓ能動層４を形成
する。次いでＡｌ分子線源２７ｂのシャッタ２８ｂとＳ
ｉ分子線源２７ｅのシャッタ２８ｅとを開いてＳｉが例
えば１×１０18ｃｍ-3程度ドープされたＡｌＧａＡｓ電
子供給５層を例えば０．０９μｍ程度の厚さに成長す
る。次いで、Ａｌの分子線源２７ｂのシャッタ２８ｂを
閉じてＳｉが例えば１×１０18ｃｍ-3程度ドープされた
厚さが例えば０．０１μｍ程度のＧａＡｓコンタクト層
６を形成する。
０．４μｍ厚程度のノンドープＧａＡｓ能動層４を形成
する。次いでＡｌ分子線源２７ｂのシャッタ２８ｂとＳ
ｉ分子線源２７ｅのシャッタ２８ｅとを開いてＳｉが例
えば１×１０18ｃｍ-3程度ドープされたＡｌＧａＡｓ電
子供給５層を例えば０．０９μｍ程度の厚さに成長す
る。次いで、Ａｌの分子線源２７ｂのシャッタ２８ｂを
閉じてＳｉが例えば１×１０18ｃｍ-3程度ドープされた
厚さが例えば０．０１μｍ程度のＧａＡｓコンタクト層
６を形成する。
【００３９】このようにして各半導体層を積層すると、
能動層４と電子供給層５との界面の能動層４側に二次元
電子ガス層７が生成される。
能動層４と電子供給層５との界面の能動層４側に二次元
電子ガス層７が生成される。
【００４０】図７参照 ＧａＡｓ基板１をＭＢＥ装置から取り出し、通常のフォ
トリソグラフィー技術におけるレジスト・プロセスを適
用することにより、素子間分離層形成領域に開口を有す
るフォト・レジスト・マスク（図示せず）を形成し、ド
ーズ量を例えば１×１０12ｃｍ-2程度、加速エネルギー
を例えば１００ＫｅＶ程度として酸素イオンをイオン注
入し、層間分離・バッファ層２に達する素子間分離層８
を形成する。
トリソグラフィー技術におけるレジスト・プロセスを適
用することにより、素子間分離層形成領域に開口を有す
るフォト・レジスト・マスク（図示せず）を形成し、ド
ーズ量を例えば１×１０12ｃｍ-2程度、加速エネルギー
を例えば１００ＫｅＶ程度として酸素イオンをイオン注
入し、層間分離・バッファ層２に達する素子間分離層８
を形成する。
【００４１】図１参照 以下、通常の半導体装置製造技術を適用することによ
り、ゲート電極形成領域のＧａＡｓコンタクト層６とＡ
ｌＧａＡｓ電子供給層５とをエッチングしてリセス９を
形成し、このリセス９を挟んでソース電極１０とドレイ
ン電極１１とを形成した後、熱処理による合金化処理を
なして、それらの電極と二次元電子ガス層７とのオーミ
ックコンタクトを形成する。次いで、リセス９にゲート
電極１２を形成してＨＥＭＴを完成する。なお、図中に
記号１３をもって示す領域は合金化処理で生成された合
金化領域を示す。
り、ゲート電極形成領域のＧａＡｓコンタクト層６とＡ
ｌＧａＡｓ電子供給層５とをエッチングしてリセス９を
形成し、このリセス９を挟んでソース電極１０とドレイ
ン電極１１とを形成した後、熱処理による合金化処理を
なして、それらの電極と二次元電子ガス層７とのオーミ
ックコンタクトを形成する。次いで、リセス９にゲート
電極１２を形成してＨＥＭＴを完成する。なお、図中に
記号１３をもって示す領域は合金化処理で生成された合
金化領域を示す。
【００４２】隣接するＨＥＭＴ間にサイドゲート効果が
発生することがなくなり、サイドゲート電圧が２０Ｖで
サイドゲート電極までの距離が約１０μｍの場合でもＨ
ＥＭＴのしきい値電圧の変動は０ｍＶであった。また、
ゲート電極にステップ電圧を印加してトランジスタのタ
ーンオン時間を測定したところ、ＩｎＧａＡｓ歪層３を
挿入しない従来のＨＥＭＴの場合には遅延時間が数百ｐ
ｓから数百ｎｓ程度あったものが、本実施例では数十ｐ
ｓ以下となり、高周波特性が極めて良好であることが確
認された。
発生することがなくなり、サイドゲート電圧が２０Ｖで
サイドゲート電極までの距離が約１０μｍの場合でもＨ
ＥＭＴのしきい値電圧の変動は０ｍＶであった。また、
ゲート電極にステップ電圧を印加してトランジスタのタ
ーンオン時間を測定したところ、ＩｎＧａＡｓ歪層３を
挿入しない従来のＨＥＭＴの場合には遅延時間が数百ｐ
ｓから数百ｎｓ程度あったものが、本実施例では数十ｐ
ｓ以下となり、高周波特性が極めて良好であることが確
認された。
【００４３】第２例 サーマルクリーニング工程とＧａＡｓ層間分離・バッフ
ァ層２の低温成長工程とは第１例と同一とし、第１例の
ＧａＡｓ層間分離・バッファ層２を形成した後のＩｎＧ
ａＡｓ歪層３の形成工程に代えて以下の工程を実行す
る。
ァ層２の低温成長工程とは第１例と同一とし、第１例の
ＧａＡｓ層間分離・バッファ層２を形成した後のＩｎＧ
ａＡｓ歪層３の形成工程に代えて以下の工程を実行す
る。
【００４４】Ａｓ分子線を照射しながらＧａＡｓ基板１
の温度を２００℃から６３０℃へ昇温する。昇温速度は
２〜３℃／ｓｅｃ（１２０〜１８０℃／ｍｉｎ）とす
る。ＧａＡｓ基板１を昇温すると同時に、さらにＩｎ分
子線源２７ｄのシャッタ２８ｄとＧａ分子線源２７ａの
シャッタ２８ａとを開いて、例えば厚さ３ｎｍ程度のノ
ンドープのＩｎy Ｇａ1-y Ａｓ層３を成長する。このノ
ンドープのＩｎy Ｇａ1- y Ａｓ層３のＩｎＧａ組成ｙの
値は０．２である。また、成長速度は３Å／ｓｅｃであ
り、約１０秒間で３ｎｍの厚さに成長する。この１０秒
間にＧａＡｓ基板１の温度は２０℃から３０℃昇温す
る。
の温度を２００℃から６３０℃へ昇温する。昇温速度は
２〜３℃／ｓｅｃ（１２０〜１８０℃／ｍｉｎ）とす
る。ＧａＡｓ基板１を昇温すると同時に、さらにＩｎ分
子線源２７ｄのシャッタ２８ｄとＧａ分子線源２７ａの
シャッタ２８ａとを開いて、例えば厚さ３ｎｍ程度のノ
ンドープのＩｎy Ｇａ1-y Ａｓ層３を成長する。このノ
ンドープのＩｎy Ｇａ1- y Ａｓ層３のＩｎＧａ組成ｙの
値は０．２である。また、成長速度は３Å／ｓｅｃであ
り、約１０秒間で３ｎｍの厚さに成長する。この１０秒
間にＧａＡｓ基板１の温度は２０℃から３０℃昇温す
る。
【００４５】次に、Ｉｎ分子線源２７ｄのシャッタ２８
ｄを閉じ、厚さが例えば２ｎｍ程度のノンドープＧａＡ
ｓ層を成長する。ＧａＡｓ層の成長速度は２．４Å／ｓ
ｅｃとし、約８秒間で２ｎｍ厚のＧａＡｓ層を成長す
る。
ｄを閉じ、厚さが例えば２ｎｍ程度のノンドープＧａＡ
ｓ層を成長する。ＧａＡｓ層の成長速度は２．４Å／ｓ
ｅｃとし、約８秒間で２ｎｍ厚のＧａＡｓ層を成長す
る。
【００４６】上記のＩｎＧａＡｓ層とＧａＡｓ層の成長
工程を交互に２０回繰り返し実施し、約０．１μｍ厚の
ＩｎＧａＡｓ層とＧａＡｓ層との積層構造を形成する。
工程を交互に２０回繰り返し実施し、約０．１μｍ厚の
ＩｎＧａＡｓ層とＧａＡｓ層との積層構造を形成する。
【００４７】このようにＩｎＧａＡｓ層を多層に形成す
ることによって、低温成長のＧａＡｓ層間分離・バッフ
ァ層２中に発生した結晶欠陥はより完全に吸収され、そ
の上の成長層には伝播されなくなる。以下の工程は第１
例と同一であり、第１例と同様に良好な特性が得られ
た。
ることによって、低温成長のＧａＡｓ層間分離・バッフ
ァ層２中に発生した結晶欠陥はより完全に吸収され、そ
の上の成長層には伝播されなくなる。以下の工程は第１
例と同一であり、第１例と同様に良好な特性が得られ
た。
【００４８】第３例 第１例におけるＧａＡｓ層間分離・バッファ層２を低温
成長する工程に代えて、以下の工程を実行する。
成長する工程に代えて、以下の工程を実行する。
【００４９】成長温度を５００℃に保持し、Ａｓ分子線
源をさらに１基追加し、２基のＡｓ分子線源のシャッタ
を開いてＧａＡｓ基板に照射するＡｓ分子線量を通常の
約１０倍に増加させてＧａＡｓ層を成長し、ＧａＡｓ層
間分離・バッファ層２を形成する。ＧａＡｓ結晶の成長
に必要なヒ素量よりも過剰にヒ素を供給してＧａＡｓ層
間分離・バッファ層を形成すると、低温成長と同様にＧ
ａＡｓ層間分離・バッファ層中にヒ素結晶粒が形成さ
れ、高抵抗となる。以下の工程は第１例と同一である。
源をさらに１基追加し、２基のＡｓ分子線源のシャッタ
を開いてＧａＡｓ基板に照射するＡｓ分子線量を通常の
約１０倍に増加させてＧａＡｓ層を成長し、ＧａＡｓ層
間分離・バッファ層２を形成する。ＧａＡｓ結晶の成長
に必要なヒ素量よりも過剰にヒ素を供給してＧａＡｓ層
間分離・バッファ層を形成すると、低温成長と同様にＧ
ａＡｓ層間分離・バッファ層中にヒ素結晶粒が形成さ
れ、高抵抗となる。以下の工程は第１例と同一である。
【００５０】第４例 図２参照 図１と同一の部材は同一記号で示してある。
【００５１】サーマルクリーニング工程とＧａＡｓ層間
分離・バッファ層２の低温成長工程とは第１例と同一と
し、第１例のＩｎＧａＡｓ歪層３とＧａＡｓ能動層４の
形成工程に代えて以下の工程を実行する。
分離・バッファ層２の低温成長工程とは第１例と同一と
し、第１例のＩｎＧａＡｓ歪層３とＧａＡｓ能動層４の
形成工程に代えて以下の工程を実行する。
【００５２】ＧａＡｓ層間分離・バッファ層２を形成し
た後、Ｇａ分子線源２７ａのシャッタ２８ａとＡｓ分子
線源２７ｃのシャッタ２８ｃとを１秒間毎に交互に開閉
する操作を繰り返すことによりノンドープＧａＡｓ層を
成長する。この場合のＧａＡｓ層の成長速度は２．３Å
／ｓｅｃとなるように選定する。この間、ＧａＡｓ基板
１の温度は２００℃から６３０℃へ昇温する。昇温速度
は２〜３℃／ｓｅｃ（１２０〜１８０℃／ｍｉｎ）と
し、約３分間で６３０℃に達する。６３０℃の温度にＧ
ａＡｓ基板１を保持し、前記と同様にＧａ分子線源とＡ
ｓ分子線源のシャッタを交互に開閉して、ノンドープＧ
ａＡｓ層の成長を続け、４０００Å厚のＧａＡｓ能動層
４を形成する。
た後、Ｇａ分子線源２７ａのシャッタ２８ａとＡｓ分子
線源２７ｃのシャッタ２８ｃとを１秒間毎に交互に開閉
する操作を繰り返すことによりノンドープＧａＡｓ層を
成長する。この場合のＧａＡｓ層の成長速度は２．３Å
／ｓｅｃとなるように選定する。この間、ＧａＡｓ基板
１の温度は２００℃から６３０℃へ昇温する。昇温速度
は２〜３℃／ｓｅｃ（１２０〜１８０℃／ｍｉｎ）と
し、約３分間で６３０℃に達する。６３０℃の温度にＧ
ａＡｓ基板１を保持し、前記と同様にＧａ分子線源とＡ
ｓ分子線源のシャッタを交互に開閉して、ノンドープＧ
ａＡｓ層の成長を続け、４０００Å厚のＧａＡｓ能動層
４を形成する。
【００５３】Ｇａ分子線源とＡｓ分子線源のシャッタを
交互に供給してＧａＡｓ層を成長する場合には、ＧａＡ
ｓ基板表面におけるＧａの表面拡散（マイグレーショ
ン）長が増大することが文献５に発表されており、マイ
グレーションエンハンスドエピタキシ（Migration Enha
nced Epitaxy）（以下ＭＥＥと言う。）と呼ばれてい
る。
交互に供給してＧａＡｓ層を成長する場合には、ＧａＡ
ｓ基板表面におけるＧａの表面拡散（マイグレーショ
ン）長が増大することが文献５に発表されており、マイ
グレーションエンハンスドエピタキシ（Migration Enha
nced Epitaxy）（以下ＭＥＥと言う。）と呼ばれてい
る。
【００５４】Y. Horikoshi, M. Kawashima, and H. Yam
aguchi, Japan. J. Appl. Phys. 27（1988）169. ・・
・文献５
aguchi, Japan. J. Appl. Phys. 27（1988）169. ・・
・文献５
【００５５】低温成長したＧａＡｓ層間分離・バッファ
層２中に発生した結晶欠陥は、Ｇａ空乏による欠陥と考
えられており、この欠陥はＭＥＥ法により成長したＧａ
Ａｓ層中のＧａの拡散長の増大により吸収され、欠陥は
その上の成長層には伝播されない。
層２中に発生した結晶欠陥は、Ｇａ空乏による欠陥と考
えられており、この欠陥はＭＥＥ法により成長したＧａ
Ａｓ層中のＧａの拡散長の増大により吸収され、欠陥は
その上の成長層には伝播されない。
【００５６】以下、第１例と同様にＡｌＧａＡｓ電子供
給層５とＧａＡｓコンタクト層６とを成長し、ＨＥＭＴ
を完成する。
給層５とＧａＡｓコンタクト層６とを成長し、ＨＥＭＴ
を完成する。
【００５７】ノンドープＧａＡｓ能動層４はその一部が
層間分離・バッファ層２とゝもにバッファ層の役目を果
たすが、その厚さは前記のように０．２μｍ程度であ
り、従来技術における能動層の厚さ約０．６μｍに比べ
て著しく薄いが、それでも二次元電子ガス層が生成され
る部分の結晶性は極めて良好である。これは前記のサー
マルエッチングを実施したことによって基板と層間分離
・バッファ層との界面に形成される準位が極めて少なく
なり、従って、層間分離・バッファ層の結晶性が良好と
なり、その良さが能動層にも引き継がれることに起因す
るものである。このように能動層を薄く形成できること
によりスループットは大きく向上する。また、特性につ
いても第１例と同様に良好な結果が得られた。
層間分離・バッファ層２とゝもにバッファ層の役目を果
たすが、その厚さは前記のように０．２μｍ程度であ
り、従来技術における能動層の厚さ約０．６μｍに比べ
て著しく薄いが、それでも二次元電子ガス層が生成され
る部分の結晶性は極めて良好である。これは前記のサー
マルエッチングを実施したことによって基板と層間分離
・バッファ層との界面に形成される準位が極めて少なく
なり、従って、層間分離・バッファ層の結晶性が良好と
なり、その良さが能動層にも引き継がれることに起因す
るものである。このように能動層を薄く形成できること
によりスループットは大きく向上する。また、特性につ
いても第１例と同様に良好な結果が得られた。
【００５８】第５例 第４例におけるＧａＡｓ層間分離・バッファ層２の低温
成長工程に代えて以下の工程を実施する。
成長工程に代えて以下の工程を実施する。
【００５９】Ａｓ分子線をＧａＡｓ基板１に照射しなが
ら基板温度を６３０℃から４００℃に降温し、保持す
る。次いで、さらにＧａ分子線源２７ａのシャッタ２８
ａと図３には示していないが第２のＡｓ分子線源のシャ
ッタとを同時に開き、厚さが例えば２００Å程度のノン
ドープＧａＡｓ層間分離・バッファ層を成長する。この
時の第２のＡｓ分子線源の分子線強度は第１のＡｓ分子
線源の分子線強度の５倍程度となるように設定してお
く。なお、この場合の第２のＡｓ分子線源強度は第１の
Ａｓ分子線源の分子線強度の１倍から１０倍程度の範囲
で選択でき、この強度は基板温度が高い場合には強く、
また、基板温度が低い場合は弱く選択する。
ら基板温度を６３０℃から４００℃に降温し、保持す
る。次いで、さらにＧａ分子線源２７ａのシャッタ２８
ａと図３には示していないが第２のＡｓ分子線源のシャ
ッタとを同時に開き、厚さが例えば２００Å程度のノン
ドープＧａＡｓ層間分離・バッファ層を成長する。この
時の第２のＡｓ分子線源の分子線強度は第１のＡｓ分子
線源の分子線強度の５倍程度となるように設定してお
く。なお、この場合の第２のＡｓ分子線源強度は第１の
Ａｓ分子線源の分子線強度の１倍から１０倍程度の範囲
で選択でき、この強度は基板温度が高い場合には強く、
また、基板温度が低い場合は弱く選択する。
【００６０】このノンドープＧａＡｓ層間分離・バッフ
ァ層はＡｓの供給が過剰な状態で成長するので、その抵
抗値は高くなり、層間分離の役目を果たすことができ
る。また、この膜厚は２００〜２０００Åの範囲内で選
択することができ、膜厚の制御は容易である。
ァ層はＡｓの供給が過剰な状態で成長するので、その抵
抗値は高くなり、層間分離の役目を果たすことができ
る。また、この膜厚は２００〜２０００Åの範囲内で選
択することができ、膜厚の制御は容易である。
【００６１】以下の工程は第４例と同一であり、同様の
特性が得られた。
特性が得られた。
【００６２】この実施例においては、高抵抗のＧａＡｓ
層間分離・バッファ層の成長を４００℃という比較的高
い温度で実施するため、基板温度変化幅が少なくてすむ
という利点がある。
層間分離・バッファ層の成長を４００℃という比較的高
い温度で実施するため、基板温度変化幅が少なくてすむ
という利点がある。
【００６３】第６例 サーマルクリーニング工程とノンドープＧａＡｓ層間分
離・バッファ層の成長工程は、第４例または第５例と同
一である。
離・バッファ層の成長工程は、第４例または第５例と同
一である。
【００６４】ノンドープＧａＡｓ層間分離・バッファ層
を成長した後、Ｇａ分子線源２７ａのシャッタ２８ａを
閉じ、Ａｓ分子線を照射したまゝ基板温度を２００℃ま
たは４００℃から６３０℃まで昇温し、保持する。次い
で、Ａｓ分子線源２７ｃのシャッタ２８ｃを閉じると同
時にＧａ分子線源２７ａのシャッタ２８ａを開いて１秒
間保持し、次いでＡｓ分子線源２７ｃのシャッタ２８ｃ
を開くと同時にＧａ分子線源２７ａのシャッタ２８ａを
閉じて１秒間保持する。このシャッタ開閉工程を繰り返
すことによって、成長速度２．３Å／ｓｅｃをもって約
４０００Å厚のノンドープＧａＡｓ能動層４を形成す
る。
を成長した後、Ｇａ分子線源２７ａのシャッタ２８ａを
閉じ、Ａｓ分子線を照射したまゝ基板温度を２００℃ま
たは４００℃から６３０℃まで昇温し、保持する。次い
で、Ａｓ分子線源２７ｃのシャッタ２８ｃを閉じると同
時にＧａ分子線源２７ａのシャッタ２８ａを開いて１秒
間保持し、次いでＡｓ分子線源２７ｃのシャッタ２８ｃ
を開くと同時にＧａ分子線源２７ａのシャッタ２８ａを
閉じて１秒間保持する。このシャッタ開閉工程を繰り返
すことによって、成長速度２．３Å／ｓｅｃをもって約
４０００Å厚のノンドープＧａＡｓ能動層４を形成す
る。
【００６５】以下の工程は第４例と同一であり、同様の
特性が得られた。
特性が得られた。
【００６６】
【発明の効果】以上説明したとおり、本発明に係る化合
物半導体装置の製造方法においては、低温成長法やヒ素
過剰供給法により形成した高抵抗の層間分離・バッファ
層に発生した結晶欠陥を、その上に格子定数の異なる化
合物半導体を歪層として成長するか、または、ガリウム
の拡散長の増大を可能にするＭＥＥ法を使用してバッフ
ァ層を形成することによって緩和、吸収することが可能
になり、その結果、それらの結晶上に形成する半導体装
置の素子間の電気的な相互干渉を抑制することは勿論、
半導体装置の特性、特に高周波特性を向上することが可
能になった。
物半導体装置の製造方法においては、低温成長法やヒ素
過剰供給法により形成した高抵抗の層間分離・バッファ
層に発生した結晶欠陥を、その上に格子定数の異なる化
合物半導体を歪層として成長するか、または、ガリウム
の拡散長の増大を可能にするＭＥＥ法を使用してバッフ
ァ層を形成することによって緩和、吸収することが可能
になり、その結果、それらの結晶上に形成する半導体装
置の素子間の電気的な相互干渉を抑制することは勿論、
半導体装置の特性、特に高周波特性を向上することが可
能になった。
【図１】本発明に係る化合物半導体装置の製造方法を使
用して製造したＨＥＭＴの断面図である。
用して製造したＨＥＭＴの断面図である。
【図２】本発明に係る化合物半導体装置の製造方法を使
用して製造したＨＥＭＴの断面図である。
用して製造したＨＥＭＴの断面図である。
【図３】本発明に係る化合物半導体装置の製造方法に使
用されるＭＢＥ装置の構成図である。
用されるＭＢＥ装置の構成図である。
【図４】ＨＥＭＴの製造工程図である。
【図５】ＨＥＭＴの製造工程図である。
【図６】ＨＥＭＴの製造工程図である。
【図７】ＨＥＭＴの製造工程図である。
１ ＧａＡｓ基板 ２ ＧａＡｓ層間分離・バッファ層 ３ ＩｎＧａＡｓ歪層 ４ ＧａＡｓ能動層 ５ ＡｌＧａＡｓ電子供給層 ６ ＧａＡｓキャップ層 ７ 二次元電子ガス層 ８ 素子間分離層 ９ リセス １０ ソース電極 １１ ドレイン電極 １２ ゲート電極 １３ 合金化領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/095
Claims (8)
- 【請求項１】 半絶縁性化合物半導体基板（１）上に、
第１の化合物半導体を第１の温度で成長して層間分離・
バッファ層（２）を形成する工程と、 該層間分離・バッファ層（２）上に、前記第１の化合物
半導体とは格子定数の異なる第２の化合物半導体を前記
第１の温度より高い第２の温度で臨界膜厚以下の膜厚に
成長して歪層（３）を形成する工程と、 該歪層（３）上に、前記第１の化合物半導体よりなる能
動層（４）を形成する工程とを含んでなることを特徴と
する化合物半導体装置の製造方法。 - 【請求項２】 半絶縁性化合物半導体基板（１）上に、
化合物半導体結晶成長に必要な量より過剰にヒ素を供給
した状態で第１の化合物半導体を成長して層間分離・バ
ッファ層（２）を形成する工程と、 該層間分離・バッファ層（２）上に、前記第１の化合物
半導体とは格子定数の異なる第２の化合物半導体を臨界
膜厚以下の膜厚に成長して歪層（３）を形成する工程
と、 該歪層（３）上に前記第１の化合物半導体よりなる能動
層（４）を形成する工程とを含んでなることを特徴とす
る化合物半導体装置の製造方法。 - 【請求項３】 請求項１または２記載の化合物半導体装
置の製造方法において、前記層間分離・バッファ層
（２）上に、前記第２の化合物半導体よりなる歪層
（３）と前記第１の化合物半導体よりなる薄層とを交互
に複数層積層して形成することを特徴とする化合物半導
体装置の製造方法。 - 【請求項４】 半絶縁性化合物半導体基板（１）上に、
第１の化合物半導体を第１の温度で成長して層間分離・
バッファ層（２）を形成する工程と、 該層間分離・バッファ層（２）上に、成長温度を前記第
１の温度より所定温度に昇温しながら III族原料とＶ族
原料とを交互に供給して前記第１の化合物半導体よりな
る能動層（４）を成長する工程とを含んでなることを特
徴とする化合物半導体装置の製造方法。 - 【請求項５】 半絶縁性化合物半導体基板（１）上に、
化合物半導体結晶成長に必要な量より過剰にヒ素を供給
した状態で第１の化合物半導体を成長して層間分離・バ
ッファ層（２）を形成する工程と、 該層間分離・バッファ層（２）上に、成長温度を所定温
度に昇温しながら III族原料とＶ族原料とを交互に供給
して前記第１の化合物半導体よりなる能動層（４）を成
長する工程とを含んでなることを特徴とする化合物半導
体装置の製造方法。 - 【請求項６】 半絶縁性化合物半導体基板（１）上に、
第１の化合物半導体を第１の温度で成長して層間分離・
バッファ層（２）を形成する工程と、 Ｖ族原料のみを供給しながら前記半絶縁性化合物半導体
基板（１）の温度を前記第１の温度より昇温し、所定の
温度に到達した後 III族原料とＶ族原料とを交互に供給
しながら前記第１の化合物半導体よりなる能動層（４）
を成長する工程とを含んでなることを特徴とする化合物
半導体装置の製造方法。 - 【請求項７】 半絶縁性化合物半導体基板（１）上に、
化合物半導体結晶成長に必要な量より過剰にヒ素を供給
した状態で第１の化合物半導体を成長して層間分離・バ
ッファ層（２）を形成する工程と、 Ｖ族原料のみを供給しながら前記半絶縁性化合物半導体
基板（１）の温度を昇温し、所定の温度に到達した後 I
II族原料とＶ族原料とを交互に供給しながら前記第１の
化合物半導体よりなる能動層（４）を成長する工程とを
含んでなることを特徴とする化合物半導体装置の製造方
法。 - 【請求項８】 半絶縁性化合物半導体基板（１）と、 該半導体基板（１）上に設けられ、内部にヒ素の結晶粒
が形成された第１の化合物半導体からなる層間分離・バ
ッファ層（２）と、 該層間分離・バッファ層（２）上に設けられ、前記第１
の化合物半導体とは格子定数の異なる第２の化合物半導
体からなり、臨界膜厚以下の膜厚を有する歪層（３）
と、 該歪層（３）上に設けられ、前記第１の化合物半導体よ
りなる能動層（４）とを有することを特徴とする化合物
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP886793A JPH06224226A (ja) | 1993-01-22 | 1993-01-22 | 化合物半導体装置の製造方法及び化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP886793A JPH06224226A (ja) | 1993-01-22 | 1993-01-22 | 化合物半導体装置の製造方法及び化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224226A true JPH06224226A (ja) | 1994-08-12 |
Family
ID=11704647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP886793A Withdrawn JPH06224226A (ja) | 1993-01-22 | 1993-01-22 | 化合物半導体装置の製造方法及び化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224226A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0690511A1 (en) * | 1994-06-30 | 1996-01-03 | Fujitsu Limited | Compound semiconductor device and its manufacturing method |
| CN111243953A (zh) * | 2020-01-15 | 2020-06-05 | 新磊半导体科技（苏州）有限公司 | 一种利用分子束外延制备半导体器件的方法及半导体器件 |
-
1993
- 1993-01-22 JP JP886793A patent/JPH06224226A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0690511A1 (en) * | 1994-06-30 | 1996-01-03 | Fujitsu Limited | Compound semiconductor device and its manufacturing method |
| CN111243953A (zh) * | 2020-01-15 | 2020-06-05 | 新磊半导体科技（苏州）有限公司 | 一种利用分子束外延制备半导体器件的方法及半导体器件 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |