WO2023095237A1 - 電界効果トランジスタおよびその作製方法 - Google Patents

電界効果トランジスタおよびその作製方法 Download PDF

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channel
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佑樹 吉屋
拓也 星
弘樹 杉山
秀昭 松崎
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日本電信電話株式会社
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    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present invention relates to a field effect transistor and its manufacturing method.
  • Heterojunction field effect transistor HFET or high electron mobility transistor (HEMT, hereinafter referred to as HEMT) changes the carrier density of the channel layer by the electric field generated by the gate voltage, It is a transistor that turns ON/OFF.
  • the above-described transistor is composed of a nitride semiconductor such as GaN, for example, in an AlGaN/GaN heterojunction, electrons are generated at the interface so as to compensate for the difference in polarization between the AlGaN layer and the GaN layer.
  • a two-dimensional electron gas (2DEG) formed together is often used.
  • a gate electrode is formed on an AlGaN layer having a thickness of several nanometers to several tens of nanometers to control the 2DEG concentration at the AlGaN/GaN interface.
  • HEMTs using GaN are being applied to high-frequency devices that take advantage of the high mobility of 2DEG.
  • AlGaN with a large bandgap is arranged on the device surface.
  • the AlGaN layer cannot be made thin to maintain the carrier density, leading to short channel effects.
  • N-polar GaN is a crystal in which Ga-polar GaN is inverted, and has the following three advantages when making HEMTs.
  • the AlGaN layer which requires a high Al composition and a thickness of about 20 nm to supply carriers and has a high resistance, is located below the GaN channel layer and is not placed between the ohmic electrode and the channel. resistance can be lowered.
  • the thickness of the surface GaN layer does not significantly affect the carrier density, so it can be made thinner to suppress the short channel effect.
  • the AlGaN layer immediately below the channel acts as a back barrier to suppress the short channel effect. From these advantages, it is expected that the high-frequency characteristics of GaN HEMTs will be further improved by fabricating HEMTs using N-polar GaN (Non-Patent Document 3).
  • N-polar GaN-HEMTs are advantageous in reducing contact resistance due to their epitaxial structure, but research is being conducted to further reduce contact resistance through processes.
  • One of these is the technique of regrowing n-type doped GaN in the region under the ohmic electrode.
  • the GaN channel layer is not doped because impurities reduce the 2DEG mobility and degrade the properties of the electronic device.
  • the bandgap of GaN is smaller than that of AlGaN, it is large among semiconductor materials, so the resistance of undoped GaN is larger than that of other semiconductor materials. Therefore, in order to reduce the contact resistance without degrading the characteristics of the electronic device due to impurities, in the GaN channel layer grown without doping, only the region under the ohmic electrode was etched, and this portion was doped n-type. There are techniques for regrowing GaN to form a regrown layer. This technique can realize a device structure in which contact resistance is lowered by a doped regrown layer and high mobility can be maintained in the channel portion under the gate electrode without being affected by doping.
  • Non-Patent Document 1 the contact resistance of n-type GaN doped with 1.5 ⁇ 10 18 cm ⁇ 3 of Si is about 1 ⁇ 10 ⁇ 5 ⁇ cm 2
  • Non-Patent Document 2 the contact resistance of n-type GaAs doped with 1 ⁇ 10 18 cm ⁇ 3 of Si is 5 ⁇ 10 ⁇ 7 ⁇ cm 2
  • Non-Patent Document 4 There is a limit to the Si doping concentration, and the Si doping concentration of the regrown GaN layer is often on the order of 10 18 cm ⁇ 3 (Non-Patent Document 4). It can be said that the increase in contact resistance in such cases is a problem when using GaN as a material for the regrown layer.
  • the process In order to re-grow, it is necessary to etch the once-grown GaN channel layer. In this step, it is desirable to leave the 2DEG without completely etching the GaN in order to make good contact between the 2DEG in the channel region and the regrown layer.
  • the 2DEG is positioned about 1 to 2 nm from the GaN/AlGaN interface under the channel layer. Therefore, in order to leave the 2DEG, etching is required to leave the channel layer with a thickness of about 5 nm.
  • the channel layer is a thin layer with a thickness of about 20 nm or less, and the required etching depth (thickness) is about several nm to ten and several nm.
  • etching depth is large, the carrier density of the 2DEG will be greatly reduced, and if the etching depth is small, the distance between the 2DEG and the regrown layer will be too large. In both cases, contact resistance increases, so control of etching depth becomes important.
  • Methods for controlling the etching depth include a method using selective etching and a method using etching time.
  • the channel layer it is not preferable for the channel layer to include a layer other than GaN in the region under the gate electrode that is not etched. can't Therefore, the etching depth is controlled mainly by controlling the etching time.
  • the etching rate is generally as high as about ten to several tens of nm/min. For this reason, in this etching process, a deviation of the processing time of several seconds leads to an etching depth error of 1 nm or more. not enough.
  • the etched thin film must be exposed to the atmosphere once in order to introduce it into the crystal growth furnace for regrowth.
  • the surface before regrowth adsorbs a large number of impurities from the atmosphere. have unintended effects on device characteristics.
  • K. Hotta et al. "Annealing temperature dependence of alloy contact for N-polar GaN HEMT structure", Japanese Journal of Applied Physics, vol. 58, SCCD14, 2019.
  • K. S. Chen et al. "A Cu-based alloyed Ohmic contact system on n-type GaAs", Applied Physics Letters, vol. 91, no. 23, 233511, 2007.
  • M. H. Wong et al. "INVITED REVIEW N-polar GaN epitaxy and high electron mobility transistors", Semiconductor Science and Technology, vol. 28, 074009, 2013. S.
  • reducing the contact resistance of the ohmic electrode in the N-polar GaN-HEMT has the following problems.
  • re-growth of n-type GaN alone has limitations due to the physical properties of GaN, limiting the improvement of device characteristics.
  • exposure of the regrowth interface to the atmosphere is unavoidable, and the incorporation of impurities into the regrowth interface and the regrowth layer affects device characteristics.
  • conventionally there has been a problem that it is not easy to reduce the contact resistance of the ohmic electrode in the N-polar GaN-based HEMT.
  • the present invention has been made to solve the above problems, and aims to easily reduce the contact resistance of the ohmic electrode in an N-polar GaN-based HEMT.
  • a method for manufacturing a field effect transistor includes a first step of forming a barrier layer made of a nitride semiconductor on a substrate so that the main surface of the barrier layer is N-polar; a second step of forming a channel layer with a N-polarity on the main surface, and a two-dimensional electron gas formed in the channel layer in the vicinity of the interface between the barrier layer and the channel layer that are heterojunction to each other; a third step of forming a concave portion in the channel layer by converting the channel layer at the location where the ohmic electrode connected to the channel layer to As to form an As layer, and heating and removing the formed As layer; a fourth step of forming a contact layer by growing an n-type III-V group compound semiconductor containing at least one of P, As, and Sb as a group V element so as to fill the recess, and forming an ohmic electrode on the contact layer; and a fifth step of forming
  • a field effect transistor includes a barrier layer formed on a substrate with a main surface of N-polarity and made of a nitride semiconductor, and a barrier layer made of a nitride semiconductor with a main surface of N-polarity.
  • a channel layer heterojunction with the barrier layer and an ohmic electrode electrically connected to the channel by the two-dimensional electron gas formed in the channel layer in the vicinity of the interface between the barrier layer and the channel layer are arranged.
  • a contact layer made of an n-type group III-V compound semiconductor containing at least one of P, As, and Sb as a group V element and formed so as to fill the recess formed in the channel layer at the location. and an ohmic electrode formed on and in contact with the contact layer.
  • the present invention it is possible to easily reduce the contact resistance of the ohmic electrode in the N-polar GaN-based HEMT.
  • FIG. 1A is a cross-sectional view showing a state of a field effect transistor in an intermediate step for explaining a method of manufacturing a field effect transistor according to an embodiment of the present invention.
  • FIG. 1B is a cross-sectional view showing the state of a field effect transistor in an intermediate step for explaining the method of manufacturing a field effect transistor according to the embodiment of the present invention.
  • FIG. 1C is a cross-sectional view showing a state of a field effect transistor in an intermediate step for explaining the method of manufacturing a field effect transistor according to an embodiment of the present invention.
  • FIG. 1D is a cross-sectional view showing a state of the field effect transistor in an intermediate step for explaining the method of manufacturing the field effect transistor according to the embodiment of the present invention.
  • FIG. 1A is a cross-sectional view showing a state of a field effect transistor in an intermediate step for explaining a method of manufacturing a field effect transistor according to an embodiment of the present invention.
  • FIG. 1B is a cross-sectional view showing the state
  • FIG. 1E is a cross-sectional view showing the state of a field effect transistor in an intermediate step for explaining the method of manufacturing a field effect transistor according to an embodiment of the present invention.
  • FIG. 1F is a flow chart for explaining a method of manufacturing a portion of a field effect transistor according to an embodiment of the invention.
  • FIG. 1G is a timing chart for explaining a method of manufacturing a portion of the field effect transistor according to the embodiment of the invention.
  • FIG. 1H is a cross-sectional view showing a state of a field effect transistor in an intermediate step for explaining the method of manufacturing a field effect transistor according to an embodiment of the present invention.
  • FIG. 1I is a cross-sectional view showing the state of a field effect transistor in an intermediate step for explaining the method of manufacturing a field effect transistor according to an embodiment of the present invention.
  • FIG. 1J is a cross-sectional view showing the state of the field effect transistor in an intermediate step for explaining the method of manufacturing the field effect transistor according to the embodiment of the present invention.
  • FIG. 1K is a cross-sectional view showing the configuration of the field effect transistor according to the embodiment of the invention.
  • FIGS. 1A to 1J A method for manufacturing a field effect transistor according to an embodiment of the present invention will be described below with reference to FIGS. 1A to 1J.
  • a buffer layer 102 is formed on a substrate 101, and a barrier layer 103 made of a nitride semiconductor is formed thereon so that the main surface thereof has N polarity (V group polarity).
  • a channel layer 104 made of a nitride semiconductor is formed on the barrier layer 103 so that its main surface is N-polar (second step).
  • a gate insulating layer 105 is formed on the channel layer 104 .
  • the substrate 101 can be, for example, sapphire, silicon carbide, silicon, GaN, or the like.
  • the buffer layer 102 can be made of GaN, for example.
  • the barrier layer 103 can be made of AlGaN, for example.
  • the channel layer 104 can be composed of GaN, for example.
  • the gate insulating layer 105 can be made of an insulating material such as SiN, for example.
  • the substrate 101 is a sapphire substrate
  • the surface of the substrate 101 is subjected to high-temperature heat treatment in an atmosphere of a source gas such as ammonia to nitride the substrate surface, and then a nucleation layer is grown to a thickness of about 20 nm.
  • a buffer layer 102 is grown to a thickness of several hundred nm to sufficiently reduce defects.
  • Buffer layer 102 is formed with a main surface having N polarity.
  • a crystal of a nitride semiconductor (GaN, AlGaN, etc.) having an N-polar plane as a main surface orientation can be grown.
  • the substrate 101 is a GaN single crystal substrate or an AlN single crystal substrate having the N-polar plane as the main surface orientation
  • the N-polar plane is the main surface orientation without the above-described nitridation or the growth of the nucleation layer. crystalline growth of nitride semiconductors.
  • a layered structure of a channel layer and a barrier layer crystal-grown on a growth substrate with the group III plane as the main plane orientation is bonded to the substrate 101, and the growth substrate is removed to form an N plane on the substrate 101.
  • the barrier layer 103 and the channel layer 104 having the principal surface orientation of .theta.
  • the gate insulating layer 105 is made of, for example, SiN, it can be formed by deposition using, for example, a sputtering method.
  • a mask pattern 121 having an opening region in the electrode formation region 151 is formed.
  • the electrode formation region 151 is a place where an ohmic electrode electrically connected to a channel by a two-dimensional electron gas formed in the channel layer 104 near the interface between the barrier layer 103 and the channel layer 104 heterojunction to each other is arranged.
  • the mask pattern 121 is exposed to high temperatures in the post-process, so it can be made of a heat-resistant material such as silicon oxide.
  • the gate insulating layer 105 is patterned by selective etching using the mask pattern 121 to expose the upper surface of the channel layer 104 in the electrode forming region 151 as shown in FIG. 1C.
  • the gate insulating layer 105 made of SiN can be etched by RIE using F-based gas.
  • part of the channel layer 104 in the electrode forming region 151 in the thickness direction is converted to As to form an As layer 122, and then the formed As layer 122 is removed by heating.
  • a recess 123 is formed in the channel layer 104a (third step).
  • the recesses 123 are formed by repeating the formation of the As layer 122 and the removal of the formed As layer 122 .
  • step S101 the substrate 101 is loaded into the growth chamber of the processing apparatus with the channel layer 104 exposed.
  • Any processing apparatus may be used as long as it is capable of introducing AsH 3 and H 2 into the growth chamber and heating the sample carried into the processing chamber to 700° C. or higher.
  • an MOCVD furnace capable of growing GaAs crystals can be used, but the present invention is not limited to this, and a dedicated processing apparatus can be used.
  • step S102 the inside of the growth chamber is heated to a predetermined processing temperature, for example, 700.degree. It is desirable to raise the temperature in the growth chamber with, for example, a N 2 atmosphere capable of suppressing a thermal decomposition reaction using hydrogen.
  • a predetermined processing temperature for example, 700.degree.
  • a N 2 atmosphere capable of suppressing a thermal decomposition reaction using hydrogen.
  • GaN is hardly thermally decomposed at about 700° C. even in an H 2 atmosphere, an H 2 atmosphere or an N 2 /H 2 atmosphere can be used.
  • the atmosphere in the growth chamber is changed to H 2 atmosphere. 2 Hold as atmosphere.
  • the channel layer 104 heated to about 700° C. is replaced with N, which is a group V element forming the channel layer 104, with As in the atmosphere.
  • an As layer 122 is formed (FIG. 1D).
  • the thickness of the formed As layer 122 varies depending on the temperature inside the growth chamber and the time of flowing (supplying) AsH 3 , but this thickness is about 1 to 2 nm.
  • the As layer 122 formed on the surface of the channel layer 104 made of GaN is made of GaAs.
  • step S106 After the above-described As conversion process has been performed for a set time (Yes in step S105), in step S106, the supply of AsH3 into the growth chamber is stopped, the atmosphere in the growth chamber is maintained as H2 atmosphere, and this state is maintained. continue for the set time.
  • the As layer 122 heated in this state undergoes a thermal decomposition reaction with H 2 and is removed (FIG. 1E).
  • step S107 When the time for holding the H 2 atmosphere in the growth chamber reaches the set time (step S107), the As conversion and the removal of the As conversion layer are repeated a set number of times (Yes in step S108). ), steps S104 to S107 are repeated.
  • step S109 When the processing has been performed the set number of times (yes in step S108), in step S109, the temperature inside the processing chamber is lowered and the gas in the processing chamber is exhausted. .
  • etching proceeds by the thickness of the As layer 122 on the surface, and the As layer 122 is removed. The etching stops when the channel layer 104a is completely removed and the surface of the channel layer 104a is exposed.
  • step S104 the surface is converted to As in an AsH 3 /H 2 atmosphere to form the As layer 122, the supply of AsH 3 is stopped, and the As layer 122 is thermally decomposed in the H 2 atmosphere (step S104).
  • steps S106 it is possible to etch the electrode formation region 151 of the channel layer 104 by 1 to 2 nm.
  • the etching amount in one cycle is determined by the thickness of the formed As layer.
  • the thickness of the arsenic layer can be controlled by the temperature in the processing chamber and the flow time of AsH 3 .
  • the thermal decomposition reaction of the As layer is a self-stopping reaction due to the difference in thermal decomposition temperature from nitride semiconductors such as GaN, it is possible to perform highly reproducible etching by finely controlling the etching amount in each cycle. be.
  • Another advantage of this etching method is that it hardly forms a damaged layer on the surface of the thin film during etching.
  • an etching method such as RIE, which is generally used for etching GaN
  • the etching surface is irradiated with particles such as ions, so that a damaged layer containing many defects is formed on the surface after etching.
  • the thickness of the channel layer 104a in which the recess 123 is formed in the electrode formation region 151 can be set to, for example, about 5 nm. Leaving the thin channel layer 104a in the electrode forming region 151 in this manner is intended to leave the 2DEG formed near the interface between the channel layer 104a and the barrier layer 103 in the electrode forming region 151. .
  • the etching of the concave portion 123 needs to be a process with high reproducibility.
  • the above-described etching by As conversion and thermal decomposition of the As conversion layer is a process with extremely high reproducibility, and is suitable for forming the recesses 123 .
  • the electrode A contact layer 106 and a contact layer 107 are formed in the formation region 151 (fourth step).
  • the contact layer 106 and the contact layer 107 can be made of, for example, GaAs, InAs, InGaAs, or a multilayer structure in which these are laminated.
  • a source electrode 108 and a drain electrode 109 are formed on the contact layers 106 and 107 (fifth step).
  • a gate electrode 110 is formed on the channel layer 104 (sixth step). In this example, the source electrode 108 and the drain electrode 109 arranged with the gate electrode 110 therebetween are ohmic electrodes.
  • the field effect transistor obtained by the above-described manufacturing method is composed of a barrier layer 103 made of a nitride semiconductor and formed on a substrate 101 with the main surface having N polarity, and a nitride semiconductor.
  • contact layer 106 and contact layer 107 made of an n-type III-V compound semiconductor including one, and an ohmic electrode formed on and in contact with contact layer 106 and contact layer 107.
  • a gate electrode 110 is formed on the channel layer 104, and the ohmic electrodes are the source electrode 108 and the drain electrode 109 arranged with the gate electrode 110 interposed therebetween.
  • FIG. 1K recesses can be formed through the channel layer 104b so that the channel layer 104b is completely removed below the source electrode 108 and the drain electrode 109.
  • FIG. In this configuration there is no channel layer below the contact layers 106 and 107, and no 2DEG is formed.
  • the contact layer 106 and the contact layer 107 are formed on the channel layer 104b near the interface between the barrier layer 103 and the channel layer 104b in the direction in which they are arranged (the direction parallel to the plane of the substrate 101).
  • Contact (connect) with 2DEG In other words, the contact layer 106 and the contact layer 107 contact (connect) to the 2DEG on the side surface of the channel layer 104b.
  • the channel layer heterojunction on the barrier layer formed on the substrate with the N-polarity of the main surface is subjected to, for example, As conversion and thermal decomposition of the As conversion layer. Since the contact layer is formed by forming a recessed portion by etching with , etc., and filling it with an n-type III-V group compound semiconductor, the contact resistance of the ohmic electrode in the N-polar GaN-based HEMT can be easily reduced. Become.

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Abstract

基板（１０１）の上に、バッファ層（１０２）を形成し、この上に、窒化物半導体から構成されたバリア層（１０３）を、主表面をＮ極性（Ｖ族極性）として形成し、引き続き、バリア層（１０３）の上に、窒化物半導体から構成されたチャネル層（１０４）を、主表面をＮ極性として形成し、電極形成領域（１５１）のチャネル層（１０４）の厚さ方向の一部をＡｓ化してＡｓ化層（１２２）を形成し、次いで、形成したＡｓ化層（１２２）を加熱して除去する。

Description

電界効果トランジスタおよびその作製方法
　本発明は、電界効果トランジスタおよびその作製方法に関する。
　ヘテロ接合電界効果トランジスタ（heterojunction field effect transistor：ＨＦＥＴ）、または高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ，以下ＨＥＭＴ）は、ゲート電圧により生じる電界によってチャネル層のキャリア密度を変化させることで、ＯＮ／ＯＦＦを行うトランジスタである。
　上述したトランジスタをＧａＮなどの窒化物半導体から構成する場合、例えば、ＡｌＧａＮ／ＧａＮによるヘテロ接合において、ＡｌＧａＮの層とＧａＮの層との分極の大きさの差を補償するようにして界面に電子が集まって形成される２次元電子ガス（2 dimensional electron gas：２ＤＥＧ）を用いることが多い。一般的なＧａ極性ＧａＮからなるＨＥＭＴ（ＧａＮ系－ＨＥＭＴ）では、数ｎｍ～数１０ｎｍ程度の厚さのＡｌＧａＮ層の上にゲート電極を形成し、ＡｌＧａＮ／ＧａＮ界面の２ＤＥＧ濃度を制御する。
　ＧａＮ系－ＨＥＭＴの高周波応用を考える際には、キャリアをＡｌＧａＮ／ＧａＮ界面の薄い領域に閉じ込め、かつその他のリークパスを除くことが重要になる。これによってゲート電極にかけた電圧に対する応答動作を高速化し、安定した動作を実現できる。
　ＧａＮを用いたＨＥＭＴでは、２ＤＥＧの高移動度を活かした高周波デバイス応用が進められているが、Ｇａ極性のＨＥＭＴでは、デバイス表面にバンドギャップの大きいＡｌＧａＮが配置されることから、（１）コンタクト抵抗が高い、（２）キャリア密度維持のためにＡｌＧａＮ層を薄くできず、短チャネル効果につながるといった課題を抱える。
　これらの課題がＧａＮ　ＨＥＭＴの高周波特性向上の妨げとなっている。課題の解決手法として、（１）コンタクト抵抗低減のために、ソース電極・ドレイン電極などのオーミック電極直下の領域の再成長を行ったり、（２）短チャネル効果の抑制のために、Ａｌ組成を高めてＡｌＧａＮ層を薄くしたりといった技術が検討されているが、オーミックコンタクト抵抗を低減するには制限がある。
　Ｎ極性ＧａＮはＧａ極性ＧａＮを反転させた結晶であり、ＨＥＭＴを作る際には以下の３つの利点を有する。第１に、キャリアを供給するために高いＡｌ組成と２０ｎｍ程度の厚さを必要とし、高抵抗であるＡｌＧａＮ層がＧａＮチャネル層の下にあり、オーミック電極とチャネルの間に配置されないため、コンタクト抵抗を低くできる。第２に、表面ＧａＮ層の厚さは、キャリア密度に大きく影響しないため、薄くして短チャネル効果を抑制できる。第３に、チャネル直下のＡｌＧａＮ層がバックバリアとなり、短チャネル効果を抑制できる。これらの利点から、Ｎ極性ＧａＮを用いてＨＥＭＴを作製することでＧａＮ　ＨＥＭＴのさらなる高周波特性の向上が期待できる（非特許文献３）。
　Ｇａ極性のＧａＮ系－ＨＥＭＴに比べて、エピ構造のためにコンタクト抵抗低減に有利であるＮ極性ＧａＮ系－ＨＥＭＴであるが、プロセスによるさらなるコンタクト抵抗の低減が研究されている。この１つが、オーミック電極下の領域にｎ型にドーピングされたＧａＮを再成長する技術である。ＧａＮチャネル層は、不純物が２ＤＥＧの移動度を下げて電子デバイスの特性を劣化させてしまうため、ドーピングされていない。
　ＧａＮのバンドギャップは、ＡｌＧａＮに比べると小さいが、半導体材料の中では大きいため、ドーピングされていないＧａＮの抵抗は他の半導体材料に比べて大きい。そこで、不純物による電子デバイスの特性劣化を起こさずにコンタクト抵抗を低減するために、ドーピング無しに成長したＧａＮチャネル層において、オーミック電極下の領域のみをエッチングして、この箇所にｎ型にドーピングしたＧａＮを再成長して再成長層を形成する技術がある。この技術では、ドーピングされている再成長層によってコンタクト抵抗を下げ、かつゲート電極下のチャネル部分はドーピングの影響なく高移動度を維持できるデバイス構造が実現できる。
　上述した技術によってオーミック抵抗を下げることが可能だが、デバイス特性のさらなる向上のために、以下２つの点で課題がある。
　第１に、ＧａＮを利用することによる課題である。再成長したＧａＮはｎ型にドーピングされているが、バンドギャップの大きいＧａＮを利用している点は変わらないため、同程度のドーピング濃度の他のｎ型半導体で比較した場合、他の半導体材料に比べてコンタクト抵抗は高くなる。例えば、Ｓｉを１．５×１０18ｃｍ-3ドープしたｎ型ＧａＮのコンタクト抵抗は、１×１０-5Ωｃｍ2程度を示す報告がある（非特許文献１）。また、Ｓｉを１×１０18ｃｍ-3ドープしたｎ型ＧａＡｓのコンタクト抵抗は、５×１０-7Ωｃｍ2との報告（非特許文献２）もある。
　Ｓｉドーピング濃度には限界があり、再成長ＧａＮ層のＳｉドーピング濃度も１０18ｃｍ-3台（非特許文献４）であることが多いことから、バンドギャップが大きいために同程度のドーピング濃度の場合にコンタクト抵抗が高くなってしまうことは、ＧａＮを再成長層の材料として使用する際の課題点であると言える。
　第２に、工程上の課題である。再成長を行うためには、一度成長したＧａＮチャネル層をエッチングする必要がある。この工程において、チャネル領域の２ＤＥＧと再成長層とのコンタクトを良好にするために、ＧａＮを完全にエッチングせず２ＤＥＧを残すことが望ましい。２ＤＥＧは、チャネル層下部のＧａＮ／ＡｌＧａＮ界面から１～２ｎｍ程度の位置にある。このため、２ＤＥＧを残すためには、チャネル層を厚さ５ｎｍ前後残すエッチングが求められる。チャネル層は、厚さが２０ｎｍ程度かそれ以下の薄い層であり、必要なエッチング深さ（厚さ）は数ｎｍから十数ｎｍ程度となる。
　エッチング深さが大きいと２ＤＥＧのキャリア密度を大きく減少させることになり、エッチング深さが小さいと２ＤＥＧと再成長層との距離を取りすぎることになる。どちらの場合にもコンタクト抵抗は増大する結果になるため、エッチング深さの制御が重要になる。エッチング深さを制御する方法としては、選択性エッチングを用いるものとエッチング時間によるものがある。しかし、Ｎ極性ＧａＮ系－ＨＥＭＴにおいては、エッチングしないゲート電極下の領域でチャネル層中にＧａＮ以外から構成された層が含まれることは好ましくないため、エッチング停止層を要する選択性エッチングを用いることができない。このため、エッチングの深さ制御は、主にエッチング時間の制御によるものとなる。
　しかし、ＧａＮのエッチングで用いられる、誘導性結合により生成した塩素系ガスのプラズマによる反応性イオンエッチング（ＩＣＰ－ＲＩＥ）では、エッチングレートが一般的に十数から数十ｎｍ／ｍｉｎ程度と大きい。このため、このエッチング処理では、数秒の処理時間のずれが、１ｎｍかそれ以上のエッチング深さ誤差に繋がるため、上記のような再成長層のエッチングに求められる精度を再現性良く得る技術としては十分でない。
　また、エッチングされた薄膜は再成長を行う結晶成長炉に導入するために、一度大気に暴露する必要がある。大気暴露することで、再成長前の表面には大気中の不純物が多数吸着する状態となり、これが界面および再成長層中に取り込まれることで、ドーピング濃度のバラつきとそれに伴うコンタクト抵抗の変動のようにデバイス特性に意図しない影響を与えてしまう。
　近年、ＧａＮのエッチングに塩素ガスを用いた原子層エッチング（Atomic Layer Etching：ＡＬＥ）技術が研究されており、エッチング深さの制御性向上が進められている。しかしながらこの場合においても、エッチング後の大気暴露は避けられず、ウェハ洗浄方法などの検討が盛んになされているが、大気からの不純物取り込みを完全に除去できるわけではなく、大気中不純物によるデバイス特性への意図しない影響を避けることができない。
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　上述したように、Ｎ極性ＧａＮ系－ＨＥＭＴにおけるオーミック電極のコンタクト抵抗低減には、次に示す問題があった。まず、ｎ型ＧａＮの再成長だけではＧａＮの物性上の限界があり、デバイス特性の向上を制限している。また、再成長において、再成長界面を大気に晒すことが避けられず、再成長界面や再成長層への不純物取り込みなどにより、デバイス特性への影響が生じる。このように、従来、Ｎ極性ＧａＮ系－ＨＥＭＴにおけるオーミック電極のコンタクト抵抗低減が、容易に実現できないという問題があった。
　本発明は、以上のような問題点を解消するためになされたものであり、Ｎ極性ＧａＮ系－ＨＥＭＴにおけるオーミック電極のコンタクト抵抗低減が、容易に実現できるようにすることを目的とする。
　本発明に係る電界効果トランジスタの作製方法は、基板の上に、窒化物半導体から構成されたバリア層を、主表面をＮ極性として形成する第１工程と、バリア層の上に、窒化物半導体から構成されたチャネル層を、主表面をＮ極性として形成する第２工程と、互いにヘテロ接合するバリア層とチャネル層との界面近傍のチャネル層に形成される２次元電子ガスによるチャネルに電気的に接続するオーミック電極が配置される箇所のチャネル層をＡｓ化してＡｓ化層を形成し、形成したＡｓ化層を加熱して除去することで、チャネル層に凹部を形成する第３工程と、Ｖ族元素としてＰ、Ａｓ、Ｓｂの少なくとも１つを含むｎ型のＩＩＩ－Ｖ族化合物半導体を凹部を埋めるように成長してコンタクト層を形成する第４工程と、コンタクト層の上にオーミック電極を形成する第５工程とを備える。
　また、本発明に係る電界効果トランジスタは、窒化物半導体から構成されて主表面をＮ極性として基板の上に形成されたバリア層と、窒化物半導体から構成されて主表面をＮ極性としてバリア層の上に形成され、バリア層とヘテロ接合するチャネル層と、バリア層とチャネル層との界面近傍のチャネル層に形成される２次元電子ガスによるチャネルに電気的に接続するオーミック電極が配置される箇所のチャネル層に形成された凹部と、凹部を埋めるように形成された、Ｖ族元素としてＰ、Ａｓ、Ｓｂの少なくとも１つを含むｎ型のＩＩＩ－Ｖ族化合物半導体から構成されたコンタクト層と、コンタクト層の上に接して形成されたオーミック電極とを備える。
　以上説明したことにより、本発明によれば、Ｎ極性ＧａＮ系－ＨＥＭＴにおけるオーミック電極のコンタクト抵抗低減が、容易に実現できる。
図１Ａは、本発明の実施の形態に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図１Ｂは、本発明の実施の形態に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図１Ｃは、本発明の実施の形態に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図１Ｄは、本発明の実施の形態に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図１Ｅは、本発明の実施の形態に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図１Ｆは、本発明の実施の形態に係る電界効果トランジスタの一部の作製方法を説明するためのフローチャートである。 図１Ｇは、本発明の実施の形態に係る電界効果トランジスタの一部の作製方法を説明するためのタイミングチャートである。 図１Ｈは、本発明の実施の形態に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図１Ｉは、本発明の実施の形態に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図１Ｊは、本発明の実施の形態に係る電界効果トランジスタの作製方法を説明するための途中工程の電界効果トランジスタの状態を示す断面図である。 図１Ｋは、本発明の実施の形態に係る電界効果トランジスタの構成を示す断面図である。
　以下、本発明の実施の形態に係る電界効果トランジスタの作製方法について図１Ａ～図１Ｊを参照して説明する。
　まず、図１Ａに示すように、基板１０１の上に、バッファ層１０２を形成し、この上に、窒化物半導体から構成されたバリア層１０３を、主表面をＮ極性（Ｖ族極性）として形成する（第１工程）。引き続き、バリア層１０３の上に、窒化物半導体から構成されたチャネル層１０４を、主表面をＮ極性として形成する（第２工程）。引き続き、チャネル層１０４の上に、ゲート絶縁層１０５を形成する。
　基板１０１は、例えば、サファイア、炭化ケイ素、シリコン、ＧａＮなどとすることができる。バッファ層１０２は、例えば、ＧａＮから構成することができる。バリア層１０３は、例えば、ＡｌＧａＮから構成することができる。チャネル層１０４は、例えば、ＧａＮから構成することができる。ゲート絶縁層１０５は、例えば、ＳｉＮなどの絶縁材料から構成することができる。
　例えば、基板１０１をサファイア基板とした場合は、基板１０１の表面をアンモニアなどの原料ガス雰囲気下で高温熱処理することで基板表面を窒化し、次いで、厚さ２０ｎｍ程度に核形成層を成長する。この後、欠陥を十分に減少させるために厚さ数百ｎｍ程度にバッファ層１０２を成長する。バッファ層１０２は、主表面をＮ極性として形成される。このように形成されたバッファ層１０２の上には、Ｎ極性面を主面方位とする窒化物半導体（ＧａＮやＡｌＧａＮなど）を結晶成長することができる。一方、Ｎ極性面を主面方位とするＧａＮ単結晶基板またはＡｌＮ単結晶基板を基板１０１とする場合、上述した窒化や核形成層の成長などをせずに、Ｎ極性面を主面方位とする窒化物半導体が結晶成長できる。
　また、ＩＩＩ族面を主面方位として成長基板の上に結晶成長したチャネル層、バリア層の積層構造を、基板１０１に接合し、成長基板を除去することで、基板１０１の上に、Ｎ面を主面方位とするバリア層１０３、チャネル層１０４がこの順に積層した状態とすることができる。
　なお、ゲート絶縁層１０５は、例えば、ＳｉＮから構成する場合、例えば、スパッタ法などにより堆積することで形成できる。
　次に、図１Ｂに示すように、電極形成領域１５１に開口領域を備えるマスクパターン１２１を形成する。電極形成領域１５１は、互いにヘテロ接合するバリア層１０３とチャネル層１０４との界面近傍のチャネル層１０４に形成される２次元電子ガスによるチャネルに電気的に接続するオーミック電極が配置される箇所である。マスクパターン１２１は、後述するように、後工程において高温に晒されるため、例えば、酸化シリコンなどの耐熱性を有する材料から構成することができる。
　次いで、マスクパターン１２１を用いた選択エッチングによりゲート絶縁層１０５をパターニングし、図１Ｃに、電極形成領域１５１におけるチャネル層１０４の上面を露出させる。例えば、Ｆ系のガスを用いたＲＩＥによって、ＳｉＮから構成されたゲート絶縁層１０５のエッチングが可能である。
　次に、図１Ｄに示すように、電極形成領域１５１のチャネル層１０４の厚さ方向の一部をＡｓ化してＡｓ化層１２２を形成し、次いで、形成したＡｓ化層１２２を加熱して除去することで、図１Ｅに示すように、チャネル層１０４ａに凹部１２３を形成する（第３工程）。凹部１２３の形成は、Ａｓ化層１２２の形成と、形成したＡｓ化層１２２の除去とを繰り返すことで実施する。
　ここで、凹部１２３の形成について、図１Ｆ，図１Ｇを参照してより詳細に説明する。まず、ステップＳ１０１で、チャネル層１０４が露出した状態で、基板１０１を、処理装置の成長室の中に搬入する。処理装置は、成長室内にＡｓＨ3およびＨ2を導入することが可能であり、かつ、処理室内に搬入した処理対象を７００℃以上に試料を加熱できるものであれば良い。例えば、ＧａＡｓの結晶成長が実施できるＭＯＣＶＤ炉を用いることができるが、これに限るものではなく、専用の処理装置を用いることができる。
　次に、ステップＳ１０２で、成長室内を所定の処理温度、例えば７００℃に昇温する。成長室内を、例えば、水素を利用する熱分解反応を抑えることができるＮ2雰囲気として、昇温を実施することが望ましい。ただし、Ｈ2雰囲気下でも７００℃程度ではＧａＮは、ほとんど熱分解しないため、Ｈ2雰囲気、Ｎ2／Ｈ2雰囲気とすることができる。
　成長室内が設定した温度に到達したら（ステップＳ１０３のｙｅｓ）、成長室内を、Ｈ2雰囲気とし、ステップＳ１０４で、成長室内にＨ2とともにＡｓＨ3を供給し、成長室内を、ＡｓＨ3を含むＨ2雰囲気として保持する。このように、ＡｓＨ3が供給されてＡｓが存在している雰囲気において、７００℃程度に加熱されているチャネル層１０４は、構成しているＶ族元素であるＮが、雰囲気中のＡｓと置き換わり、Ａｓ化層１２２が形成される（図１Ｄ）。成長室の内温度やＡｓＨ3を流す（供給する）時間によって、形成されるＡｓ化層１２２の厚さは変わるが、この厚さは１～２ｎｍ程度である。ＧａＮから構成されているチャネル層１０４の表面に形成されるＡｓ化層１２２は、ＧａＡｓから構成されたものとなる。
　上述したＡｓ化の工程を設定されている時間実施したら（ステップＳ１０５のｙｅｓ）、ステップＳ１０６で、成長室内へのＡｓＨ3の供給を停止して、成長室内をＨ2雰囲気として保持し、この状態を設定されている時間継続する。この状態で加熱されるＡｓ化層１２２は、Ｈ2による熱分解反応が起こり除去される（図１Ｅ）。
　成長室内をＨ2雰囲気として保持する時間が設定されている時間となったら（ステップＳ１０７）、Ａｓ化とＡｓ化層の除去とを繰り返しが、設定されている回数実施するまで（ステップＳ１０８のｙｅｓとなるまで）、ステップＳ１０４～ステップＳ１０７を繰り返す。設定されている回数が実施されたら（ステップＳ１０８のｙｅｓ）、ステップＳ１０９で、処理室内を降温し、処理室内のガスを排気した後、ステップＳ１１０で、処理室内より処理対象の基板１０１を搬出する。
　Ａｓ化層１２２の下のチャネル層１０４を構成するＧａＮは、７００℃程度の温度ではほとんど熱分解が起こらないため、表面のＡｓ化層１２２の厚さ分だけエッチングが進み、Ａｓ化層１２２が完全に除去されてチャネル層１０４ａの表面が露出するとエッチングは停止する。
　このようにして、ＡｓＨ3／Ｈ2雰囲気下で表面をＡｓ化してＡｓ化層１２２を形成し、ＡｓＨ3の供給を止めてＨ2雰囲気下でＡｓ化層１２２を熱分解させる工程（ステップＳ１０４～ステップＳ１０６）を、繰り返すことによって、１～２ｎｍずつチャネル層１０４の電極形成領域１５１をエッチングしていくことが可能である。
　このエッチング技術では、１サイクルのエッチング量が、形成されるＡｓ化層の厚さで決定される。Ａｓ化層の厚さは処理室内の温度やＡｓＨ3を流す時間によって制御することが可能である。さらにＡｓ化層の熱分解反応は、ＧａＮなどの窒化物半導体との熱分解温度の違いから自己停止する反応であるため、１サイクルごとにエッチング量を細かく制御した再現性の高いエッチングが可能である。
　また、このエッチング方法では、エッチング中に薄膜表面にほとんどダメージ層を形成しない点にもメリットがある。ＧａＮのエッチングで一般的なＲＩＥなどのエッチング方法では、イオンなどの粒子がエッチング表面に照射されるため、これによってエッチング後の表面に欠陥の多く含まれるダメージ層が形成される。
　上述したＡｓ化とＡｓ化層の熱分解とによるエッチング方法では、物理的な粒子照射がなされないため、エッチング後のチャネル層１０４ａの表面に欠陥を生成する要因が少なく、ダメージの抑制につながっている。
　以上のように、Ａｓ化とＡｓ化層の熱分解を設定されている回数実施することで、図１Ｈに示すように、電極形成領域１５１に、所定の深さの凹部１２３が形成されたチャネル層１０４ａとする。凹部１２３が形成されたチャネル層１０４ａの、電極形成領域１５１における厚さは、例えば、５ｎｍ程度とすることができる。このように、電極形成領域１５１に、薄いチャネル層１０４ａを残すことは、電極形成領域１５１に、チャネル層１０４ａとバリア層１０３との界面近傍に形成される２ＤＥＧを残すことを意図したものである。
　上述した電極形成領域１５１のチャネル層１０４ａの薄い部分は、薄くなると２ＤＥＧのキャリア密度が減少し、厚くなると２ＤＥＧと後述するコンタクト層との距離が増大するので、上述した薄い部分の厚さの変動がコンタクト抵抗に影響を与える。このため、凹部１２３のエッチングは、再現性が高い処理であることが必要である。前述したＡｓ化とＡｓ化層の熱分解とによるエッチングは、極めて再現性が高い処理であり、凹部１２３の形成に好適である。
　次いで、Ｖ族元素としてＰ、Ａｓ、Ｓｂの少なくとも１つを含むｎ型のＩＩＩ－Ｖ族化合物半導体を凹部１２３を埋めるように成長（再成長）することで、図１Ｉに示すように、電極形成領域１５１に、コンタクト層１０６、コンタクト層１０７を形成する（第４工程）。コンタクト層１０６、コンタクト層１０７は、例えば、ＧａＡｓやＩｎＡｓ、ＩｎＧａＡｓ、およびそれらを積層した多層構造とすることができる。この後、コンタクト層１０６、１０７の上にソース電極１０８、ドレイン電極１０９を形成する（第５工程）。また、チャネル層１０４の上にゲート電極１１０を形成する（第６工程）。この例では、ゲート電極１１０を挟んで配置されるソース電極１０８およびドレイン電極１０９が、オーミック電極となる。
　上述した作製方法により得られる電界効果トランジスタは、図１Ｊに示すように、窒化物半導体から構成されて主表面をＮ極性として基板１０１の上に形成されたバリア層１０３と、窒化物半導体から構成されて主表面をＮ極性としてバリア層１０３の上に形成され、バリア層１０３とヘテロ接合するチャネル層１０４と、バリア層１０３とチャネル層１０４との界面近傍のチャネル層１０４に形成される２次元電子ガスによるチャネルに電気的に接続するオーミック電極が配置される箇所のチャネル層１０４に形成された凹部１２３と、凹部１２３を埋めるように形成された、Ｖ族元素としてＰ、Ａｓ、Ｓｂの少なくとも１つを含むｎ型のＩＩＩ－Ｖ族化合物半導体から構成されたコンタクト層１０６、コンタクト層１０７と、コンタクト層１０６、コンタクト層１０７の上に接して形成されたオーミック電極とを備えるものとなる。なお、この例では、チャネル層１０４の上に形成されたゲート電極１１０を備え、オーミック電極は、ゲート電極１１０を挟んで配置されるソース電極１０８およびドレイン電極１０９である。
　ところで、図１Ｋに示すように、ソース電極１０８およびドレイン電極１０９の下側が完全に除去されたチャネル層１０４ｂとなるように、凹部をチャネル層１０４ｂを貫通して形成することができる。この構成では、コンタクト層１０６、コンタクト層１０７の下側に、チャネル層が無く、２ＤＥＧが形成されない。この構成では、コンタクト層１０６およびコンタクト層１０７は、これらが配置される方向（基板１０１の平面に平行な方向）において、バリア層１０３とチャネル層１０４ｂとの界面近傍のチャネル層１０４ｂに形成される２ＤＥＧと接触（接続）する。言い換えると、チャネル層１０４ｂの側面において、コンタクト層１０６およびコンタクト層１０７が、２ＤＥＧに接触（接続）する。
　この構成では、作成の過程で、２ＤＥＧが形成されるチャネル層１０４ｂの側面が露出することになるため、この側面におけるダメージを小さく抑えることが大切になる。２ＤＥＧが形成されるチャネル層１０４ｂの側面に、例えば、エッチング処理によりダメージが導入されると、ダメージにより形成される欠陥によるキャリアトラップなどの形でデバイスの電気特性に大きく影響する。しかしながら、前述したＡｓ化とＡｓ化層の熱分解とによるエッチングは、反応性イオンなどの粒子照射によるダメージ導入が原理的に起きないため、低ダメージでのエッチングが可能である。
　以上に説明したように、本発明によれば、主表面をＮ極性として基板の上に形成されたバリア層の上にヘテロ接合するチャネル層に、例えば、Ａｓ化とＡｓ化層の熱分解とによるエッチングなどにより凹部を形成してｎ型のＩＩＩ－Ｖ族化合物半導体を充填してコンタクト層を形成したので、Ｎ極性ＧａＮ系－ＨＥＭＴにおけるオーミック電極のコンタクト抵抗低減が、容易に実現できるようになる。
　なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
　１０１…基板、１０２…バッファ層、１０３…バリア層、１０４，１０４ａ…チャネル層、１０５…ゲート絶縁層、１０６…コンタクト層、１０７…コンタクト層、１０８…ソース電極、１０９…ドレイン電極、１１０…ゲート電極、１２１…マスクパターン、１２２…Ａｓ化層、１２３…凹部、１５１…電極形成領域。

Claims (7)

  1. 　基板の上に、窒化物半導体から構成されたバリア層を、主表面をＮ極性として形成する第１工程と、
    　前記バリア層の上に、窒化物半導体から構成されたチャネル層を、主表面をＮ極性として形成する第２工程と、
    　互いにヘテロ接合する前記バリア層と前記チャネル層との界面近傍の前記チャネル層に形成される２次元電子ガスによるチャネルに電気的に接続するオーミック電極が配置される箇所の前記チャネル層をＡｓ化してＡｓ化層を形成し、形成した前記Ａｓ化層を加熱して除去することで、前記チャネル層に凹部を形成する第３工程と、
    　Ｖ族元素としてＰ、Ａｓ、Ｓｂの少なくとも１つを含むｎ型のＩＩＩ－Ｖ族化合物半導体を前記凹部を埋めるように成長してコンタクト層を形成する第４工程と、
    　前記コンタクト層の上に前記オーミック電極を形成する第５工程と
    　を備える電界効果トランジスタの作製方法。
  2. 　請求項１記載の電界効果トランジスタの作製方法において、
    　前記凹部の形成は、前記Ａｓ化層の形成と、形成した前記Ａｓ化層の除去とを繰り返すことで実施することを特徴とする電界効果トランジスタの作製方法。
  3. 　請求項１または２記載の電界効果トランジスタの作製方法において、
    　前記凹部は、前記チャネル層を貫通して形成することを特徴とする電界効果トランジスタの作製方法。
  4. 　請求項１～３のいずれか１項に記載の電界効果トランジスタの作製方法において、
    　前記チャネル層の上にゲート電極を形成する第６工程を備え、
    　前記オーミック電極は、前記ゲート電極を挟んで配置されるソース電極およびドレイン電極であることを特徴とする電界効果トランジスタの作製方法。
  5. 　窒化物半導体から構成されて主表面をＮ極性として基板の上に形成されたバリア層と、
    　窒化物半導体から構成されて主表面をＮ極性として前記バリア層の上に形成され、前記バリア層とヘテロ接合するチャネル層と、
    　前記バリア層と前記チャネル層との界面近傍の前記チャネル層に形成される２次元電子ガスによるチャネルに電気的に接続するオーミック電極が配置される箇所の前記チャネル層に形成された凹部と、
    　前記凹部を埋めるように形成された、Ｖ族元素としてＰ、Ａｓ、Ｓｂの少なくとも１つを含むｎ型のＩＩＩ－Ｖ族化合物半導体から構成されたコンタクト層と、
    　前記コンタクト層の上に接して形成された前記オーミック電極と
    　を備える電界効果トランジスタ。
  6. 　請求項５記載の電界効果トランジスタにおいて、
    　前記凹部は、前記チャネル層を貫通していることを特徴とする電界効果トランジスタ。
  7. 　請求項５または６記載の電界効果トランジスタにおいて、
    　前記チャネル層の上に形成されたゲート電極を備え、
    　前記オーミック電極は、前記ゲート電極を挟んで配置されるソース電極およびドレイン電極であることを特徴とする電界効果トランジスタ。
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