JPH09307097A - 半導体装置 - Google Patents
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- JPH09307097A JPH09307097A JP14656396A JP14656396A JPH09307097A JP H09307097 A JPH09307097 A JP H09307097A JP 14656396 A JP14656396 A JP 14656396A JP 14656396 A JP14656396 A JP 14656396A JP H09307097 A JPH09307097 A JP H09307097A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
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- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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- H01L29/2003—Nitride compounds
Abstract
(57)【要約】
【課題】 実効的にＧａＮ層に対して電極を低接触抵抗
でオーミック接触させる。 【解決手段】 ＧａＮ ＭＥＳＦＥＴにおいて、チャネ
ル層としてのｎ型ＧａＮ層１３上にｎ型ＧａＩｎＮコン
タクト層１４を介してソース電極１７およびドレイン電
極１８を設け、ｎ型ＧａＩｎＮコンタクト層１４にオー
ミック接触させる。ｎ型ＧａＩｎＮコンタクト層１４
は、ＭＯＣＶＤ法によりｎ型ＧａＮ層１３上に選択成長
させる。
でオーミック接触させる。 【解決手段】 ＧａＮ ＭＥＳＦＥＴにおいて、チャネ
ル層としてのｎ型ＧａＮ層１３上にｎ型ＧａＩｎＮコン
タクト層１４を介してソース電極１７およびドレイン電
極１８を設け、ｎ型ＧａＩｎＮコンタクト層１４にオー
ミック接触させる。ｎ型ＧａＩｎＮコンタクト層１４
は、ＭＯＣＶＤ法によりｎ型ＧａＮ層１３上に選択成長
させる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に、ＧａＮを用いた半導体装置に適用して好適な
ものである。
し、特に、ＧａＮを用いた半導体装置に適用して好適な
ものである。
【０００２】
【従来の技術】ＧａＮはその禁制帯幅が３．４ｅＶと大
きく、間接遷移伝導帯はさらにその上１．５ｅＶ以上の
ところにあると考えられている。また、ＧａＮの飽和速
度は約２．５×１０7 ｃｍ／ｓでＳｉ、ＧａＡｓおよび
ＳｉＣより大きく、破壊電場は約５×１０6 Ｖ／ｃｍ
で、ＳｉやＧａＡｓより一桁以上大きく、ＳｉＣより大
きい。このような理由により、ＧａＮは、高周波、高
温、大電力用半導体素子の材料として大きな可能性を有
することが予想されてきた。そして、近年、試作例も見
られるようになってきた（例えば、Appl. Phys. Lett.,
62(15),1786(1993) およびAppl. Phys. Lett.,65(9),11
21(1994)）。
きく、間接遷移伝導帯はさらにその上１．５ｅＶ以上の
ところにあると考えられている。また、ＧａＮの飽和速
度は約２．５×１０7 ｃｍ／ｓでＳｉ、ＧａＡｓおよび
ＳｉＣより大きく、破壊電場は約５×１０6 Ｖ／ｃｍ
で、ＳｉやＧａＡｓより一桁以上大きく、ＳｉＣより大
きい。このような理由により、ＧａＮは、高周波、高
温、大電力用半導体素子の材料として大きな可能性を有
することが予想されてきた。そして、近年、試作例も見
られるようになってきた（例えば、Appl. Phys. Lett.,
62(15),1786(1993) およびAppl. Phys. Lett.,65(9),11
21(1994)）。
【０００３】図１０および図１１は従来のＧａＮトラン
ジスタを示す。これらのＧａＮトランジスタは、ＧａＡ
ｓトランジスタにおいて用いられているＭＥＳ（Metal-
Semiconductor)構造をそのまま適用した電界効果トラン
ジスタ（ＦＥＴ）である。
ジスタを示す。これらのＧａＮトランジスタは、ＧａＡ
ｓトランジスタにおいて用いられているＭＥＳ（Metal-
Semiconductor)構造をそのまま適用した電界効果トラン
ジスタ（ＦＥＴ）である。
【０００４】図１０に示す従来のＧａＮトランジスタに
おいては、ｃ面サファイア基板１０１上にアンドープＧ
ａＮ層１０２およびチャネル層としてのｎ型ＧａＮ層１
０３が順次積層され、ｎ型ＧａＮ層１０３上にゲート電
極１０４、ソース電極１０５およびドレイン電極１０６
が設けられている。ここで、ゲート電極１０４はｎ型Ｇ
ａＮ層１０３とショットキ接触し、ソース電極１０５お
よびドレイン電極１０６はｎ型ＧａＮ層１０３とオーミ
ック接触している。
おいては、ｃ面サファイア基板１０１上にアンドープＧ
ａＮ層１０２およびチャネル層としてのｎ型ＧａＮ層１
０３が順次積層され、ｎ型ＧａＮ層１０３上にゲート電
極１０４、ソース電極１０５およびドレイン電極１０６
が設けられている。ここで、ゲート電極１０４はｎ型Ｇ
ａＮ層１０３とショットキ接触し、ソース電極１０５お
よびドレイン電極１０６はｎ型ＧａＮ層１０３とオーミ
ック接触している。
【０００５】図１１に示す従来のＧａＮトランジスタに
おいては、ｃ面サファイア基板２０１上にチャネル層と
してのｎ型ＧａＮ層２０２および電子供給層としてのｎ
型ＡｌＧａＮ層２０３が順次積層されている。ｎ型Ａｌ
ＧａＮ層２０３は所定形状にパターニングされている。
そして、このｎ型ＡｌＧａＮ層２０３上にゲート電極２
０４が設けられているとともに、このｎ型ＡｌＧａＮ層
２０３の両側壁にそれぞれ接触するようにソース電極２
０５およびドレイン電極２０６がｎ型ＧａＮ層２０２上
に設けられている。ここで、ゲート電極２０４はｎ型Ａ
ｌＧａＮ層２０３とショットキ接触し、ソース電極２０
５およびドレイン電極２０６はｎ型ＧａＮ層２０２およ
びｎ型ＡｌＧａＮ層２０３とオーミック接触している。
このＧａＮトランジスタは、いわゆる高電子移動度トラ
ンジスタ（High Electron Mobility Transistor,ＨＥＭ
Ｔ）と類似の構造を有するが、ドーピングされた層であ
るｎ型ＡｌＧａＮ層２０２をチャネル層に用いているこ
とが通常のＨＥＭＴと異なる。
おいては、ｃ面サファイア基板２０１上にチャネル層と
してのｎ型ＧａＮ層２０２および電子供給層としてのｎ
型ＡｌＧａＮ層２０３が順次積層されている。ｎ型Ａｌ
ＧａＮ層２０３は所定形状にパターニングされている。
そして、このｎ型ＡｌＧａＮ層２０３上にゲート電極２
０４が設けられているとともに、このｎ型ＡｌＧａＮ層
２０３の両側壁にそれぞれ接触するようにソース電極２
０５およびドレイン電極２０６がｎ型ＧａＮ層２０２上
に設けられている。ここで、ゲート電極２０４はｎ型Ａ
ｌＧａＮ層２０３とショットキ接触し、ソース電極２０
５およびドレイン電極２０６はｎ型ＧａＮ層２０２およ
びｎ型ＡｌＧａＮ層２０３とオーミック接触している。
このＧａＮトランジスタは、いわゆる高電子移動度トラ
ンジスタ（High Electron Mobility Transistor,ＨＥＭ
Ｔ）と類似の構造を有するが、ドーピングされた層であ
るｎ型ＡｌＧａＮ層２０２をチャネル層に用いているこ
とが通常のＨＥＭＴと異なる。
【０００６】ところで、通常のＧａＡｓトランジスタに
おいては、ソース電極およびドレイン電極のオーミック
接触性を高めるために、Ｓｉのイオン注入法および活性
化アニール法を用いてソース領域およびドレイン領域の
キャリア濃度を２×１０18ｃｍ-3以上に高めている。こ
れにより、ソース電極およびドレイン電極の接触抵抗は
１０-5〜１０-6Ωｃｍ2 台と低くなり、実用的な高周波
トランジスタを得ることができる。
おいては、ソース電極およびドレイン電極のオーミック
接触性を高めるために、Ｓｉのイオン注入法および活性
化アニール法を用いてソース領域およびドレイン領域の
キャリア濃度を２×１０18ｃｍ-3以上に高めている。こ
れにより、ソース電極およびドレイン電極の接触抵抗は
１０-5〜１０-6Ωｃｍ2 台と低くなり、実用的な高周波
トランジスタを得ることができる。
【０００７】
【発明が解決しようとする課題】ＧａＮトランジスタに
おいても、ＧａＡｓトランジスタと同様にイオン注入法
による高濃度不純物ドーピングがなされれば、上述した
ＧａＮの特徴が発揮され、高性能、高速、大電力素子が
実現されるものと考えられる。しかしながら、イオン注
入法によりＧａＮに不純物をドーピングした場合には高
濃度のキャリアが生成されにくいことが報告されている
（例えば、Appl. Phys. Lett.,67(10),1435(1995))。ま
た、もしＧａＮにおいても、ＧａＡｓ系材料のように金
属との間で合金反応が容易に生じるならば、不純物ドー
ピングされた金属との熱的合金化により低抵抗なオーミ
ック接触が得られるはずであるが、ＧａＮとの熱的合金
化は未だ実現されていないのが現状である。
おいても、ＧａＡｓトランジスタと同様にイオン注入法
による高濃度不純物ドーピングがなされれば、上述した
ＧａＮの特徴が発揮され、高性能、高速、大電力素子が
実現されるものと考えられる。しかしながら、イオン注
入法によりＧａＮに不純物をドーピングした場合には高
濃度のキャリアが生成されにくいことが報告されている
（例えば、Appl. Phys. Lett.,67(10),1435(1995))。ま
た、もしＧａＮにおいても、ＧａＡｓ系材料のように金
属との間で合金反応が容易に生じるならば、不純物ドー
ピングされた金属との熱的合金化により低抵抗なオーミ
ック接触が得られるはずであるが、ＧａＮとの熱的合金
化は未だ実現されていないのが現状である。
【０００８】以上のことにより、ソース電極およびドレ
イン電極の比較的大きな接触抵抗により、ＧａＮを用い
た素子本来の性能を発揮することができなかった。
イン電極の比較的大きな接触抵抗により、ＧａＮを用い
た素子本来の性能を発揮することができなかった。
【０００９】したがって、この発明の目的は、ＧａＮ層
上に電極をオーミック接触させる場合に、その電極の接
触抵抗を十分に低くすることができる半導体装置を提供
することにある。
上に電極をオーミック接触させる場合に、その電極の接
触抵抗を十分に低くすることができる半導体装置を提供
することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、ＧａＮ層と、ＧａＮ層上の、ＧａＮ層
と電気的に接続された電極とを有する半導体装置におい
て、ＧａＮ層と電極との間に、少なくともＧａ、Ｉｎお
よびＮを含む半導体層が設けられ、半導体層に電極がオ
ーミック接触していることを特徴とするものである。
に、この発明は、ＧａＮ層と、ＧａＮ層上の、ＧａＮ層
と電気的に接続された電極とを有する半導体装置におい
て、ＧａＮ層と電極との間に、少なくともＧａ、Ｉｎお
よびＮを含む半導体層が設けられ、半導体層に電極がオ
ーミック接触していることを特徴とするものである。
【００１１】この発明において、ＧａＮ層および半導体
層は、典型的にはいずれもｎ型である。ここで、ｎ型Ｇ
ａＮ層のキャリア濃度は、例えば（１〜５）×１０17ｃ
ｍ-3である。また、半導体層の具体例をいくつか挙げる
と、ＧａＩｎＮ層、ＡｌＧａＩｎＮ層、ＢＧａＩｎＮ層
などである。この半導体層は、典型的にはＧａＮ層上に
選択的に成長されたものである。
層は、典型的にはいずれもｎ型である。ここで、ｎ型Ｇ
ａＮ層のキャリア濃度は、例えば（１〜５）×１０17ｃ
ｍ-3である。また、半導体層の具体例をいくつか挙げる
と、ＧａＩｎＮ層、ＡｌＧａＩｎＮ層、ＢＧａＩｎＮ層
などである。この半導体層は、典型的にはＧａＮ層上に
選択的に成長されたものである。
【００１２】この発明において、電極は、典型的には、
電界効果トランジスタのソース電極またはドレイン電極
である。
電界効果トランジスタのソース電極またはドレイン電極
である。
【００１３】上述のように構成されたこの発明による半
導体装置においては、ＧａＮ層と電極との間に設けられ
ている、少なくともＧａ、ＩｎおよびＮを含む半導体層
の禁制帯幅はＧａＮの禁制帯幅に比べて十分に小さい
（例えば、ＩｎＮの禁制帯幅は最低で１．９ｅＶであ
る）ことなどにより、この半導体層は、キャリア濃度を
十分に高くすることができるとともに、表面準位はＧａ
Ｎより伝導帯に近いところにある。事実、ＧａＩｎＮ
は、アンドープでも２×１０19ｃｍ-3以上の高いキャリ
ア濃度が得られることもあることが報告されている（Ap
pl. Phys. Lett.,59(18),2251(1991))。
導体装置においては、ＧａＮ層と電極との間に設けられ
ている、少なくともＧａ、ＩｎおよびＮを含む半導体層
の禁制帯幅はＧａＮの禁制帯幅に比べて十分に小さい
（例えば、ＩｎＮの禁制帯幅は最低で１．９ｅＶであ
る）ことなどにより、この半導体層は、キャリア濃度を
十分に高くすることができるとともに、表面準位はＧａ
Ｎより伝導帯に近いところにある。事実、ＧａＩｎＮ
は、アンドープでも２×１０19ｃｍ-3以上の高いキャリ
ア濃度が得られることもあることが報告されている（Ap
pl. Phys. Lett.,59(18),2251(1991))。
【００１４】以上のことより、少なくともＧａ、Ｉｎお
よびＮを含む半導体層を介した低ショットキ障壁を通じ
たトンネル電流により、実効的にＧａＮ層に対する電極
の低接触抵抗のオーミック接触を実現することができ
る。
よびＮを含む半導体層を介した低ショットキ障壁を通じ
たトンネル電流により、実効的にＧａＮ層に対する電極
の低接触抵抗のオーミック接触を実現することができ
る。
【００１５】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００１６】以下の実施形態においては、ｃ面サファイ
ア基板上にＧａＮ、ＡｌＧａＮ、ＧａＩｎＮなどの窒化
物系ＩＩＩ−Ｖ族化合物半導体からなる層を積層した構
造を用いるが、まず、これらの窒化物系ＩＩＩ−Ｖ族化
合物半導体を有機金属化学気相成長（ＭＯＣＶＤ）法に
より成長させる一般的な方法について説明する。
ア基板上にＧａＮ、ＡｌＧａＮ、ＧａＩｎＮなどの窒化
物系ＩＩＩ−Ｖ族化合物半導体からなる層を積層した構
造を用いるが、まず、これらの窒化物系ＩＩＩ−Ｖ族化
合物半導体を有機金属化学気相成長（ＭＯＣＶＤ）法に
より成長させる一般的な方法について説明する。
【００１７】この窒化物系ＩＩＩ−Ｖ族化合物半導体の
成長の際の原料ガスとしては、Ｇａ原料としてトリメチ
ルガリウム（ＴＭＧ）、Ａｌ原料としてトリメチルアル
ミニウム（ＴＭＡ）、Ｉｎ原料としてトリメチルインジ
ウム（ＴＭＩｎ）、Ｎ原料としてアンモニア（Ｎ
Ｈ3 ）、ｎ型不純物のドーパントガスとしてシラン（Ｓ
ｉＨ4 ）を用いる。そして、よく知られているように、
まず、ｃ面サファイア基板上に低温でＡｌＮまたはＧａ
Ｎからなるバッファ層を成長させた後、ＮＨ3 ガスを流
しながら成長温度を１０００℃前後に上昇させ、バッフ
ァ層上にＧａＮ、ＡｌＧａＮなどを成長させる。ここ
で、ＧａＩｎＮなどのＩｎを含む窒化物系ＩＩＩ−Ｖ族
化合物半導体を成長させる場合には、成長温度を７００
〜８００℃に下げ、雰囲気ガスは窒素（Ｎ2 ）とするこ
とも、よく知られている。
成長の際の原料ガスとしては、Ｇａ原料としてトリメチ
ルガリウム（ＴＭＧ）、Ａｌ原料としてトリメチルアル
ミニウム（ＴＭＡ）、Ｉｎ原料としてトリメチルインジ
ウム（ＴＭＩｎ）、Ｎ原料としてアンモニア（Ｎ
Ｈ3 ）、ｎ型不純物のドーパントガスとしてシラン（Ｓ
ｉＨ4 ）を用いる。そして、よく知られているように、
まず、ｃ面サファイア基板上に低温でＡｌＮまたはＧａ
Ｎからなるバッファ層を成長させた後、ＮＨ3 ガスを流
しながら成長温度を１０００℃前後に上昇させ、バッフ
ァ層上にＧａＮ、ＡｌＧａＮなどを成長させる。ここ
で、ＧａＩｎＮなどのＩｎを含む窒化物系ＩＩＩ−Ｖ族
化合物半導体を成長させる場合には、成長温度を７００
〜８００℃に下げ、雰囲気ガスは窒素（Ｎ2 ）とするこ
とも、よく知られている。
【００１８】次に、ｎ型ＧａＮ層に対するＴｉ／Ａｌ電
極の接触抵抗の測定結果について説明する。
極の接触抵抗の測定結果について説明する。
【００１９】図１はこの接触抵抗測定用試料の平面図、
図２は図１のＩＩ−ＩＩ線に沿っての断面図である。
図２は図１のＩＩ−ＩＩ線に沿っての断面図である。
【００２０】図１および図２に示すように、この接触抵
抗測定用試料においては、ｃ面サファイア基板１上にＡ
ｌＮまたはＧａＮからなる低温成長によるバッファ層
（図示せず）を介してｎ型ＧａＮ層２が積層され、この
ｎ型ＧａＮ層２上にＴｉ／Ａｌ電極３が設けられてい
る。ここで、ｎ型ＧａＮ層２の厚さは３μｍ、キャリア
濃度（電子濃度）は１０18ｃｍ-3である。また、Ｔｉ／
Ａｌ電極３は、円形の第１の電極部３ａが第２の電極部
３ｂにより所定の間隔をもって取り囲まれている構造を
有する。ここで、第１の電極部３ａの直径は２００μｍ
とし、第１の電極部３ａと第２の電極部３ｂとの間隔は
１μｍから１０μｍの範囲内で４水準に変化させた。
抗測定用試料においては、ｃ面サファイア基板１上にＡ
ｌＮまたはＧａＮからなる低温成長によるバッファ層
（図示せず）を介してｎ型ＧａＮ層２が積層され、この
ｎ型ＧａＮ層２上にＴｉ／Ａｌ電極３が設けられてい
る。ここで、ｎ型ＧａＮ層２の厚さは３μｍ、キャリア
濃度（電子濃度）は１０18ｃｍ-3である。また、Ｔｉ／
Ａｌ電極３は、円形の第１の電極部３ａが第２の電極部
３ｂにより所定の間隔をもって取り囲まれている構造を
有する。ここで、第１の電極部３ａの直径は２００μｍ
とし、第１の電極部３ａと第２の電極部３ｂとの間隔は
１μｍから１０μｍの範囲内で４水準に変化させた。
【００２１】なお、このような構造の接触抵抗測定用試
料を用いたのは、ＧａＮはウエットエッチングが困難で
あるので、被測定部以外の部分を除去する必要がない構
造を用いるのが好ましいからである。
料を用いたのは、ＧａＮはウエットエッチングが困難で
あるので、被測定部以外の部分を除去する必要がない構
造を用いるのが好ましいからである。
【００２２】この接触抵抗測定用試料は次のようにして
作製した。すなわち、ｃ面サファイア基板１上にＡｌＮ
またはＧａＮからなるバッファ層（図示せず）を介して
ｎ型ＧａＮ層２を成長させた後、ｎ型ＧａＮ層２上に通
常のリフトオフ法によりＴｉ／Ａｌ電極３を形成する。
作製した。すなわち、ｃ面サファイア基板１上にＡｌＮ
またはＧａＮからなるバッファ層（図示せず）を介して
ｎ型ＧａＮ層２を成長させた後、ｎ型ＧａＮ層２上に通
常のリフトオフ法によりＴｉ／Ａｌ電極３を形成する。
【００２３】この接触抵抗測定用試料の作製直後（as-d
epo 状態）のＴｉ／Ａｌ電極３の接触抵抗を測定したと
ころ、０．５Ωｃｍ2 であった。また、この接触抵抗測
定用試料をＮ2 ガス雰囲気中において８００℃、１０秒
の条件で熱処理した後に接触抵抗を測定したところ、
１．５×１０-5Ωｃｍ2 まで低下した。
epo 状態）のＴｉ／Ａｌ電極３の接触抵抗を測定したと
ころ、０．５Ωｃｍ2 であった。また、この接触抵抗測
定用試料をＮ2 ガス雰囲気中において８００℃、１０秒
の条件で熱処理した後に接触抵抗を測定したところ、
１．５×１０-5Ωｃｍ2 まで低下した。
【００２４】次に、ｎ型ＧａＮ層２のキャリア濃度が１
０17ｃｍ-3であることを除いて上述と同様な構造を有す
る接触抵抗測定用試料を作製し、上述と同様な熱処理を
行った後にＴｉ／Ａｌ電極３の接触抵抗を測定したとこ
ろ、１．５×１０-4Ωｃｍ2であった。一般に、ＦＥＴ
のチャネル層のキャリア濃度は（１〜５）×１０17ｃｍ
-3であるが、この程度のキャリア濃度のときには上述の
ようにＴｉ／Ａｌ電極３の接触抵抗は１０-4Ωｃｍ2 台
と大きいため、このＴｉ／Ａｌ電極３をソース電極およ
びドレイン電極として用いたＦＥＴの性能は低下する。
０17ｃｍ-3であることを除いて上述と同様な構造を有す
る接触抵抗測定用試料を作製し、上述と同様な熱処理を
行った後にＴｉ／Ａｌ電極３の接触抵抗を測定したとこ
ろ、１．５×１０-4Ωｃｍ2であった。一般に、ＦＥＴ
のチャネル層のキャリア濃度は（１〜５）×１０17ｃｍ
-3であるが、この程度のキャリア濃度のときには上述の
ようにＴｉ／Ａｌ電極３の接触抵抗は１０-4Ωｃｍ2 台
と大きいため、このＴｉ／Ａｌ電極３をソース電極およ
びドレイン電極として用いたＦＥＴの性能は低下する。
【００２５】なお、上述のように熱処理によりＴｉ／Ａ
ｌ電極３の接触抵抗が小さくなるのは、Ｔｉ／Ａｌ電極
３とｎ型ＧａＮ層２との合金化が進んでいるためではな
く、熱処理によりＴｉ／Ａｌ電極３とｎ型ＧａＮ層２と
の間の絶縁層または空間層がなくなり、本来のショット
キ障壁が生じたためである。
ｌ電極３の接触抵抗が小さくなるのは、Ｔｉ／Ａｌ電極
３とｎ型ＧａＮ層２との合金化が進んでいるためではな
く、熱処理によりＴｉ／Ａｌ電極３とｎ型ＧａＮ層２と
の間の絶縁層または空間層がなくなり、本来のショット
キ障壁が生じたためである。
【００２６】次に、アンドープＧａＩｎＮ層に対するＴ
ｉ／Ａｌ電極の接触抵抗の測定結果について説明する。
ｉ／Ａｌ電極の接触抵抗の測定結果について説明する。
【００２７】この接触抵抗測定用試料の平面図は図１に
示すと同様であるが、図１のＩＩ−ＩＩ線に沿っての断
面図は図３に示すようになっている。
示すと同様であるが、図１のＩＩ−ＩＩ線に沿っての断
面図は図３に示すようになっている。
【００２８】図１および図３に示すように、この接触抵
抗測定用試料においては、ｃ面サファイア基板１上にＡ
ｌＮまたはＧａＮからなる低温成長によるバッファ層
（図示せず）を介してアンドープＧａＮ層４およびアン
ドープＧａＩｎＮ層５が順次積層され、アンドープＧａ
ＩｎＮ層５上にＴｉ／Ａｌ電極３が設けられている。こ
こで、アンドープＧａＮ層４の厚さは２μｍである。ま
た、アンドープＧａＩｎＮ層５の厚さは０．３μｍであ
る。このアンドープＧａＩｎＮ層５は、アンドープであ
るが、キャリア濃度は約２×１０17ｃｍ-3であった。ま
た、Ｘ線回折による測定の結果、このアンドープＧａＩ
ｎＮ層５のＩｎ組成比は０．１３であった。Ｔｉ／Ａｌ
電極３の構造は上述の接触抵抗測定用試料と同様であ
る。
抗測定用試料においては、ｃ面サファイア基板１上にＡ
ｌＮまたはＧａＮからなる低温成長によるバッファ層
（図示せず）を介してアンドープＧａＮ層４およびアン
ドープＧａＩｎＮ層５が順次積層され、アンドープＧａ
ＩｎＮ層５上にＴｉ／Ａｌ電極３が設けられている。こ
こで、アンドープＧａＮ層４の厚さは２μｍである。ま
た、アンドープＧａＩｎＮ層５の厚さは０．３μｍであ
る。このアンドープＧａＩｎＮ層５は、アンドープであ
るが、キャリア濃度は約２×１０17ｃｍ-3であった。ま
た、Ｘ線回折による測定の結果、このアンドープＧａＩ
ｎＮ層５のＩｎ組成比は０．１３であった。Ｔｉ／Ａｌ
電極３の構造は上述の接触抵抗測定用試料と同様であ
る。
【００２９】この接触抵抗測定用試料は次のようにして
作製した。すなわち、ｃ面サファイア基板１上にＡｌＮ
またはＧａＮからなるバッファ層（図示せず）を介して
アンドープＧａＮ層４およびアンドープＧａＩｎＮ層５
を順次成長させた後、アンドープＧａＩｎＮ層５上に通
常のリフトオフ法によりＴｉ／Ａｌ電極３を形成する。
作製した。すなわち、ｃ面サファイア基板１上にＡｌＮ
またはＧａＮからなるバッファ層（図示せず）を介して
アンドープＧａＮ層４およびアンドープＧａＩｎＮ層５
を順次成長させた後、アンドープＧａＩｎＮ層５上に通
常のリフトオフ法によりＴｉ／Ａｌ電極３を形成する。
【００３０】この接触抵抗測定用試料の作製直後のＴｉ
／Ａｌ電極３の接触抵抗を測定したところ、０．２Ωｃ
ｍ2 と高かったが、この接触抵抗測定用試料をＮ2 ガス
雰囲気中において８００℃、１０秒の条件で熱処理した
後に接触抵抗を測定したところ、２×１０-5Ωｃｍ2 ま
で低下した。これより、アンドープＧａＩｎＮ層５のキ
ャリア濃度が上述のように約２×１０17ｃｍ-3と低いに
もかかわらず、小さな接触抵抗が得られることがわか
る。これは、ＧａＮのＧａをＩｎにより一部置換したア
ンドープＧａＩｎＮ層５はＧａＮに比べてショットキ障
壁が低くなり、電流が流れやすくなったためと考えられ
る。この接触抵抗の低下がショットキ障壁の低下による
とすると、Ｉｎ組成比の増加によりさらなる接触抵抗の
低下が期待される。
／Ａｌ電極３の接触抵抗を測定したところ、０．２Ωｃ
ｍ2 と高かったが、この接触抵抗測定用試料をＮ2 ガス
雰囲気中において８００℃、１０秒の条件で熱処理した
後に接触抵抗を測定したところ、２×１０-5Ωｃｍ2 ま
で低下した。これより、アンドープＧａＩｎＮ層５のキ
ャリア濃度が上述のように約２×１０17ｃｍ-3と低いに
もかかわらず、小さな接触抵抗が得られることがわか
る。これは、ＧａＮのＧａをＩｎにより一部置換したア
ンドープＧａＩｎＮ層５はＧａＮに比べてショットキ障
壁が低くなり、電流が流れやすくなったためと考えられ
る。この接触抵抗の低下がショットキ障壁の低下による
とすると、Ｉｎ組成比の増加によりさらなる接触抵抗の
低下が期待される。
【００３１】次に、この発明の第１の実施形態によるＧ
ａＮ ＭＥＳＦＥＴについて説明する。図４はこの第１
の実施形態によるＧａＮ ＭＥＳＦＥＴを示し、図５は
このＧａＮ ＭＥＳＦＥＴのエネルギーバンド図を示
す。なお、図５において、ＥFはフェルミ準位、Ｅc は
伝導帯の下端のエネルギー、Ｅv は価電子帯の頂上のエ
ネルギーを示す（以下同様）。
ａＮ ＭＥＳＦＥＴについて説明する。図４はこの第１
の実施形態によるＧａＮ ＭＥＳＦＥＴを示し、図５は
このＧａＮ ＭＥＳＦＥＴのエネルギーバンド図を示
す。なお、図５において、ＥFはフェルミ準位、Ｅc は
伝導帯の下端のエネルギー、Ｅv は価電子帯の頂上のエ
ネルギーを示す（以下同様）。
【００３２】図４に示すように、この第１の実施形態に
よるＧａＮ ＭＥＳＦＥＴにおいては、ｃ面サファイア
基板１１上に、ＡｌＮまたはＧａＮからなる低温成長に
よるバッファ層（図示せず）を介して、アンドープＧａ
Ｎ層１２およびチャネル層としてのｎ型ＧａＮ層１３が
順次積層されている。アンドープＧａＮ層１２の厚さは
例えば２μｍである。また、ｎ型ＧａＮ層１３の厚さは
例えば１６０ｎｍ、キャリア濃度は例えば４×１０17ｃ
ｍ-3である。ソース電極およびドレイン電極形成部にお
けるｎ型ＧａＮ層１３上には、所定形状のＳｉドープｎ
型ＧａＩｎＮコンタクト層１４が、ｎ型ＧａＮ層１３に
接触してそれぞれ設けられている。このｎ型ＧａＩｎＮ
コンタクト層１４の厚さは例えば２００ｎｍ、Ｉｎ組成
比は例えば０．１３、キャリア濃度は例えば３×１０18
ｃｍ-3である。これらのｎ型ＧａＩｎＮコンタクト層１
４の間のチャネル部におけるｎ型ＧａＮ層１３およびこ
れらのｎ型ＧａＩｎＮコンタクト層１４を覆うようにＳ
ｉＯ2 膜１５が設けられている。このＳｉＯ2 膜１５の
厚さは例えば２００ｎｍである。これらのｎ型ＧａＩｎ
Ｎコンタクト層１４の間の部分におけるＳｉＯ2 膜１５
には開口１５ａが設けられ、この開口１５ａを通じてｎ
型ＧａＮ層１３上に例えばＴｉ／Ｗ構造のゲート電極１
６が、このｎ型ＧａＮ層１３とショットキ接触して設け
られている。また、ｎ型ＧａＩｎＮコンタクト層１４の
上側の部分におけるＳｉＯ2 膜１５には開口１５ｂ、１
５ｃがそれぞれ設けられ、これらの開口１５ｂ、１５ｃ
を通じてｎ型ＧａＩｎＮコンタクト層１４上に例えばＴ
ｉ／Ａｌ構造のソース電極１７およびドレイン電極１８
がｎ型ＧａＩｎＮコンタクト層１４とオーミック接触し
てそれぞれ設けられている。
よるＧａＮ ＭＥＳＦＥＴにおいては、ｃ面サファイア
基板１１上に、ＡｌＮまたはＧａＮからなる低温成長に
よるバッファ層（図示せず）を介して、アンドープＧａ
Ｎ層１２およびチャネル層としてのｎ型ＧａＮ層１３が
順次積層されている。アンドープＧａＮ層１２の厚さは
例えば２μｍである。また、ｎ型ＧａＮ層１３の厚さは
例えば１６０ｎｍ、キャリア濃度は例えば４×１０17ｃ
ｍ-3である。ソース電極およびドレイン電極形成部にお
けるｎ型ＧａＮ層１３上には、所定形状のＳｉドープｎ
型ＧａＩｎＮコンタクト層１４が、ｎ型ＧａＮ層１３に
接触してそれぞれ設けられている。このｎ型ＧａＩｎＮ
コンタクト層１４の厚さは例えば２００ｎｍ、Ｉｎ組成
比は例えば０．１３、キャリア濃度は例えば３×１０18
ｃｍ-3である。これらのｎ型ＧａＩｎＮコンタクト層１
４の間のチャネル部におけるｎ型ＧａＮ層１３およびこ
れらのｎ型ＧａＩｎＮコンタクト層１４を覆うようにＳ
ｉＯ2 膜１５が設けられている。このＳｉＯ2 膜１５の
厚さは例えば２００ｎｍである。これらのｎ型ＧａＩｎ
Ｎコンタクト層１４の間の部分におけるＳｉＯ2 膜１５
には開口１５ａが設けられ、この開口１５ａを通じてｎ
型ＧａＮ層１３上に例えばＴｉ／Ｗ構造のゲート電極１
６が、このｎ型ＧａＮ層１３とショットキ接触して設け
られている。また、ｎ型ＧａＩｎＮコンタクト層１４の
上側の部分におけるＳｉＯ2 膜１５には開口１５ｂ、１
５ｃがそれぞれ設けられ、これらの開口１５ｂ、１５ｃ
を通じてｎ型ＧａＩｎＮコンタクト層１４上に例えばＴ
ｉ／Ａｌ構造のソース電極１７およびドレイン電極１８
がｎ型ＧａＩｎＮコンタクト層１４とオーミック接触し
てそれぞれ設けられている。
【００３３】次に、上述のように構成されたこの第１の
実施形態によるＧａＮ ＭＥＳＦＥＴの製造方法につい
て説明する。
実施形態によるＧａＮ ＭＥＳＦＥＴの製造方法につい
て説明する。
【００３４】図４に示すように、まず、ｃ面サファイア
基板１１上にＡｌＮまたはＧａＮからなるバッファ層を
介してアンドープＧａＮ層１２およびｎ型ＧａＮ層１３
を順次成長させる。
基板１１上にＡｌＮまたはＧａＮからなるバッファ層を
介してアンドープＧａＮ層１２およびｎ型ＧａＮ層１３
を順次成長させる。
【００３５】次に、ＣＶＤ法によりｎ型ＧａＮ層１３の
全面にＳｉＯ2 膜（図示せず）を形成した後、リソグラ
フィーおよびエッチングによりこのＳｉＯ2 膜をパター
ニングしてチャネル部上にのみこのＳｉＯ2 膜を残す。
全面にＳｉＯ2 膜（図示せず）を形成した後、リソグラ
フィーおよびエッチングによりこのＳｉＯ2 膜をパター
ニングしてチャネル部上にのみこのＳｉＯ2 膜を残す。
【００３６】次に、このようにしてパターニングされた
ＳｉＯ2 膜を成長マスクとして用いて、このＳｉＯ2 膜
により覆われていない部分のｎ型ＧａＮ層１３上にｎ型
ＧａＩｎＮコンタクト層１４を選択的に成長させる。
ＳｉＯ2 膜を成長マスクとして用いて、このＳｉＯ2 膜
により覆われていない部分のｎ型ＧａＮ層１３上にｎ型
ＧａＩｎＮコンタクト層１４を選択的に成長させる。
【００３７】次に、このＳｉＯ2 膜をエッチング除去し
た後、ＣＶＤ法により再度全面にＳｉＯ2 膜１５を形成
した後、リソグラフィーおよびエッチングによりこのＳ
ｉＯ 2 膜１５をパターニングして開口１５ｂ、１５ｃを
形成する。次に、このパターニングに用いられたレジス
トパターンをそのまま残した状態で例えば真空蒸着法に
より全面に例えばＴｉ／Ａｌ膜を形成した後、レジスト
パターンをその上に形成されたＴｉ／Ａｌ膜とともに除
去する（リフトオフ）。これによって、ｎ型ＧａＩｎＮ
コンタクト層１４上にソース電極１７およびドレイン電
極１８が形成される。この後、ソース電極１７およびド
レイン電極１８の接触抵抗を低くするために、例えば８
００℃、１０秒の条件で熱処理を行う。
た後、ＣＶＤ法により再度全面にＳｉＯ2 膜１５を形成
した後、リソグラフィーおよびエッチングによりこのＳ
ｉＯ 2 膜１５をパターニングして開口１５ｂ、１５ｃを
形成する。次に、このパターニングに用いられたレジス
トパターンをそのまま残した状態で例えば真空蒸着法に
より全面に例えばＴｉ／Ａｌ膜を形成した後、レジスト
パターンをその上に形成されたＴｉ／Ａｌ膜とともに除
去する（リフトオフ）。これによって、ｎ型ＧａＩｎＮ
コンタクト層１４上にソース電極１７およびドレイン電
極１８が形成される。この後、ソース電極１７およびド
レイン電極１８の接触抵抗を低くするために、例えば８
００℃、１０秒の条件で熱処理を行う。
【００３８】次に、図示は省略するが、必要に応じて、
このＦＥＴ部以外の部分にＨｅのイオン注入を行うこと
により素子分離を行う。
このＦＥＴ部以外の部分にＨｅのイオン注入を行うこと
により素子分離を行う。
【００３９】次に、リソグラフィーおよびエッチングに
よりチャネル部上のＳｉＯ2 膜１５に開口１５ａを形成
する。次に、全面にＴｉ／Ｗ膜を形成した後、このＴｉ
／Ｗ膜をリソグラフィーおよびエッチングによりパター
ニングして、開口１５ａを通じてｎ型ＧａＮ層１３にシ
ョットキ接触したゲート電極１６を形成する。
よりチャネル部上のＳｉＯ2 膜１５に開口１５ａを形成
する。次に、全面にＴｉ／Ｗ膜を形成した後、このＴｉ
／Ｗ膜をリソグラフィーおよびエッチングによりパター
ニングして、開口１５ａを通じてｎ型ＧａＮ層１３にシ
ョットキ接触したゲート電極１６を形成する。
【００４０】以上により、目的とするＧａＮ ＭＥＳＦ
ＥＴが製造される。
ＥＴが製造される。
【００４１】以上のように、この第１の実施形態によれ
ば、ｎ型ＧａＩｎＮコンタクト層１４を介してｎ型Ｇａ
Ｎ層１３上にソース電極１７およびドレイン電極１８が
設けられていることにより、ソース電極１７およびドレ
イン電極１８の接触抵抗を十分に低くすることができ
る。これによって、チャネル層として用いられているｎ
型ＧａＮ層１３の特徴を十分に発揮させることができ、
高性能、高速、大電力のＧａＮ ＭＥＳＦＥＴを実現す
ることができる。
ば、ｎ型ＧａＩｎＮコンタクト層１４を介してｎ型Ｇａ
Ｎ層１３上にソース電極１７およびドレイン電極１８が
設けられていることにより、ソース電極１７およびドレ
イン電極１８の接触抵抗を十分に低くすることができ
る。これによって、チャネル層として用いられているｎ
型ＧａＮ層１３の特徴を十分に発揮させることができ、
高性能、高速、大電力のＧａＮ ＭＥＳＦＥＴを実現す
ることができる。
【００４２】次に、この発明の第２の実施形態によるＡ
ｌＧａＮ／ＧａＮ ＨＥＭＴについて説明する。図６は
この第２の実施形態によるＡｌＧａＮ／ＧａＮ ＨＥＭ
Ｔを示し、図７はこのＡｌＧａＮ／ＧａＮ ＨＥＭＴの
エネルギーバンド図である。なお、図６においては、図
４に示す第１の実施形態によるＧａＮ ＭＥＳＦＥＴと
同一または対応する部分には同一の符号を付す。
ｌＧａＮ／ＧａＮ ＨＥＭＴについて説明する。図６は
この第２の実施形態によるＡｌＧａＮ／ＧａＮ ＨＥＭ
Ｔを示し、図７はこのＡｌＧａＮ／ＧａＮ ＨＥＭＴの
エネルギーバンド図である。なお、図６においては、図
４に示す第１の実施形態によるＧａＮ ＭＥＳＦＥＴと
同一または対応する部分には同一の符号を付す。
【００４３】図６に示すように、この第２の実施形態に
よるＡｌＧａＮ／ＧａＮ ＨＥＭＴにおいては、ｃ面サ
ファイア基板１１上に、ＡｌＮまたはＧａＮからなる低
温成長によるバッファ層（図示せず）を介して、チャネ
ル層としてのアンドープＧａＮ層１２が積層されてい
る。チャネル部におけるこのアンドープＧａＮ層１２上
には、電子供給層としてのｎ型ＡｌＧａＮ層１９および
アンドープＡｌＧａＮ層２０が順次積層されている。ア
ンドープＧａＮ層１２の厚さは例えば３μｍである。ｎ
型ＡｌＧａＮ層１９の厚さは例えば１０ｎｍ、Ａｌ組成
比は例えば０．２、キャリア濃度は例えば１０18ｃｍ-3
である。また、アンドープＡｌＧａＮ層２０の厚さは例
えば４０ｎｍ、Ａｌ組成比は例えば０．２である。ソー
ス電極およびドレイン電極形成部におけるアンドープＧ
ａＮ層１２上には、所定形状のｎ型ＧａＩｎＮコンタク
ト層１４がｎ型ＡｌＧａＮ層１９およびアンドープＡｌ
ＧａＮ層２０の両側壁にそれぞれ接触して設けられてい
る。第１の実施形態におけると同様に、このｎ型ＧａＩ
ｎＮコンタクト層１４の厚さは例えば２００ｎｍ、Ｉｎ
組成比は例えば０．１３、キャリア濃度は例えば３×１
０18ｃｍ-3である。その他のことは、第１の実施形態に
よるＧａＮ ＭＥＳＦＥＴと同様であるので、説明を省
略する。
よるＡｌＧａＮ／ＧａＮ ＨＥＭＴにおいては、ｃ面サ
ファイア基板１１上に、ＡｌＮまたはＧａＮからなる低
温成長によるバッファ層（図示せず）を介して、チャネ
ル層としてのアンドープＧａＮ層１２が積層されてい
る。チャネル部におけるこのアンドープＧａＮ層１２上
には、電子供給層としてのｎ型ＡｌＧａＮ層１９および
アンドープＡｌＧａＮ層２０が順次積層されている。ア
ンドープＧａＮ層１２の厚さは例えば３μｍである。ｎ
型ＡｌＧａＮ層１９の厚さは例えば１０ｎｍ、Ａｌ組成
比は例えば０．２、キャリア濃度は例えば１０18ｃｍ-3
である。また、アンドープＡｌＧａＮ層２０の厚さは例
えば４０ｎｍ、Ａｌ組成比は例えば０．２である。ソー
ス電極およびドレイン電極形成部におけるアンドープＧ
ａＮ層１２上には、所定形状のｎ型ＧａＩｎＮコンタク
ト層１４がｎ型ＡｌＧａＮ層１９およびアンドープＡｌ
ＧａＮ層２０の両側壁にそれぞれ接触して設けられてい
る。第１の実施形態におけると同様に、このｎ型ＧａＩ
ｎＮコンタクト層１４の厚さは例えば２００ｎｍ、Ｉｎ
組成比は例えば０．１３、キャリア濃度は例えば３×１
０18ｃｍ-3である。その他のことは、第１の実施形態に
よるＧａＮ ＭＥＳＦＥＴと同様であるので、説明を省
略する。
【００４４】次に、上述のように構成されたこの第２の
実施形態によるＡｌＧａＮ／ＧａＮＨＥＭＴの製造方法
について説明する。
実施形態によるＡｌＧａＮ／ＧａＮＨＥＭＴの製造方法
について説明する。
【００４５】図６に示すように、まず、ｃ面サファイア
基板１１上にＡｌＮまたはＧａＮからなるバッファ層を
介してアンドープＧａＮ層１２、ｎ型ＡｌＧａＮ層１９
およびアンドープＡｌＧａＮ層２０を順次成長させる。
基板１１上にＡｌＮまたはＧａＮからなるバッファ層を
介してアンドープＧａＮ層１２、ｎ型ＡｌＧａＮ層１９
およびアンドープＡｌＧａＮ層２０を順次成長させる。
【００４６】次に、ＣＶＤ法によりアンドープＡｌＧａ
Ｎ層２０の全面にＳｉＯ2 膜（図示せず）を形成した
後、リソグラフィーおよびエッチングによりこのＳｉＯ
2 膜をパターニングしてチャネル部上にのみこのＳｉＯ
2 膜を残す。このＳｉＯ2 膜の厚さは例えば５００ｎｍ
である。
Ｎ層２０の全面にＳｉＯ2 膜（図示せず）を形成した
後、リソグラフィーおよびエッチングによりこのＳｉＯ
2 膜をパターニングしてチャネル部上にのみこのＳｉＯ
2 膜を残す。このＳｉＯ2 膜の厚さは例えば５００ｎｍ
である。
【００４７】次に、このようにしてパターニングされた
ＳｉＯ2 膜をエッチングマスクとして用いて、気相エッ
チング法により、アンドープＡｌＧａＮ層２０およびｎ
型ＡｌＧａＮ層１９をエッチングする。このエッチング
は、少なくともアンドープＧａＮ層１２が露出するまで
行う。
ＳｉＯ2 膜をエッチングマスクとして用いて、気相エッ
チング法により、アンドープＡｌＧａＮ層２０およびｎ
型ＡｌＧａＮ層１９をエッチングする。このエッチング
は、少なくともアンドープＧａＮ層１２が露出するまで
行う。
【００４８】次に、このＳｉＯ2 膜を成長マスクとして
用いて、このＳｉＯ2 膜により覆われていない部分のｎ
型ＧａＮ層１２上にｎ型ＧａＩｎＮコンタクト層１４を
選択的に成長させる。
用いて、このＳｉＯ2 膜により覆われていない部分のｎ
型ＧａＮ層１２上にｎ型ＧａＩｎＮコンタクト層１４を
選択的に成長させる。
【００４９】この後の工程は、第１の実施形態によるＧ
ａＮ ＭＥＳＦＥＴと同様であるので、説明を省略す
る。以上により、目的とするＡｌＧａＮ／ＧａＮ ＨＥ
ＭＴが製造される。
ａＮ ＭＥＳＦＥＴと同様であるので、説明を省略す
る。以上により、目的とするＡｌＧａＮ／ＧａＮ ＨＥ
ＭＴが製造される。
【００５０】この第２の実施形態によれば、ソース電極
１７およびドレイン電極１８の接触抵抗が十分に低い、
高性能、高速、大電力のＡｌＧａＮ／ＧａＮ ＨＥＭＴ
を実現することができる。
１７およびドレイン電極１８の接触抵抗が十分に低い、
高性能、高速、大電力のＡｌＧａＮ／ＧａＮ ＨＥＭＴ
を実現することができる。
【００５１】次に、この発明の第３の実施形態によるＡ
ｌＧａＮ／ＧａＩｎＮ ＨＥＭＴについて説明する。図
８はこの発明の第３の実施形態によるＡｌＧａＮ／Ｇａ
ＩｎＮ ＨＥＭＴを示す断面図、図９はこの第３の実施
形態によるＡｌＧａＮ／ＧａＩｎＮ ＨＥＭＴのエネル
ギーバンド図である。
ｌＧａＮ／ＧａＩｎＮ ＨＥＭＴについて説明する。図
８はこの発明の第３の実施形態によるＡｌＧａＮ／Ｇａ
ＩｎＮ ＨＥＭＴを示す断面図、図９はこの第３の実施
形態によるＡｌＧａＮ／ＧａＩｎＮ ＨＥＭＴのエネル
ギーバンド図である。
【００５２】図８に示すように、この第３の実施形態に
よるＡｌＧａＮ／ＧａＩｎＮ ＨＥＭＴにおいては、ア
ンドープＧａＮ層１２とｎ型ＡｌＧａＮ層１９との間に
アンドープＧａＩｎＮ層２１が設けられている。この場
合、このアンドープＧａＩｎＮ層２１がチャネル層とし
て用いられる。このアンドープＧａＩｎＮ層２１の厚さ
は例えば１５ｎｍである。その他のことは、第２の実施
形態によるＡｌＧａＮ／ＧａＮ ＨＥＭＴと同様である
ので、説明を省略する。
よるＡｌＧａＮ／ＧａＩｎＮ ＨＥＭＴにおいては、ア
ンドープＧａＮ層１２とｎ型ＡｌＧａＮ層１９との間に
アンドープＧａＩｎＮ層２１が設けられている。この場
合、このアンドープＧａＩｎＮ層２１がチャネル層とし
て用いられる。このアンドープＧａＩｎＮ層２１の厚さ
は例えば１５ｎｍである。その他のことは、第２の実施
形態によるＡｌＧａＮ／ＧａＮ ＨＥＭＴと同様である
ので、説明を省略する。
【００５３】この第３の実施形態によるＡｌＧａＮ／Ｇ
ａＩｎＮ ＨＥＭＴの製造方法は、第２の実施形態によ
るＡｌＧａＮ／ＧａＮ ＨＥＭＴの製造方法と同様であ
るので、説明を省略する。
ａＩｎＮ ＨＥＭＴの製造方法は、第２の実施形態によ
るＡｌＧａＮ／ＧａＮ ＨＥＭＴの製造方法と同様であ
るので、説明を省略する。
【００５４】この第３の実施形態によれば、ＧａＩｎＮ
の移動度はＧａＮの移動度よりも大きいので、第２の実
施形態によるＡｌＧａＮ／ＧａＮ ＨＥＭＴと比べてさ
らに高速の高性能のＡｌＧａＮ／ＧａＩｎＮ ＨＥＭＴ
を実現することができる。
の移動度はＧａＮの移動度よりも大きいので、第２の実
施形態によるＡｌＧａＮ／ＧａＮ ＨＥＭＴと比べてさ
らに高速の高性能のＡｌＧａＮ／ＧａＩｎＮ ＨＥＭＴ
を実現することができる。
【００５５】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００５６】例えば、上述の実施形態において挙げた数
値はあくまでも例に過ぎず、必要に応じてこれと異なる
数値を用いてもよい。具体的には、上述の第１の実施形
態においては、ｎ型ＧａＩｎＮコンタクト層１４の厚さ
を２００ｎｍとしているが、このｎ型ＧａＩｎＮコンタ
クト層１４の厚さはこれより小さくてもよく、例えば１
０ｎｍ程度であってもよい。また、上述の第１の実施形
態においては、ｎ型ＧａＩｎＮコンタクト層１４のＩｎ
組成比を０．１３としているが、これと異なる値のＩｎ
組成比を用いてもよい。なお、Ｉｎ組成比が大きいほ
ど、このｎ型ＧａＩｎＮコンタクト層１４とｎ型ＧａＮ
層１２との間のショットキ障壁の高さは低くなる。
値はあくまでも例に過ぎず、必要に応じてこれと異なる
数値を用いてもよい。具体的には、上述の第１の実施形
態においては、ｎ型ＧａＩｎＮコンタクト層１４の厚さ
を２００ｎｍとしているが、このｎ型ＧａＩｎＮコンタ
クト層１４の厚さはこれより小さくてもよく、例えば１
０ｎｍ程度であってもよい。また、上述の第１の実施形
態においては、ｎ型ＧａＩｎＮコンタクト層１４のＩｎ
組成比を０．１３としているが、これと異なる値のＩｎ
組成比を用いてもよい。なお、Ｉｎ組成比が大きいほ
ど、このｎ型ＧａＩｎＮコンタクト層１４とｎ型ＧａＮ
層１２との間のショットキ障壁の高さは低くなる。
【００５７】
【発明の効果】以上説明したように、この発明による半
導体装置によれば、ＧａＮ層と電極との間に、少なくと
もＧａ、ＩｎおよびＮを含む半導体層が設けられ、半導
体層に電極がオーミック接触していることにより、実効
的にＧａＮ層に対して電極を低接触抵抗でオーミック接
触させることができる。
導体装置によれば、ＧａＮ層と電極との間に、少なくと
もＧａ、ＩｎおよびＮを含む半導体層が設けられ、半導
体層に電極がオーミック接触していることにより、実効
的にＧａＮ層に対して電極を低接触抵抗でオーミック接
触させることができる。
【図１】ｎ型ＧａＮ層に対するＴｉ／Ａｌ電極の接触抵
抗の測定に用いた試料を示す平面図である。
抗の測定に用いた試料を示す平面図である。
【図２】図１のＩＩ−ＩＩ線に沿っての断面図である。
【図３】アンドープＧａＩｎＮ層に対するＴｉ／Ａｌ電
極の接触抵抗の測定に用いた試料を示す断面図である。
極の接触抵抗の測定に用いた試料を示す断面図である。
【図４】この発明の第１の実施形態によるＧａＮ ＭＥ
ＳＦＥＴを示す断面図である。
ＳＦＥＴを示す断面図である。
【図５】この発明の第１の実施形態によるＧａＮ ＭＥ
ＳＦＥＴのエネルギーバンド図である。
ＳＦＥＴのエネルギーバンド図である。
【図６】この発明の第２の実施形態によるＡｌＧａＮ／
ＧａＮ ＨＥＭＴを示す断面図である。
ＧａＮ ＨＥＭＴを示す断面図である。
【図７】この発明の第２の実施形態によるＡｌＧａＮ／
ＧａＮ ＨＥＭＴのエネルギーバンド図である。
ＧａＮ ＨＥＭＴのエネルギーバンド図である。
【図８】この発明の第３の実施形態によるＡｌＧａＮ／
ＧａＩｎＮ ＨＥＭＴを示す断面図である。
ＧａＩｎＮ ＨＥＭＴを示す断面図である。
【図９】この発明の第３の実施形態によるＡｌＧａＮ／
ＧａＩｎＮ ＨＥＭＴのエネルギーバンド図である。
ＧａＩｎＮ ＨＥＭＴのエネルギーバンド図である。
【図１０】従来のＧａＮトランジスタを示す断面図であ
る。
る。
【図１１】他の従来のＧａＮトランジスタを示す断面図
である。
である。
１、１１・・・ｃ面サファイア基板、２、１３・・・ｎ
型ＧａＮ層、３・・・Ｔｉ／Ａｌ電極、４、１２・・・
アンドープＧａＮ層、５・・・アンドープＧａＩｎＮ
層、１４・・・ｎ型ＧａＩｎＮコンタクト層、１５・・
・ＳｉＯ2 膜、１６・・・ゲート電極、１７・・・ソー
ス電極、１８・・・ドレイン電極、１９・・・ｎ型Ａｌ
ＧａＮ層、２０・・・アンドープＡｌＧａＮ層、２１・
・・アンドープＧａＩｎＮ層
型ＧａＮ層、３・・・Ｔｉ／Ａｌ電極、４、１２・・・
アンドープＧａＮ層、５・・・アンドープＧａＩｎＮ
層、１４・・・ｎ型ＧａＩｎＮコンタクト層、１５・・
・ＳｉＯ2 膜、１６・・・ゲート電極、１７・・・ソー
ス電極、１８・・・ドレイン電極、１９・・・ｎ型Ａｌ
ＧａＮ層、２０・・・アンドープＡｌＧａＮ層、２１・
・・アンドープＧａＩｎＮ層
Claims (7)
- 【請求項１】 ＧａＮ層と、 上記ＧａＮ層上の、上記ＧａＮ層と電気的に接続された
電極とを有する半導体装置において、 上記ＧａＮ層と上記電極との間に、少なくともＧａ、Ｉ
ｎおよびＮを含む半導体層が設けられ、 上記半導体層に上記電極がオーミック接触していること
を特徴とする半導体装置。 - 【請求項２】 上記ＧａＮ層はｎ型であることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 上記半導体層は上記ＧａＮ層上に選択的
に成長されたものであることを特徴とする請求項１記載
の半導体装置。 - 【請求項４】 上記半導体層はｎ型であることを特徴と
する請求項１記載の半導体装置。 - 【請求項５】 上記半導体層はＧａＩｎＮ層であること
を特徴とする請求項１記載の半導体装置。 - 【請求項６】 上記ＧａＮ層のキャリア濃度は（１〜
５）×１０17ｃｍ-3であることを特徴とする請求項２記
載の半導体装置。 - 【請求項７】 上記電極は電界効果トランジスタのソー
ス電極またはドレイン電極であることを特徴とする請求
項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14656396A JP3449116B2 (ja) | 1996-05-16 | 1996-05-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14656396A JP3449116B2 (ja) | 1996-05-16 | 1996-05-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09307097A true JPH09307097A (ja) | 1997-11-28 |
| JP3449116B2 JP3449116B2 (ja) | 2003-09-22 |
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ID=15410514
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14656396A Expired - Fee Related JP3449116B2 (ja) | 1996-05-16 | 1996-05-16 | 半導体装置 |
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| Country | Link |
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| JP (1) | JP3449116B2 (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000065663A1 (fr) * | 1999-04-26 | 2000-11-02 | Kansai Research Institute | Transistor a heterostructure a effet de champ |
| JP2002520880A (ja) * | 1998-06-12 | 2002-07-09 | クリー インコーポレイテッド | 半絶縁性炭化ケイ素基板上の窒化物系トランジスタ |
| US6429467B1 (en) | 1999-01-29 | 2002-08-06 | Nec Corporation | Heterojunction field effect transistor |
| EP1314204A1 (en) * | 2000-08-07 | 2003-05-28 | Advanced Technology Materials, Inc. | Indium gallium nitride channel high electron mobility transistors, and method of making the same |
| JP2003243424A (ja) * | 2002-02-21 | 2003-08-29 | Oki Electric Ind Co Ltd | ヘテロ接合電界効果トランジスタ |
| JP2003297855A (ja) * | 2002-04-01 | 2003-10-17 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
| WO2004055905A1 (ja) * | 2002-12-16 | 2004-07-01 | Nec Corporation | 電界効果トランジスタ |
| JP2005217364A (ja) * | 2004-02-02 | 2005-08-11 | Nippon Telegr & Teleph Corp <Ntt> | リセスゲート構造ｈｆｅｔおよびその製造方法 |
| JP2005217361A (ja) * | 2004-02-02 | 2005-08-11 | Furukawa Electric Co Ltd:The | 高電子移動度トランジスタ |
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| JP2005311029A (ja) * | 2004-04-21 | 2005-11-04 | New Japan Radio Co Ltd | 窒化物半導体装置及びその製造方法 |
| JP2005311028A (ja) * | 2004-04-21 | 2005-11-04 | New Japan Radio Co Ltd | 窒化物半導体装置及びその製造方法 |
| JP2006100455A (ja) * | 2004-09-29 | 2006-04-13 | New Japan Radio Co Ltd | 窒化物半導体装置及びその製造方法 |
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| US8169005B2 (en) | 2006-11-21 | 2012-05-01 | Cree, Inc. | High voltage GaN transistors |
| US8212290B2 (en) | 2007-03-23 | 2012-07-03 | Cree, Inc. | High temperature performance capable gallium nitride transistor |
| WO2013035844A1 (ja) * | 2011-09-08 | 2013-03-14 | 株式会社タムラ製作所 | Ｇａ2Ｏ3系半導体素子 |
| US8669589B2 (en) | 2005-09-07 | 2014-03-11 | Cree, Inc. | Robust transistors with fluorine treatment |
-
1996
- 1996-05-16 JP JP14656396A patent/JP3449116B2/ja not_active Expired - Fee Related
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| EP1314204A4 (en) * | 2000-08-07 | 2005-01-05 | Cree Inc | HIGH ELECTRON MOBILITY TRANSISTORS WITH GALLIUM AND INDIUM NITRIDE CHANNELS |
| USRE44538E1 (en) | 2000-08-07 | 2013-10-15 | Cree, Inc. | Indium gallium nitride channel high electron mobility transistors, and method of making the same |
| US10224427B2 (en) | 2001-07-24 | 2019-03-05 | Cree, Inc. | Insulting gate AlGaN/GaN HEMT |
| US9419124B2 (en) | 2001-07-24 | 2016-08-16 | Cree, Inc. | Insulating gate AlGaN/GaN HEMT |
| JP2005527102A (ja) * | 2001-07-24 | 2005-09-08 | クリー インコーポレイテッド | 高電子移動度トランジスタ及びその製造方法 |
| JP2010021582A (ja) * | 2001-07-24 | 2010-01-28 | Cree Inc | トランジスタ |
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| US8330143B2 (en) | 2005-06-16 | 2012-12-11 | Qunano Ab | Semiconductor nanowire transistor |
| US8344361B2 (en) | 2005-06-16 | 2013-01-01 | Qunano Ab | Semiconductor nanowire vertical device architecture |
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