JP2007103451A - 半導体装置及びその製造方法 - Google Patents

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隆夫 野田
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株式会社東芝
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Abstract

【課題】高耐圧且つ低オン抵抗なノーマリーオフ型の半導体装置及びその製造方法を提供すること。
【解決手段】p型半導体領域と、n型半導体領域と、これらp型半導体領域とn型半導体領域との間に介在して設けられp型及びn型半導体よりも高抵抗な高抵抗領域と、を有する第1の層と、第1の窒化物半導体からなり第1の層の上に積層された第2の層と、第1の窒化物半導体よりもバンドギャップが大なる第2の窒化物半導体からなり第2の層の上に積層された第3の層と、第3の層の上に設けられたソース電極と、ドレイン電極と、p型半導体領域に対向して第3の層の上に設けられたゲート電極と、を備え、p型半導体領域はソース電極とゲート電極のいずれか一方と接続され、第1の層において、ゲート電極とドレイン電極間に対応する部分に高抵抗領域が設けられている。
【選択図】図1

Description

本発明は、窒化物半導体を用いた半導体装置及びその製造方法に関する。

窒化ガリウム(GaN)をはじめとする窒化物半導体は、絶縁破壊電界が大きい、電子の飽和ドリフト速度が大きい、という特長を有し、この材料を用いた電界効果トランジスタ(FET: Field Effect Transistor)は、高耐圧・低損失パワー素子、あるいは高耐圧・高周波素子として注目されている。特に、AlGaNとGaNとのヘテロ構造をMOCVD(Metal Organic Chemical Vapor Deposition)法やMBE(Molecular Beam Epitaxy)法等の気相成長法で、SiC、サファイア、Si等の基板上にエピタキシャル成長させ、AlGaN/GaNヘテロ界面の2次元電子ガス蓄積層をチャネルとして用いる高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)は優れた電子輸送特性を持っており研究開発が活発に進められている。

例えば、特許文献1では、高耐圧(高アバランシェ耐量)且つ低オン抵抗のノーマリーオフ型の素子を得るため、ゲート電極下にp型GaN領域を設けている。このp型GaN領域は、AlGaN層との界面付近にチャネルが形成されるGaN層の一部をエッチングにより除去してp型GaNを再成長させること、あるいはGaN層にMgやBeをイオン注入することにより形成するとしている。

特許文献1では、チャネル層として機能するGaN層中にp型GaN領域を有する構造であるため、イオン注入によってp型GaN領域を形成する場合には活性化アニールの際にGaN層表面からの窒素抜けが避けられず、これに起因してオン抵抗の増大や耐圧低下といった性能劣化が生ずる可能性がある。また、GaN層の一部をエッチングしてp型GaNを再成長させる場合でも、再成長界面の不純物汚染等に起因してオン抵抗の増大や耐圧低下が起こり得る。
特開2004−260140号公報

本発明は、高耐圧且つ低オン抵抗なノーマリーオフ型の半導体装置及びその製造方法を提供する。

本発明の一態様によれば、
互いに離間して設けられたp型半導体領域と、n型半導体領域と、これらp型半導体領域とn型半導体領域との間に介在して設けられp型及びn型半導体よりも高抵抗な高抵抗領域と、を有する第1の層と、
第1の窒化物半導体からなり、前記第1の層の上に積層された第2の層と、
前記第1の窒化物半導体よりもバンドギャップが大なる第2の窒化物半導体からなり、前記第2の層の上に積層された第3の層と、
前記第3の層の上に設けられたソース電極と、
前記第3の層の上に設けられたドレイン電極と、
前記p型半導体領域に対向して前記第3の層の上に設けられたゲート電極と、
を備え、
前記p型半導体領域は、前記ソース電極と前記ゲート電極のいずれか一方と接続され、
前記第1の層において、前記ゲート電極と前記ドレイン電極間に対応する部分に前記高抵抗領域が設けられていることを特徴とする半導体装置が提供される。

また、本発明の他の一態様によれば、
互いに離間して設けられたp型半導体領域と、第1のn型半導体領域と、第2のn型半導体領域と、これらp型半導体領域、第1及び第2のn型半導体領域間に介在して設けられp型及びn型半導体よりも高抵抗な高抵抗領域と、を有する第1の層と、
第1の窒化物半導体からなり、前記第1の層の上に積層された第2の層と、
前記第1の窒化物半導体よりもバンドギャップが大なる第2の窒化物半導体からなり、前記第2の層の上に積層された第3の層と、
前記第3の層の上に設けられたソース電極と、
前記第3の層の上に設けられたドレイン電極と、
前記p型半導体領域に対向して前記第3の層の上に設けられたゲート電極と、
を備え、
前記第1のn型半導体領域は、前記ソース電極と接続され、
前記第2のn型半導体領域は、前記ドレイン電極と接続され、
前記p型半導体領域は、前記ゲート電極と接続され、
前記第1の層において、前記ゲート電極と前記ドレイン電極間に対応する部分に前記高抵抗領域が設けられていることを特徴とする半導体装置が提供される。

また、本発明のさらに他の一態様によれば、
第1の層にp型不純物とn型不純物とを選択的に添加して前記第1の層を熱処理することにより、互いに離間して設けられたp型半導体領域と、n型半導体領域と、を前記第1の層に形成する工程と、
前記熱処理の後に、第1の窒化物半導体からなる第2の層を前記第1の層の上にエピタキシャル成長させる工程と、
前記第1の窒化物半導体よりもバンドギャップが大なる第2の窒化物半導体からなる第3の層を前記第2の層の上にエピタキシャル成長させる工程と、
前記第2及び第3の層を部分的に除去して、前記n型半導体領域の一部を露出させる工程と、
ソース電極を前記第3の層の上に設ける工程と、
前記露出された前記n型半導体領域の一部に接するドレイン電極を前記第3の層の上に設ける工程と、
前記p型半導体領域に対向するように前記第3の層の上にゲート電極を設ける工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。

本発明によれば、高耐圧且つ低オン抵抗なノーマリーオフ型の半導体装置及びその製造方法が提供される。

以下に、図面を参照しつつ、本発明の実施形態について説明する。

[第1の実施形態]
図1は、本発明の第1の実施形態に係る半導体装置1の要部断面構造を例示する模式図である。半導体装置1は、高抵抗単結晶GaNからなる基板2上に順に積層された高抵抗GaN層(第1の層)4と、ノンドープのInGaN層(第4の層)6と、ノンドープのGaN層(第2の層)8と、ノンドープのAl0.2Ga0.8N層(第3の層)10と、ソース、ゲート、ドレインの各電極14〜16と、を備える。

高抵抗GaN層4は、ノンドープ、もしくは深い不純物準位を形成する不純物がドーピングされた層であり、p型及びn型半導体よりも高抵抗である。例えば、高抵抗GaN層4の抵抗率は、1×10[Ωcm]以上である。高抵抗GaN層4の表面側には、アクセプタとして例えばマグネシウムが1017cm−3以上含まれるp型GaN領域3と、ドナーとして例えばシリコンが1017cm−3以上含まれるn型GaN領域5が形成されている。

p型GaN領域3とn型GaN領域5とは、互いに離間され、接合していない。高抵抗GaN層4の表面側の一部の層が高抵抗GaN層4よりも低抵抗なp型GaN領域3、n型GaN領域5とされており、他の部分は高抵抗のままである。すなわち、p型GaN領域3とn型GaN領域5との間には、これらよりも高抵抗な高抵抗領域4aが介在している。このように、高抵抗GaN層4には、3種類の異なる電気的特性を有する領域が形成されている。

ソース電極14は、一体に形成された第1の部分14aと第2の部分14bとを有する。第1の部分14aは、Al0.2Ga0.8N層10にオーミック接触してAl0.2Ga0.8N層10の上に設けられている。第2の部分14bは、Al0.2Ga0.8N層10、GaN層8及びInGaN層6に開口をあけて露出させたp型GaN領域3の一部にオーミック接触している。第1の部分14aは、Al0.2Ga0.8N層10、GaN層8及びInGaN層6を間に挟んで、p型GaN領域3に対向している。

ドレイン電極16は、一体に形成された第1の部分16aと第2の部分16bとを有する。第1の部分16aは、Al0.2Ga0.8N層10にオーミック接触してAl0.2Ga0.8N層10の上に設けられている。第2の部分16bは、Al0.2Ga0.8N層10、GaN層8及びInGaN層6に開口をあけて露出させたn型GaN領域5の一部にオーミック接触している。第1の部分16aは、Al0.2Ga0.8N層10、GaN層8及びInGaN層6を間に挟んで、n型GaN領域5に対向している。

ソース電極14とドレイン電極16との間のAl0.2Ga0.8N層10上には絶縁膜12を介してゲート電極15が形成されている。ゲート電極15は、ソース電極14及びドレイン電極16から離間している。ゲート電極15は、絶縁膜12、Al0.2Ga0.8N層10、GaN層8及びInGaN層6を間に挟んで、p型GaN領域3に対向している。ソース、ゲート、ドレインの各電極14〜16は、図1において紙面を貫く方向に、互いに平行に延在している。

p型GaN領域3は、エピタキシャル成長層(Al0.2Ga0.8N層10、GaN層8、InGaN層6)の下で、ゲート電極15からソース電極14にかけて形成されている。高抵抗GaN層4において、ゲート電極15とドレイン電極16間に対応する部分には高抵抗領域4aが形成されている。

本実施形態に係る半導体装置1は、GaN層8と、これよりもバンドギャップが大なるAl0.2Ga0.8N層10とのヘテロ接合界面に発生する2次元電子ガスを利用したHEMT(High Electron Mobility Transistor)である。GaN層8において、Al0.2Ga0.8N層10との界面付近の非常に薄い領域に2次元電子ガスが蓄積される。GaN層8はチャネル層として機能し、Al0.2Ga0.8N層10はバリア層として機能する。

そして、本実施形態に係る半導体装置1によれば、ゲート電極15の下に、チャネル層を挟んでp型GaN領域3が設けられているため、ゲート電極15下のチャネル層を下側からも空乏化させることができる。これにより、ゲート電極15下の2次元電子ガス濃度を下げて、ノーマリーオフ型の素子を実現できる。p型GaN領域3は、ゲート電極15−ドレイン電極16間に対応する部分には存在していないので、ゲート電極15−ドレイン電極16間の2次元電子ガス濃度は低下させず、オン抵抗の増大は抑えることができる。

高電界下でチャネルを移動する電子が周囲の原子に衝突すると正孔が発生する場合があるが、本実施形態に係る半導体装置1によれば、その正孔をp型GaN領域3とこれに接続されたソース電極14を通じてチャネルから排出することができる。よって、正孔がチャネルに蓄積することを抑制してアバランシェ耐量を高め、高耐圧化を実現できる。

また、GaNよりもバンドギャップが小なるInGaN層6をGaN層8とp型GaN領域3との間に介在させているため、InGaN層6中に2次元正孔ガスが蓄積するようになり、p型層の正孔移動度が向上し、正孔の排出が促進される。この結果、よりいっそうアバランシェ耐量を高めることができる。

また、ドレイン電極16の下にn型GaN領域5を設け、そのn型GaN領域5にドレイン電極16を接続しているので、ドレイン電極16のコンタクト抵抗を低減すると共に、高電圧印加時のドレイン端部(第1の部分16aの端部)付近での電界集中を抑えることができ耐圧を高めることができる。さらに、ゲート電極15−ドレイン電極16間は、高抵抗領域4aの上に位置しているため、このことによっても高耐圧が図られている。

このように、本実施形態によれば、ノーマリーオフ、低オン抵抗、高耐圧、高アバランシェ耐量という例えばスイッチング電源用素子に要求される特性を同時に満足する半導体装置を提供できる。

次に、本実施形態に係る半導体装置1の製造方法の一例について説明する。
図2〜図5は、半導体装置1の製造工程の要部を例示する工程断面図である。

まず、図2に表されるように、GaN基板2上に高抵抗GaN層4をエピタキシャル成長させる。これは、LPE(Liquid Phase Epitaxy)法、HVPE(Hydride Vapor Phase Epitaxy)法、MOCVD(Metal Organic Chemical Vapor Deposition)法、MBE(Molecular Beam Epitaxy)法などによって行われる。高抵抗GaN層4の厚さは、例えば10マイクロメータである。

次に、高抵抗GaN層4の全面に、図示しないアクセプタ注入用のマスクを形成する。このマスクにはp型GaN領域3を形成すべき部分に対応して選択的に開口が形成されている。その開口を介して、アクセプタとして例えばマグネシウム(Mg)を高抵抗GaN層4の表面に選択的に注入する。マグネシウムのドーズ量は、例えば1×1015[cm−2]である。

マグネシウムの注入後、上記マスクを除去して、今度はドナー注入用のマスクを高抵抗GaN層4の全面に形成する。このマスクにはn型GaN領域5を形成すべき部分に対応して選択的に開口が形成される。その開口を介して、ドナーとして例えばシリコンを高抵抗GaN層4の表面に選択的に注入する。シリコンのドーズ量は、例えば1×1015[cm−2]である。なお、マグネシウムの注入工程と、シリコンの注入工程はどちらを先に行ってもよい。

上記シリコン注入に用いたマスクを除去した後、高抵抗GaN層4を例えば1200℃で熱処理し、注入されたアクセプタ及びドナーを活性化する。さらにこの後、高抵抗GaN層4の表面のクリーニングを約1000℃のNガス雰囲気中で20分程度行う。以上の処理を経て、図3に表されるように、高抵抗GaN層4の表面に近い部分に、高抵抗GaN層4よりも低抵抗なp型GaN領域3と、n型GaN領域5とが形成される。p型GaN領域3とn型GaN領域5とは互いに離間しており、接合していない。

次に、高抵抗GaN層4の表面(p型GaN領域3及びn型GaN領域5が形成された側の面)に、図4に表されるように、InGaN層6、GaN層8、Al0.2Ga0.8N層10を、例えばMOCVD法で順にエピタキシャル成長させる。これら、InGaN層6、GaN層8、Al0.2Ga0.8N層10は、いずれもノンドープ型である。例えば、InGaN層6の厚さは100ナノメータ、GaN層8の厚さは1000ナノメータ、Al0.2Ga0.8N層10の厚さは20ナノメータである。次に、Al0.2Ga0.8N層10の全面に、例えばCVD(Chemical Vapor Deposition)法により絶縁膜12を形成する。絶縁膜12の材料は、例えば、SiN、AlN、SiOなどである。

次に、絶縁膜12及びエピタキシャル成長層(Al0.2Ga0.8N層10、GaN層8、InGaN層6)を部分的にエッチングして除去する。これにより、図5に表されるように、p型GaN領域3の一部及びn型GaN領域5の一部が露出される。p型GaN領域3及びn型GaN領域5を確実に露出させるため、p型GaN領域3及びn型GaN領域5は若干オーバーエッチングされる。また、絶縁膜12の部分的な除去により、Al0.2Ga0.8N層10の一部も露出される。次に、図1に表されるソース、ゲート、ドレインの各電極14〜16を、例えば真空蒸着及びリフトオフ法により形成する。

ソース電極14は、p型GaN領域3の露出部分から、この上段側に位置するAl0.2Ga0.8N層10の露出部分にかけての段差部を覆うように形成される。ソース電極14は、その第1の部分14aがAl0.2Ga0.8N層10の露出部分にオーミック接触し、第2の部分14bがp型GaN領域3の露出部分にオーミック接触する。

ソース電極14の、第1の部分14aと第2の部分14bとは同材質であり、且つ同工程で一体に形成される。もちろん、第1の部分14aと第2の部分14bとを別々にまた別材質で形成してもよい。いずれにしても、第1の部分14aと第2の部分14bとは電気的に接続される。

ドレイン電極16は、n型GaN領域5の露出部分から、この上段側に位置するAl0.2Ga0.8N層10の露出部分にかけての段差部を覆うように形成される。ドレイン電極16は、その第1の部分16aがAl0.2Ga0.8N層10の露出部分にオーミック接触し、第2の部分16bがn型GaN領域5の露出部分にオーミック接触する。

ドレイン電極16の、第1の部分16aと第2の部分16bとは同材質であり、且つ同工程で一体に形成される。もちろん、第1の部分16aと第2の部分16bとを別々にまた別材質で形成してもよい。いずれにしても、第1の部分16aと第2の部分16bとは電気的に接続される。

ゲート電極15は、ソース及びドレインの両電極14、16の間の絶縁膜12上に形成される。ゲート電極15は、絶縁膜12、Al0.2Ga0.8N層10、GaN層8及びInGaN層6を間に挟んで、p型GaN領域3に対向するように形成される。以上のようにして、図1に表される半導体装置1が得られる。

チャネル層にp型GaN領域とn型GaN領域が形成される特許文献1と異なり、本具体例では、高抵抗GaN層4にp型GaN領域3とn型GaN領域5を先に形成した上で、高抵抗GaN層4の上にチャネル層であるGaN層8とバリア層であるAlGaN層10がエピタキシャル成長される。すなわち、先にp型GaN領域3とn型GaN領域5の形成のための1000℃程度以上の高温での活性化アニールが行われた後に、GaN層8とAlGaN層10とのヘテロ界面が形成される。また、チャネル層であるGaN層8に選択的にp型領域とn型領域を再成長させる必要もない。この結果、AlGaN層10やGaN層8からの窒素抜けや、再成長界面からの不純物混入といった素子性能の劣化の原因となる工程がなく、低オン抵抗、高耐圧の良好な素子を高歩留まり、かつ低コストで得ることができる。

以下、本発明の他の実施形態について説明する。なお、前出したものと同様の要素については、同一の符号を付して詳細な説明は省略する。

[第2の実施形態]
図6は、本発明の第2の実施形態に係る半導体装置30の要部断面構造を例示する模式図である。
図7は、同半導体装置30の要部平面構造を例示する模式図である。
図8は、図7におけるA−A線方向の拡大断面図である。

本実施形態に係る半導体装置30は、高抵抗シリコンの基板31上に順に積層された高抵抗AlNバッファ層32と、高抵抗GaN層(第1の層)33と、ノンドープのInGaN層(第4の層)37と、ノンドープのGaN層(第2の層)38と、ノンドープのAl0.2Ga0.8N層(第3の層)39と、ソース、ゲート、ドレインの各電極44〜46と、を備える。

高抵抗GaN層33は、ノンドープ、もしくは深い不純物準位を形成する不純物がドーピングされた層であり、p型及びn型半導体よりも高抵抗である。例えば、高抵抗GaN層33の抵抗率は1×10[Ωcm]以上である。高抵抗GaN層33の表面側には、アクセプタとして例えばマグネシウムが1017cm−3以上含まれるp型GaN領域35と、ドナーとして例えばシリコンが1017cm−3以上それぞれ含まれる第1のn型GaN領域34と、第2のn型GaN領域36と、が形成されている。

p型GaN領域35、第1、第2のn型GaN領域34、36は、互いに離間し、接合していない。高抵抗GaN層33の表面側の一部の層が高抵抗GaN層33よりも低抵抗なp型GaN領域35、第1、第2のn型GaN領域34、36となっており、他の部分は高抵抗のままである。すなわち、第1のn型GaN領域34とp型GaN領域35との間にはこれらよりも高抵抗な高抵抗領域33aが介在し、p型GaN領域35と第2のn型GaN領域36との間にはこれらよりも高抵抗な高抵抗領域33aが介在している。

ソース電極44は、一体に形成された第1の部分44aと第2の部分44bとを有する。第1の部分44aは、Al0.2Ga0.8N層39にオーミック接触してAl0.2Ga0.8N層39の上に設けられている。第2の部分44bは、Al0.2Ga0.8N層39、GaN層38及びInGaN層37に開口をあけて露出させた第1のn型GaN領域34の一部にオーミック接触している。第1の部分44aは、Al0.2Ga0.8N層39、GaN層38及びInGaN層37を間に挟んで、第1のn型GaN領域34に対向している。

ドレイン電極46は、一体に形成された第1の部分46aと第2の部分46bとを有する。第1の部分46aは、Al0.2Ga0.8N層39にオーミック接触してAl0.2Ga0.8N層39の上に設けられている。第2の部分46bは、Al0.2Ga0.8N層39、GaN層38及びInGaN層37に開口をあけて露出させた第2のn型GaN領域36の一部にオーミック接触している。第1の部分46aは、Al0.2Ga0.8N層39、GaN層38及びInGaN層37を間に挟んで、第2のn型GaN領域36に対向している。

ソース電極44とドレイン電極46との間のAl0.2Ga0.8N層39上には、絶縁膜42を介してゲート電極45が形成されている。ゲート電極45は、ソース電極44及びドレイン電極46から離間している。ゲート電極45は、一体に形成された第1の部分45aと第2の部分45b(図7参照)とを有する。第1の部分45aは、絶縁膜42上に設けられている。第2の部分45bは、絶縁膜42上から延出しており、図8に表されるように、その下端部がAl0.2Ga0.8N層39、GaN層38及びInGaN層37に開口をあけて露出させたp型GaN領域35の一部に接触している。p型GaN領域35は、図7において点線で表されるように、ゲート電極45の下でゲート電極45に略平行に延在している。第1の部分45aは、図6に表されるように、絶縁膜42、Al0.2Ga0.8N層39、GaN層38及びInGaN層37を間に挟んで、p型GaN領域35に対向している。

高抵抗GaN層33において、ゲート電極45とドレイン電極46間に対応する部分には高抵抗領域33aが形成されている。高抵抗GaN層33において、ゲート電極45とソース電極44間に対応する部分には高抵抗領域33bが形成されている。

本実施形態に係る半導体装置30も、第1の実施形態と同様、GaN層38と、これよりもバンドギャップが大なるAl0.2Ga0.8N層39とのヘテロ接合界面に発生する2次元電子ガスを利用したHEMTである。

そして、本実施形態に係る半導体装置30においても、ゲート電極45の下には、GaN層38とAl0.2Ga0.8N層39とのヘテロ接合界面を挟んでp型GaN領域35が設けられているため、ゲート電極45の下の2次元電子ガス濃度を下げて、ノーマリーオフ型の素子を実現できる。また、p型GaN領域35は、ほぼゲート電極45の下に対応する部分にしか存在しないので、ソース電極44−ゲート電極45間、およびゲート電極45−ドレイン電極46間の2次元電子ガス濃度は低下させず、オン抵抗の増大は抑えることができる。

また、p型GaN領域35と、第2の部分45bを介してp型GaN領域35に接続されたゲート電極45を通じて正孔をチャネルから排出することができる。よって、正孔がチャネルに蓄積することを抑制してアバランシェ耐量を高め、高耐圧化を実現できる。また、GaNよりもバンドギャップが小なるInGaN層37をGaN層38とp型GaN領域35との間に介在させているため、InGaN層37中に2次元正孔ガスが蓄積するようになり、p型層の正孔移動度が向上し、正孔の排出が促進される。この結果、よりいっそうアバランシェ耐量を高めることができる。

さらに、ゲート電極45と、これに対向するp型GaN領域35とが電気的に接続されることで、両者の間のチャネル中の2次元電子ガス濃度が上下から変調されるため相互コンダクタンスが高まり、低オン抵抗化が図れる。

また、ソース電極44の下に第1のn型GaN領域34を設け、その第1のn型GaN領域34にソース電極44を接続しているので、ソース電極44のコンタクト抵抗及びソース抵抗を低減してオン抵抗の低減が図れる。

また、ドレイン電極46の下に第2のn型GaN領域36を設け、その第2のn型GaN領域36にドレイン電極46を接続しているので、ドレイン電極46のコンタクト抵抗を低減すると共に、高電圧印加時のドレイン端部(第1の部分46aの端部)付近での電界集中を抑えることができ耐圧を高めることができる。さらに、ゲート電極45−ドレイン電極46間は、高抵抗領域33aの上に位置しているため、このことによっても高耐圧が図られている。

このように、本実施形態においても、ノーマリーオフ、低オン抵抗、高耐圧、高アバランシェ耐量の各特性を同時に満足する半導体装置30を提供できる。

次に、第2の実施形態に係る半導体装置30の製造方法の一例について説明する。
図9〜図13は、半導体装置30の製造工程の要部を例示する模式図である。

まず、図9に表されるように、高抵抗Si基板31上に高抵抗AINバッファ層32を形成し、その上に例えばMOCVD法により高抵抗GaN層33をエピタキシャル成長させる。高抵抗GaN層33の厚さは、例えば2マイクロメータである。

次に、第1の実施形態と同様、選択的に開口が形成されたイオン注入用のマスクを用いて、高抵抗GaN層33の表面に、アクセプタとして例えばマグネシウム(Mg)を、ドナーとして例えばシリコンを選択的に注入する。マグネシウムのドーズ量は、例えば1×1015[cm−2]である。シリコンのドーズ量は、例えば1×1015[cm−2]である。

次に、高抵抗GaN層33を例えば1200℃で熱処理し、注入されたアクセプタ及びドナーを活性化する。さらにこの後、高抵抗GaN層33の表面のクリーニングを約1000℃のNガス雰囲気中で20分程度行う。以上の処理を経て、図10に表されるように、高抵抗GaN層33の表面に近い部分に、高抵抗GaN層33よりも低抵抗なp型GaN領域35、第1、第2のn型GaN領域34、36が互いに離間して形成される。

次に、高抵抗GaN層33の表面に、図11に表されるように、InGaN層37、GaN層38、Al0.2Ga0.8N層39を、例えばMOCVD法で順にエピタキシャル成長させる。例えば、InGaN層37の厚さは100ナノメータ、GaN層38の厚さは1000ナノメータ、Al0.2Ga0.8N層39の厚さは20ナノメータである。次に、Al0.2Ga0.8N層39の全面に、例えばCVD法により、SiN、AlN、SiOなどからなる絶縁膜42を形成する。

次に、絶縁膜42及びエピタキシャル成長層(Al0.2Ga0.8N層39、GaN層38、InGaN層37)を部分的にエッチングして除去する。これにより、図12、13に表されるように、前記エピタキシャル成長層に開口49、48、50が形成され、開口49からは第1のn型GaN領域34の一部が露出され、開口48からは第2のn型GaN領域36の一部が露出され、開口50からはp型GaN領域35の一部が露出される。

また、絶縁膜42の部分的な除去により、Al0.2Ga0.8N層39の一部も露出される。次に、図6に表されるソース、ゲート、ドレインの各電極44〜46を、例えば真空蒸着及びリフトオフ法により形成する。

ソース電極44は、第1のn型GaN領域34の露出部分から、この上段側に位置するAl0.2Ga0.8N層39の露出部分にかけての段差部を覆うように形成される。ソース電極44は、その第1の部分44aがAl0.2Ga0.8N層39の露出部分にオーミック接触し、第2の部分44bが第1の型GaN領域34の露出部分にオーミック接触する。

ドレイン電極46は、第2のn型GaN領域36の露出部分から、この上段側に位置するAl0.2Ga0.8N層39の露出部分にかけての段差部を覆うように形成される。ドレイン電極46は、その第1の部分46aがAl0.2Ga0.8N層39の露出部分にオーミック接触し、第2の部分46bが第2のn型GaN領域36の露出部分にオーミック接触する。

ゲート電極45の第1の部分45aは、ソース及びドレインの両電極44、46の間の絶縁膜42上に形成される。ゲート電極45の第1の部分45aは、絶縁膜42、Al0.2Ga0.8N層39、GaN層38及びInGaN層37を間に挟んで、p型GaN領域35に対向するように形成される。ゲート電極45の第2の部分45bは、図13に表される開口50を充填して、図8に表されるようにその下端部がp型GaN領域35に接続される。以上のようにして、図6に表される半導体装置30が得られる。

本具体例においても、高抵抗GaN層33に、p型GaN領域35、第1、第2のn型GaN領域34、36を先に形成した上で、高抵抗GaN層33の上にチャネル層であるGaN層38とバリア層であるAlGaN層39がエピタキシャル成長される。すなわち、先に、p型GaN領域35、第1、第2のn型GaN領域34、36の形成のための1000℃程度以上の高温での活性化アニールが行われた後に、GaN層38とAlGaN層39とのヘテロ界面が形成される。また、チャネル層であるGaN層38に選択的にp型領域とn型領域を再成長させる必要もない。この結果、AlGaN層39やGaN層38からの窒素抜けや、再成長界面からの不純物混入といった素子性能の劣化の原因となる工程がなく、低オン抵抗、高耐圧の良好な素子を高歩留まり、かつ低コストで得ることができる。

[第3の実施形態]
図14は、本発明の第3の実施形態に係る半導体装置60の要部断面構造を例示する模式図である。

本実施形態に係る半導体装置60は、絶縁性AlN基板61上に順に積層された高抵抗GaN層(第1の層)63と、ノンドープのGaN層(第2の層)67と、ノンドープのAl0.2Ga0.8N層(第3の層)68と、GaN層69と、ソース、ゲート、ドレインの各電極74〜76と、を備える。

高抵抗GaN層63は、ノンドープ、もしくは深い不純物準位を形成する不純物がドーピングされた層であり、p型及びn型半導体よりも高抵抗である。例えば、高抵抗GaN層63の抵抗率は1×10[Ωcm]以上である。高抵抗GaN層63の表面側には、アクセプタとして例えばマグネシウムが1017cm−3以上含まれるp型GaN領域64と、ドナーとして例えばシリコンが1017cm−3以上含まれるn型GaN領域66が形成されている。

p型GaN領域64とn型GaN領域66とは、互いに離間され、接合していない。高抵抗GaN層63の表面側の一部の層が高抵抗GaN層63よりも低抵抗なp型GaN領域64、n型GaN領域66となっており、他の部分は高抵抗のままである。すなわち、p型GaN領域64とn型GaN領域66との間には、これらよりも高抵抗な高抵抗領域63aが介在している。

ソース電極74は、一体に形成された第1の部分74aと第2の部分74bとを有する。第1の部分74aは、GaN層69にオーミック接触している。第2の部分74bは、GaN層69、Al0.2Ga0.8N層68、GaN層67に開口をあけて露出させたp型GaN領域64の一部にオーミック接触している。第1の部分74aは、GaN層69、Al0.2Ga0.8N層68、GaN層67を間に挟んで、p型GaN領域64に対向している。

ドレイン電極76は、一体に形成された第1の部分76aと第2の部分76bとを有する。第1の部分76aは、GaN層69にオーミック接触している。第2の部分76bは、GaN層69、Al0.2Ga0.8N層68、GaN層67に開口をあけて露出させたn型GaN領域66の一部にオーミック接触している。第1の部分76aは、GaN層69、Al0.2Ga0.8N層68、GaN層67を間に挟んで、n型GaN領域66に対向している。

ソース電極74とドレイン電極76との間のGaN層69上には、ソース電極74及びドレイン電極76から離間してゲート電極75が設けられている。ゲート電極75はGaN層69にショットキー接触している。ゲート電極75は、GaN層69、Al0.2Ga0.8N層68及びGaN層67を間に挟んで、p型GaN領域64に対向している。ソース電極74とゲート電極75との間及びゲート電極75とドレイン電極76との間のGaN層69上には絶縁膜72が形成されている。

p型GaN領域64は、エピタキシャル成長層(GaN層69、Al0.2Ga0.8N層68、GaN層67)の下で、ゲート電極75からソース電極74にかけて形成されている。高抵抗GaN層63において、ゲート電極75とドレイン電極76間に対応する部分には高抵抗領域63aが形成されている。

本実施形態に係る半導体装置60も、GaN層67と、これよりもバンドギャップが大なるAl0.2Ga0.8N層68とのヘテロ接合界面に発生する2次元電子ガスを利用したHEMTである。

そして、本実施形態に係る半導体装置60においても、ゲート電極75の下には、GaN層67とAl0.2Ga0.8N層68とのヘテロ接合界面を挟んでp型GaN領域64が設けられているため、ゲート電極75の下の2次元電子ガス濃度を下げて、ノーマリーオフ型の素子を実現できる。p型GaN領域64は、ゲート電極75−ドレイン電極76間に対応する部分には存在していないので、ゲート電極75−ドレイン電極76間の2次元電子ガス濃度は低下させずにオン抵抗の増大は抑えることができる。

また、p型GaN領域64と、第2の部分74bを介してp型GaN領域64に接続されたソース電極74を通じて正孔をチャネルから排出することができる。よって、正孔がチャネルに蓄積することを抑制してアバランシェ耐量を高め、高耐圧化を実現できる。

また、ドレイン電極76の下にn型GaN領域66を設け、そのn型GaN領域66にドレイン電極76を接続しているので、ドレイン電極76のコンタクト抵抗を低減すると共に、高電圧印加時のドレイン端部(第1の部分76aの端部)付近での電界集中を抑えることができ耐圧を高めることができる。さらに、ゲート電極75−ドレイン電極76間は、高抵抗領域63aの上に位置しているため、このことによっても高耐圧が図られている。

このように、本実施形態においても、ノーマリーオフ、低オン抵抗、高耐圧、高アバランシェ耐量の各特性を同時に満足する半導体装置60を提供できる。

次に、第3の実施形態に係る半導体装置60の製造方法の一例について説明する。
図15〜図18は、半導体装置60の製造工程の要部を例示する模式図である。

まず、図15に表されるように、絶縁性AlN基板61上に、貼り合わせ法またはエピタキシャル成長法により高抵抗GaN層63を形成する。

次に、熱拡散法(固相拡散法)により、高抵抗GaN層63の表面に、アクセプタとして例えばマグネシウム(Mg)を、ドナーとして例えばシリコンを選択的に添加する。マグネシウムのドーズ量は、例えば1×1015[cm−2]である。シリコンのドーズ量は、例えば1×1015[cm−2]である。

次に、高抵抗GaN層63を例えば1200℃で熱処理し、添加されたアクセプタ及びドナーを活性化する。さらにこの後、高抵抗GaN層63の表面のクリーニングを約1000℃のNガス雰囲気中で20分程度行う。以上の処理を経て、図16に表されるように、高抵抗GaN層63の表面に近い部分に、高抵抗GaN層63よりも低抵抗なp型GaN領域64とn型GaN領域66が互いに離間して形成される。

次に、高抵抗GaN層63の表面に、図17に表されるように、GaN層67、Al0.2Ga0.8N層68、GaN層69を、例えばMOCVD法で順にエピタキシャル成長させる。例えば、GaN層67の厚さは1000ナノメータ、Al0.2Ga0.8N層68の厚さは20ナノメータである。次に、GaN層69の全面に、例えばCVD法により、SiN、AlN、SiOなどからなる絶縁膜72を形成する。

次に、絶縁膜72及びエピタキシャル成長層(GaN層69、Al0.2Ga0.8N層68、GaN層67)を部分的にエッチングして除去する。これにより、図18に表されるように、p型GaN領域64の一部及びn型GaN領域66の一部が露出される。

また、絶縁膜72の部分的な除去により、GaN層69の一部も露出される。次に、図14に表されるソース、ゲート、ドレインの各電極74〜76を、例えば真空蒸着及びリフトオフ法により形成する。

ソース電極74は、p型GaN領域64の露出部分から、この上段側に位置するGaN層69の露出部分にかけての段差部を覆うように形成される。ソース電極74は、その第1の部分74aがGaN層69の露出部分にオーミック接触し、第2の部分74bがp型GaN領域64の露出部分にオーミック接触する。

ドレイン電極76は、n型GaN領域66の露出部分から、この上段側に位置するGaN層69の露出部分にかけての段差部を覆うように形成される。ドレイン電極76は、その第1の部分76aがGaN層69の露出部分にオーミック接触し、第2の部分76bがn型GaN領域66の露出部分にオーミック接触する。

ゲート電極75は、絶縁膜72に形成された開口72a(図18参照)を介して、GaN層69上に形成される。ゲート電極75は、GaN層69にショットキー接触する。ゲート電極75は、GaN層69、Al0.2Ga0.8N層68、GaN層67を間に挟んで、p型GaN領域64に対向するように形成される。以上のようにして、図14に表される半導体装置60が得られる。

本具体例においても、高抵抗GaN層63に、p型GaN領域64とn型GaN領域66を先に形成した上で、高抵抗GaN層63の上にチャネル層であるGaN層67とバリア層であるAlGaN層68がエピタキシャル成長される。すなわち、先に、p型GaN領域64とn型GaN領域66の形成のための1000℃程度以上の高温での活性化アニールが行われた後に、GaN層67とAlGaN層68とのヘテロ界面が形成される。また、チャネル層であるGaN層67に選択的にp型領域とn型領域を再成長させる必要もない。この結果、AlGaN層68やGaN層67からの窒素抜けや、再成長界面からの不純物混入といった素子性能の劣化の原因となる工程がなく、低オン抵抗、高耐圧の良好な素子を高歩留まり、かつ低コストで得ることができる。

[第4の実施形態]
図19は、本発明の第4の実施形態に係る半導体装置90の要部断面構造を例示する模式図である。
図20は、同半導体装置90の要部平面構造を例示する模式図である。
図21は、図20におけるB−B線方向の拡大断面図である。

本実施形態に係る半導体装置90は、高抵抗シリコンの基板31上に順に積層された高抵抗AlNバッファ層32と、高抵抗GaN層(第1の層)33と、ノンドープのInGaN層(第4の層)37と、ノンドープのGaN層(第2の層)38と、ノンドープのAl0.2Ga0.8N層(第3の層)39と、ソース、ゲート、ドレインの各電極54、45、46と、を備える。

高抵抗GaN層33は、ノンドープ、もしくは深い不純物準位を形成する不純物がドーピングされた層であり、p型及びn型半導体よりも高抵抗である。例えば、高抵抗GaN層33の抵抗率は1×10[Ωcm]以上である。高抵抗GaN層33の表面側には、アクセプタとして例えばマグネシウムが1017cm−3以上含まれるp型GaN領域35と、ドナーとして例えばシリコンが1017cm−3以上含まれるn型GaN領域36と、が形成されている。

p型GaN領域35とn型GaN領域36とは、互いに離間され、接合していない。高抵抗GaN層33の表面側の一部の層が高抵抗GaN層33よりも低抵抗なp型GaN領域35、n型GaN領域36となっており、他の部分は高抵抗のままである。すなわち、p型GaN領域35とn型GaN領域36との間にはこれらよりも高抵抗な高抵抗領域33aが介在している。

ソース電極54はAl0.2Ga0.8N層39にオーミック接触してAl0.2Ga0.8N層39の上に設けられている。

ドレイン電極46は、一体に形成された第1の部分46aと第2の部分46bとを有する。第1の部分46aは、Al0.2Ga0.8N層39にオーミック接触してAl0.2Ga0.8N層39の上に設けられている。第2の部分46bは、Al0.2Ga0.8N層39、GaN層38及びInGaN層37に開口をあけて露出させたn型GaN領域36の一部にオーミック接触している。第1の部分46aは、Al0.2Ga0.8N層39、GaN層38及びInGaN層37を間に挟んで、n型GaN領域36に対向している。

ソース電極54とドレイン電極46との間のAl0.2Ga0.8N層39上には絶縁膜42を介してゲート電極45が形成されている。ゲート電極45は、ソース電極54及びドレイン電極46から離間している。ゲート電極45は、一体に形成された第1の部分45aと第2の部分45b(図20参照)とを有する。第1の部分45aは絶縁膜42上に設けられている。第2の部分45bは、絶縁膜42上から延出しており、図21に表されるように、その下端部がAl0.2Ga0.8N層39、GaN層38及びInGaN層37に開口をあけて露出させたp型GaN領域35の一部に接触している。p型GaN領域35は、図20において点線で表されるように、ゲート電極45の下でゲート電極45に略平行に延在している。第1の部分45aは、図19に表されるように、絶縁膜42、Al0.2Ga0.8N層39、GaN層38及びInGaN層37を間に挟んで、p型GaN領域35に対向している。高抵抗GaN層33において、ゲート電極45とドレイン電極46間に対応する部分には高抵抗領域33aが形成されている。

本実施形態に係る半導体装置90も、GaN層38と、これよりもバンドギャップが大なるAl0.2Ga0.8N層39とのヘテロ接合界面に発生する2次元電子ガスを利用したHEMTである。そして、ゲート電極45の下には、GaN層38とAl0.2Ga0.8N層39とのヘテロ接合界面を挟んでp型GaN領域35が設けられているため、ゲート電極45の下の2次元電子ガス濃度を下げて、ノーマリーオフ型の素子を実現できる。また、p型GaN領域35は、ほぼゲート電極45の下に対応する部分にしか存在しないので、ソース電極54−ゲート電極45間、およびゲート電極45−ドレイン電極46間の2次元電子ガス濃度は低下させず、オン抵抗の増大は抑えることができる。

また、p型GaN領域35と、第2の部分45bを介してp型GaN領域35に接続されたゲート電極45を通じて正孔をチャネルから排出することができる。よって、正孔がチャネルに蓄積することを抑制してアバランシェ耐量を高め、高耐圧化を実現できる。また、GaNよりもバンドギャップが小なるInGaN層37をGaN層38とp型GaN領域35との間に介在させているため、InGaN層37中に2次元正孔ガスが蓄積するようになり、p型層の正孔移動度が向上し、正孔の排出が促進される。この結果、よりいっそうアバランシェ耐量を高めることができる。

さらに、ゲート電極45と、これに対向するp型GaN領域35とが電気的に接続されることで、両者の間のチャネル中の2次元電子ガス濃度が上下から変調されるため相互コンダクタンスが高まり、低オン抵抗化が図れる。

また、ドレイン電極46の下にn型GaN領域36を設け、そのn型GaN領域36にドレイン電極46を接続しているので、ドレイン電極46のコンタクト抵抗を低減すると共に、高電圧印加時のドレイン端部(第1の部分46aの端部)付近での電界集中を抑えることができ耐圧を高めることができる。さらに、ゲート電極45−ドレイン電極46間は、高抵抗領域33aの上に位置しているため、このことによっても高耐圧が図られている。

このように、本実施形態においても、ノーマリーオフ、低オン抵抗、高耐圧、高アバランシェ耐量の各特性を同時に満足する半導体装置90を提供できる。

また、本具体例においても、高抵抗GaN層33に、p型GaN領域35とn型GaN領域36を先に形成した上で、高抵抗GaN層33の上にチャネル層であるGaN層38とバリア層であるAlGaN層39がエピタキシャル成長される。すなわち、先に、p型GaN領域35とn型GaN領域36の形成のための1000℃程度以上の高温での活性化アニールが行われた後に、GaN層38とAlGaN層39とのヘテロ界面が形成される。また、チャネル層であるGaN層38に選択的にp型領域とn型領域を再成長させる必要もない。この結果、AlGaN層39やGaN層38からの窒素抜けや、再成長界面からの不純物混入といった素子性能の劣化の原因となる工程がなく、低オン抵抗、高耐圧の良好な素子を高歩留まり、かつ低コストで得ることができる。

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらの具体例に限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

第1の層にp型不純物とn型不純物を添加する方法としては、イオン注入法や熱拡散法を用いることができる。また、p型不純物としてはBe、Mg、Ca、Zn、Cなどが一例として挙げられ、n型不純物としてはSi、Sn、S、Teなどが一例として挙げられる。

本発明において「窒化物半導体」とは、BInAlGa1−x−y−zN(0≦x≦1,0≦y≦1、0≦z≦1、x+y+z≦1)なる化学式において、組成比x、y及びzをそれぞれの範囲内で変化させたすべての組成の半導体を含むものとする。また、導電型を制御するために添加される各種の不純物をさらに含むものも、「窒化物半導体」に含まれるものとする。

本発明の第1の実施形態に係る半導体装置の要部断面構造を例示する模式図である。 同同1の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。 図2に続く工程断面図である。 図3に続く工程断面図である。 図4に続く工程断面図である。 本発明の第2の実施形態に係る半導体装置の要部断面構造を例示する模式図である。 同第2の実施形態に係る半導体装置の要部平面構造を例示する模式図である。 図7におけるA−A線方向の拡大断面図である。 同同2の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。 図9に続く工程断面図である。 図10に続く工程断面図である。 図11に続く工程断面図である。 同同2の実施形態に係る半導体装置の製造工程の要部を例示する平面図である。 本発明の第3の実施形態に係る半導体装置の要部断面構造を例示する模式図である。 同同3の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。 図15に続く工程断面図である。 図16に続く工程断面図である。 図17に続く工程断面図である。 本発明の第4の実施形態に係る半導体装置の要部断面構造を例示する模式図である。 同第4の実施形態に係る半導体装置の要部平面構造を例示する模式図である。 図20におけるB−B線方向の拡大断面図である。

符号の説明

1 半導体装置
2 高抵抗GaN基板
3 p型領域
4 高抵抗GaN層
4a 高抵抗領域
5 n型領域
6 InGaN層
8 GaN層
10 Al0.2Ga0.8N層
12 絶縁膜
14 ソース電極
15 ゲート電極
16 ドレイン電極
30 半導体装置
31 高抵抗Si基板
32 高抵抗AlNバッファ層
33 高抵抗GaN層
33a,33b 高抵抗領域
34 第1のn型領域
35 p型領域
36 第2のn型領域
37 InGaN層
38 GaN層
39 Al0.2Ga0.8N層
42 絶縁膜
44 ソース電極
45 ゲート電極
46 ドレイン電極
54 ソース電極
60 半導体装置
61 絶縁性AlN基板
63 高抵抗GaN層
63a 高抵抗領域
64 p型領域
66 n型領域
67 GaN層
68 Al0.2Ga0.8N層
69 GaN層
72 絶縁膜
74 ソース電極
75 ゲート電極
76 ドレイン電極
90 半導体装置

Claims (5)

  1. 互いに離間して設けられたp型半導体領域と、n型半導体領域と、これらp型半導体領域とn型半導体領域との間に介在して設けられp型及びn型半導体よりも高抵抗な高抵抗領域と、を有する第1の層と、
    第1の窒化物半導体からなり、前記第1の層の上に積層された第2の層と、
    前記第1の窒化物半導体よりもバンドギャップが大なる第2の窒化物半導体からなり、前記第2の層の上に積層された第3の層と、
    前記第3の層の上に設けられたソース電極と、
    前記第3の層の上に設けられたドレイン電極と、
    前記p型半導体領域に対向して前記第3の層の上に設けられたゲート電極と、
    を備え、
    前記p型半導体領域は、前記ソース電極と前記ゲート電極のいずれか一方と接続され、
    前記第1の層において、前記ゲート電極と前記ドレイン電極間に対応する部分に前記高抵抗領域が設けられていることを特徴とする半導体装置。
  2. 互いに離間して設けられたp型半導体領域と、第1のn型半導体領域と、第2のn型半導体領域と、これらp型半導体領域、第1及び第2のn型半導体領域間に介在して設けられp型及びn型半導体よりも高抵抗な高抵抗領域と、を有する第1の層と、
    第1の窒化物半導体からなり、前記第1の層の上に積層された第2の層と、
    前記第1の窒化物半導体よりもバンドギャップが大なる第2の窒化物半導体からなり、前記第2の層の上に積層された第3の層と、
    前記第3の層の上に設けられたソース電極と、
    前記第3の層の上に設けられたドレイン電極と、
    前記p型半導体領域に対向して前記第3の層の上に設けられたゲート電極と、
    を備え、
    前記第1のn型半導体領域は、前記ソース電極と接続され、
    前記第2のn型半導体領域は、前記ドレイン電極と接続され、
    前記p型半導体領域は、前記ゲート電極と接続され、
    前記第1の層において、前記ゲート電極と前記ドレイン電極間に対応する部分に前記高抵抗領域が設けられていることを特徴とする半導体装置。
  3. 前記第1の層と前記第2の層との間に設けられ、前記第1の窒化物半導体よりもバンドギャップが小なる第3の窒化物半導体からなる第4の層をさらに備えたことを特徴とする請求項1または2に記載の半導体装置。
  4. 前記第3の層と前記ゲート電極との間に設けられた絶縁膜をさらに備えたことを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
  5. 第1の層にp型不純物とn型不純物とを選択的に添加して前記第1の層を熱処理することにより、互いに離間して設けられたp型半導体領域と、n型半導体領域と、を前記第1の層に形成する工程と、
    前記熱処理の後に、第1の窒化物半導体からなる第2の層を前記第1の層の上にエピタキシャル成長させる工程と、
    前記第1の窒化物半導体よりもバンドギャップが大なる第2の窒化物半導体からなる第3の層を前記第2の層の上にエピタキシャル成長させる工程と、
    前記第2及び第3の層を部分的に除去して、前記n型半導体領域の一部を露出させる工程と、
    ソース電極を前記第3の層の上に設ける工程と、
    前記露出された前記n型半導体領域の一部に接するドレイン電極を前記第3の層の上に設ける工程と、
    前記p型半導体領域に対向するように前記第3の層の上にゲート電極を設ける工程と、
    を備えたことを特徴とする半導体装置の製造方法。
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