JP2006114795A - 半導体装置 - Google Patents

Abstract

【課題】 III-Ｖ族窒化物半導体層をチャネル領域とする電界効果トランジスタにおけるオン抵抗の低減とドレイン耐圧の向上とを同時に実現できるようにする。
【解決手段】 半導体装置は、窒化ガリウムからなる動作層１２と、該動作層１２の上に形成された窒化アルミニウムガリウムからなる障壁層１３と、該障壁層１３の上に互いに間隔をおいて形成されたソース電極１４及びドレイン電極１５と、両電極１４、１５の間に形成されたゲート電極とを有している。障壁層１３におけるソース電極１４とゲート電極１６との間の領域には高濃度のｎ型不純物領域１３ａが形成されており、ソース電極１４、ドレイン電極１５及びゲート電極１６が互いに等電位である状態において、障壁層１３におけるソース電極１４とゲート電極１６との間の電子濃度は、ドレイン電極１５とゲート電極１６との間の電子濃度よりも高くなる。
【選択図】 図１

Description

本発明は、III-Ｖ族窒化物半導体を用いた、特にヘテロ接合を有する半導体装置に関する。

III-Ｖ族窒化物半導体は、一般式がＢ_wＡｌ_xＧａ_yＩｎ_zＮ（但し、ｗ、ｘ、ｙ及びｚは、ｗ＋ｘ＋ｙ＋ｚ＝１、０≦ｗ，ｘ，ｙ，ｚ≦１である。）によって表わされる、アルミニウム（Ａｌ）、ホウ素（Ｂ）、ガリウム（Ｇａ）又はインジウム（Ｉｎ）と窒素（Ｎ）との化合物からなる半導体をいう。

III-Ｖ族窒化物半導体は、大きいバンドギャップ（エネルギーギャップ）とそれに伴う高い破壊電圧、高い電子飽和速度及び高い電子移動度並びにヘテロ接合による高い電子濃度等の利点を有することから、短波長発光素子、高出力高周波素子及び高周波低雑音増幅素子等への応用を目的とした研究開発が進んでいる。とりわけIII 族元素及びＶ族元素の組成比を変化させて互いのバンドギャップが異なるIII-Ｖ族窒化物半導体層を積層したヘテロ接合構造又は複数の半導体層を積層してなる量子井戸構造若しくは超格子構造は、素子内の電子濃度の変調度を制御することができるため、上記素子の基本構造として利用されている。

図２４は従来の窒化物半導体装置におけるヘテロ接合を用いた一般的な半導体装置の断面構成を示している（例えば、特許文献１又は特許文献２を参照。）。図２４に示すように、基板２０１の上には、窒化ガリウム（ＧａＮ）からなる動作層２０２及び窒化アルミニウムガリウム（ＡｌＧａＮ）からなる障壁層２０３が順次エピタキシャル成長により積層されている。動作層２０２と障壁層２０３とは互いのバンドギャップが異なっており、動作層２０２と障壁層２０３との界面にはヘテロ接合が形成されている。

障壁層２０３の上には、オーミック性を有するソース電極２０４及びドレイン電極２０５と、これらオーミック性電極の間にショットキー性を有するゲート電極２０６とがそれぞれ形成され、ヘテロ接合電界効果トランジスタ（Heterojunction Field Effect Transistor：ＨＦＥＴ）として動作する。障壁層２０３と動作層２０２とのヘテロ接合界面には、障壁層２０３と動作層２０２との自然分極量の差及びピエゾ分極量の差により、さらには、障壁層２０３に対して必要に応じてドープされたｎ型不純物及び半導体層内の他の制御不能な欠陥に由来する電子が高濃度に蓄積することにより、２次元電子ガス（２ＤＥＧ）層を形成し、この２ＤＥＧ層がＨＦＥＴのチャネルキャリアとして動作する。

このような、ＨＦＥＴの第１の性能指標として、導通時のソースドレイン間の抵抗（以下、オン抵抗Ｒonと称する。）があり、このオン抵抗Ｒonはできるだけ小さいことが好ましい。なぜなら、オン抵抗Ｒonが小さい程、チャネルを伝播する信号の損失が小さくなり、且つ高周波特性及びスイッチング特性が向上するからである。

ＨＦＥＴの第２の性能指標として、ゲートドレイン間耐圧（以下、ドレイン耐圧と称する。）があり、このドレイン耐圧はできるだけ高いことが好ましい。なぜなら、ドレイン耐圧が高い程、より大きなパワーを有する信号を伝播でき且つ増幅させることが可能となるからである。
特開平１０−１７３２０３号公報 特開平１０−３３５６３７号公報 特開２００３−１９７６４６号公報 特表２０００−５４２４５７号公報

しかしながら、前記従来のヘテロ接合電界効果トランジスタ（ＨＦＥＴ）における２つの性能指標を同時に達成することは、従来のIII-Ｖ族窒化物半導体を用いたＨＦＥＴでは不可能であるという問題がある。

その理由を以下に述べる。オン抵抗Ｒonの低減は、チャネル内の電子密度を高めることにより達成される。一方、ドレイン耐圧はゲートドレイン間の電子密度が低くなる程大きくなる。なぜなら、ゲートドレイン間の電子密度が高い場合と同等のドレイン電圧を印加した場合でも、ゲートドレイン間の電子密度が低い場合は、ゲートドレイン間に空乏層がより大きく広がるため、内部電界がより低下するからである。

このように、従来のIII-Ｖ族窒化物半導体を用いたＨＦＥＴでは、上記の２つの性能指標を同時に満たすことができない。

なお、この問題はＨＦＥＴに限られず、チャネル領域とゲート電極との間に絶縁層を介在させた金属絶縁体半導体型電界効果トランジスタ（ＭＩＳＦＥＴ）、チャネル領域にゲート電極が直接に形成された金属半導体接合電界効果トランジスタ（ＭＥＳＦＥＴ）又はチャネル領域が表面ｐｎ接合によって制御される接合型トランジスタ（ＪＦＥＴ）においても存在する。

本発明は、前記従来の問題を解決し、III-Ｖ族窒化物半導体層をチャネル領域とする電界効果トランジスタにおけるオン抵抗の低減とドレイン耐圧の向上とを同時に実現できるようにすることを目的とする。

前記の目的を達成するため、本発明は、III-Ｖ族窒化物半導体層をチャネル領域とする電界効果トランジスタを、ソースゲート間においてはチャネル領域の電子濃度を高く保つようにし、一方、ゲートドレイン間においてはチャネル領域の電子濃度を低くする構成とする。

具体的に、本発明に係る第１の半導体装置は、III-Ｖ族窒化物半導体からなる半導体層と、半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、半導体層の上におけるソース電極とドレイン電極との間の領域に形成されたゲート電極とを備え、ソース電極、ドレイン電極及びゲート電極が互いに等電位である状態において、半導体層におけるソース電極とゲート電極との間の電子濃度は、ドレイン電極とゲート電極との間の電子濃度よりも高いことを特徴とする。

第１の半導体装置によると、ソース電極、ドレイン電極及びゲート電極が互いに等電位である状態において、半導体層におけるソース電極とゲート電極との間の領域の電子濃度はドレイン電極とゲート電極との間の領域の電子濃度よりも高くなる。これにより、ドレイン耐圧を高めるようにチャネル領域におけるソースドレイン間の濃度を一様に低く設計された従来のＦＥＴと比べてソースゲート間の高い電子濃度によりオン抵抗を低減することができる。さらに、飽和領域での動作時にゲートドレイン間に印加されるバイアス電圧の値又はデバイス遮断動作時にゲートドレイン間に印加される絶対値が大きい逆バイアス電圧の値は、ゲートドレイン間の電子濃度をオン抵抗が低くなるように設計された従来のＦＥＴよりもその絶対値が大きくなるため、ドレイン耐圧を高めることが可能となる。

本発明に係る第２の半導体装置は、第１のIII-Ｖ族窒化物半導体からなる第１の半導体層と、第１の半導体層の上に形成され、該第１の半導体層よりもバンドギャップが大きい第２のIII-Ｖ族窒化物半導体からなる第２の半導体層と、第２の半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、第２の半導体層の上におけるソース電極とドレイン電極との間の領域に形成されたゲート電極とを備え、第２の半導体層はソース電極とゲート電極との間の領域に形成され、ｎ型不純物がドープされてなるｎ型不純物領域を有していることを特徴とする。

第２の半導体装置によると、第２の半導体層はソース電極とゲート電極との間の領域に形成された高濃度不純物領域を有しているため、チャネル領域におけるソースゲート間の電子濃度がキャップ層を設けない場合と比べて高められるのでオン抵抗が低減する。一方、チャネル領域におけるゲートドレイン間の電子濃度はドレイン耐圧の最適化レベルに設定することが可能となる。

本発明に係る第３の半導体装置は、第１のIII-Ｖ族窒化物半導体からなる第１の半導体層と、第１の半導体層の上に形成され、該第１の半導体層よりもバンドギャップが大きい第２のIII-Ｖ族窒化物半導体からなる第２の半導体層と、第２の半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、第２の半導体層の上におけるソース電極とドレイン電極との間の領域に形成されたゲート電極と、第２の半導体層の上におけるソース電極とゲート電極との間の領域に形成され、第２の窒化物半導体よりもバンドギャップが小さい第３のIII-Ｖ族窒化物半導体からなり、高濃度のｎ型不純物がドープされたキャップ層とを備えていることを特徴とする。

第３の半導体装置によると、第２の半導体層の上におけるソース電極とゲート電極との間の領域に、第２の窒化物半導体よりもバンドギャップが小さいIII-Ｖ族窒化物半導体からなり、高濃度のｎ型不純物がドープされたキャップ層が設けられているため、チャネル領域におけるソースゲート間の電子濃度がキャップ層を設けない場合と比べて高められるのでオン抵抗が低減する。一方、チャネル領域におけるゲートドレイン間の電子濃度はドレイン耐圧の最適化レベルに設定することが可能となる。

本発明に係る第４の半導体装置は、第１のIII-Ｖ族窒化物半導体からなる第１の半導体層と、第１の半導体層の上に形成され、該第１の半導体層よりもバンドギャップが大きい第２のIII-Ｖ族窒化物半導体からなる第２の半導体層と、第２の半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、前記第２の半導体層の上におけるソース電極とドレイン電極との間の領域に形成されたゲート電極とを備え、第２の半導体層におけるソース電極とゲート電極との間の厚さは、ドレイン電極とゲート電極との間の厚さよりも大きいことを特徴とする。

第４の半導体装置によると、第２の半導体層におけるソース電極とゲート電極との間の領域の厚さがドレイン電極とゲート電極との間の領域の厚さよりも大きいため、ソースゲート間においては、障壁層となる第２の半導体層は十分な層厚を持つ。その結果、チャネル領域におけるソースゲート間の電子濃度を十分に高いレベルに保つことができ、すなわち、オン抵抗を最適化するレベルにまで低減することができる。一方、第２の半導体層におけるゲートドレイン間の領域においてはその層厚が薄いため、チャネル領域内の電子濃度はドレイン耐圧を最適化させた低いレベルに設定することが可能となる。

第４の半導体装置において、第２の半導体層はｎ型不純物がドープされたｎ型不純物領域を有し、該ｎ型不純物領域の不純物濃度は、第２の半導体層の表面側がその基板側よりも高いことが好ましい。このようにすると、チャネル領域におけるソースゲート間の電子濃度は、障壁層となる第２の半導体層の層厚が十分に厚いからだけではなく、該第２の半導体層の表面近傍の不純物濃度が高いため、オン抵抗がより一層低減されるようになる。これに対し、チャネル領域におけるゲートドレイン間領域においては、高濃度の不純物層が設けられていないため、チャネル領域の電子濃度はドレイン耐圧を最適化させたレベルにまで低減することが可能となる。

第４の半導体装置において、第２の半導体層におけるソース電極の下方には、ｎ型不純物がδドープされたｎ型不純物領域が形成されていることが好ましい。このようにすると、チャネル領域におけるソースゲート間の電子濃度は、障壁層となる第２の半導体層の層厚が十分に厚いからだけではなく、δドープされたｎ型不純物領域によって、オン抵抗をより一層低減することができるようになる。一方、チャネル領域におけるゲートドレイン間領域においては、δドープされた高濃度不純物領域が設けられていないため、チャネル領域の電子濃度はドレイン耐圧を最適化させたレベルにまで低減することが可能となる。

ｎ型不純物領域を有する場合に、ゲート電極とｎ型不純物領域との間の距離がゲート電極とドレイン電極との間の距離よりも小さいことが好ましい。このようにすると、ソースゲート間の抵抗はより低減される。その上、ゲートドレイン間の距離がゲート電極とソース側のｎ型不純物領域との間の距離よりも大きくなるので、ドレイン耐圧をより高めることが可能となる。

本発明に係る第５の半導体装置は、III-Ｖ族窒化物半導体からなる半導体層と、半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、半導体層の上におけるソース電極とドレイン電極との間の領域に形成されたゲート電極と、半導体層の上方におけるソース電極とゲート電極との間の領域に、絶縁層を介在させて形成された制御電極とを備えていることを特徴とする。

第５の半導体装置によると、半導体層の上方におけるソース電極とゲート電極との間の領域に、絶縁層を介在させて形成された制御電極を備えているため、制御電極に外部電圧を与えることにより、チャネル領域におけるソースゲート間の領域の電子濃度をソース電圧及びゲート電圧とは独立して制御することが可能となる。従って、ソース電極とドレイン電極との間に電流が流れているときには制御電極の電位をソース電極の電位よりも高くすると、チャネル領域におけるソースゲート間の電子濃度が増大するので、オン抵抗は低減する。また、逆にソース電極とドレイン電極との間の電流が遮断されているときの制御電極の電位をソース電極の電位よりも低くすると、チャネル領域におけるソースゲート間の電子濃度が低下するので、より良好な遮断特性を実現することができる。

従って、第５の半導体装置において、ソース電極とドレイン電極との間に電流が流れているときの制御電極の電位は、ソース電極の電位よりも高いことが好ましい。

また、第５の半導体装置において、ソース電極とドレイン電極との間の電流が遮断されているときの制御電極の電位は、ソース電極の電位よりも低いことが好ましい。

第５の半導体装置において、制御電極を構成する材料が持つ仕事関数の値は、ソース電極を構成する材料が持つ仕事関数の値よりも小さいことが好ましい。このようにすると、仕事関数の値がソース電極を構成する材料の仕事関数よりも小さい制御電極は、半導体層との対向部分において該半導体層の伝導帯の下端を下向きに曲げる。すなわち、半導体層の伝導帯の下端のエネルギーレベルがフェルミレベルに近づくように曲げられるので、ソース電極よりも高い正電圧が外部からではなく自発的に印加された状態となるため、チャネル領域におけるソースゲート間の電子濃度がより一層高められるので、オン抵抗を低減することができるようになる。

本発明に係る第６の半導体装置は、III-Ｖ族窒化物半導体からなる半導体層と、半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、半導体層の上におけるソース電極とドレイン電極との間の領域に形成されたゲート電極と、半導体層の上方におけるドレイン電極とゲート電極との間の領域に、絶縁層を介在させて形成された少なくとも１つの制御電極とを備えていることを特徴とする。

第５の半導体装置によると、半導体層の上方におけるドレイン電極とゲート電極との間の領域に、絶縁層を介在させて形成された少なくとも１つの制御電極とを備えているため、少なくとも１つの制御電極に外部から電圧を与えることにより、チャネル領域におけるドレインゲート間の領域の電子濃度をドレイン電圧及びゲート電圧とは独立に低減することが可能となる。これにより、チャネル領域におけるドレインゲート間の電子濃度をドレイン耐圧を最適化させたレベルにまで低減させることができるようになる。

第５の半導体装置において、ソース電極とドレイン電極との間に電流が流れているときに、制御電極には、ドレイン電極よりも低い電位が印加されていることが好ましい。このようにすると、少なくとも１つの制御電極に与えられた低い電圧（負電圧）によって、チャネル領域におけるドレインゲート間の電子濃度は、より一層低減するため、ドレイン耐圧を向上することが可能となる。

さらに、この場合に、第６の半導体装置は、制御電極を複数備え、複数の制御電極に印加される電位はドレイン電極に近い制御電極ほど高いことが好ましい。このようにすると、半導体層におけるドレインゲート間の電位はドレインからゲートに向かって徐々に低下するため、複数の制御電極に対して一様な電圧を印加する場合と比べて、ドレインゲート間の内部電界の大きさを低減できるので、ドレイン耐圧を向上することができるようになる。

第６の半導体装置において、制御電極を構成する材料が持つ仕事関数の値は、ゲート電極を構成する材料が持つ仕事関数の値よりも大きいことが好ましい。このようにすると、仕事関数の値がゲート電極を構成する材料の仕事関数よりも大きい制御電極は、半導体層との対向部分において該半導体層の伝導帯の下端を上向きに曲げる。すなわち、半導体層の伝導帯の下端のエネルギーレベルがフェルミレベルから遠ざかるように曲げられるので、ゲート電極よりも低い電圧（負電圧）が外部からではなく自発的に印加された状態となるため、チャネル領域におけるドレインゲート間の電子濃度がより一層低減するので、ドレイン耐圧を向上することができるようになる。

本発明に係る第７の半導体装置は、III-Ｖ族窒化物半導体からなる半導体層と、半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、半導体層の上におけるソース電極とドレイン電極との間の領域に形成されたゲート電極と、半導体層の上に形成され、一方の端部がドレイン電極と電気的に接続され且つ他方の端部が半導体層の上方におけるソース電極とゲート電極との間の領域に位置するように、絶縁層を介在させてゲート電極を覆う金属層とを備えていることを特徴とする。

第７の半導体装置によると、半導体層の上に形成され、一方の端部がドレイン電極と電気的に接続され且つ他方の端部が半導体層の上方におけるソース電極とゲート電極との間の領域に位置するように絶縁層を介在させてゲート電極を覆う金属層（ドレインフィールドプレート）を備えているため、金属層に印加される正電圧によって、導通時にはチャネル領域におけるソースゲート間の電子濃度を増大させることができるので、オン抵抗を低減することが可能となる。

第７の半導体装置において、金属層におけるソース電極とゲート電極との間他方の端部と半導体層との距離は、金属層におけるドレイン電極とゲート電極との間に位置する下面と半導体層との距離よりも小さいことが好ましい。このようにすると、チャネル領域におけるドレインゲート間の領域上において、金属層と半導体層との間に形成される絶縁層の厚さが、ソース電極とゲート電極との間に位置する他方の端部よりも距離が大きいため、十分な耐圧を保つことが可能となる。

本発明に係る第８の半導体装置は、III-Ｖ族窒化物半導体からなる半導体層と、半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、半導体層の上におけるソース電極とドレイン電極との間の領域に形成されたゲート電極と、半導体層の上に形成され、一方の端部がソース電極と電気的に接続され且つ他方の端部が半導体層の上方におけるドレイン電極とゲート電極との間の領域に位置するように、絶縁層を介在させてゲート電極を覆う金属層とを備えていることを特徴とする。

第８の半導体装置によると、半導体層の上に形成され、一方の端部がソース電極と電気的に接続され且つ他方の端部が半導体層の上方におけるドレイン電極とゲート電極との間の領域に位置するように、絶縁層を介在させてゲート電極を覆う金属層（ソースフィールドプレート）を備えているため、チャネル領域のドレインゲート間に印加される電界はソースフィールドプレートにより緩和されるので、より高いドレイン耐圧を実現することができる。

第８の半導体装置において、金属層における他方の端部と半導体層との距離は、金属層におけるソース電極とゲート電極との間に位置する下面と半導体層との距離よりも大きいことが好ましい。このようにすると、チャネル領域におけるドレインゲート間の領域において、金属層に覆われた部分の電子濃度の上昇が抑制されるため、より高いドレイン耐圧を実現することが可能となる。

本発明に係る第９の半導体装置は、第１のIII-Ｖ族窒化物半導体からなる第１の半導体層と、第１の半導体層の上に形成され、該第１の半導体層よりもバンドギャップが大きい第２のIII-Ｖ族窒化物半導体からなる第２の半導体層とを備え、第２の半導体層の該半導体層が拡がる方向の組成の一部をその残部と異ならせることにより、第１の半導体層と第２の半導体層との界面に、分極量の違いにより発生する自由電荷の空間分布を生じさせることを特徴とする。

第９の半導体装置によると、第２の半導体層の該半導体層が拡がる方向の組成の一部をその残部と異ならせることにより、第１の半導体層と第２の半導体層との界面に、分極量の違いにより発生する自由電荷の空間分布を生じさせるため、ソース電極とゲート電極と間のチャネル電荷量がドレイン電極とゲート電極との間のチャネル電荷量よりも大きくすることができる。その結果、ソース電極とゲート電極との間のチャネル電荷量の増大によってオン抵抗の低減が可能となり、且つドレイン電極とゲート電極との間のチャネル電荷量の減少によってドレイン耐圧の向上を図ることができる。

本発明に係る第１０の半導体装置は、第１のIII-Ｖ族窒化物半導体からなる第１の半導体層と、第１の半導体層の上に形成され、該第１の半導体層よりもバンドギャップが大きい第２のIII-Ｖ族窒化物半導体からなる第２の半導体層と、第２の半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、第２の半導体層の上におけるソース電極とドレイン電極との間の領域に形成されたゲート電極とを備え、第１の半導体層と第２の半導体層との間の分極量の差は、ソース電極とゲート電極との間の領域の方が、ドレイン電極とゲート電極との間の領域よりも大きいことを特徴とする。

第１０の半導体装置によると、第１の半導体層と第２の半導体層との間の分極量の差は、ソース電極とゲート電極との間の領域の方が、ドレイン電極とゲート電極との間の領域よりも大きい。このため、ソース電極とゲート電極との間のチャネル電荷量の増大によってオン抵抗の低減が可能となる。また、ドレイン電極とゲート電極との間のチャネル電荷量の減少によって、ドレイン耐圧の向上を図ることができる。

本発明に係る第１１の半導体装置は、III-Ｖ族窒化物半導体からなる半導体層と、半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、半導体層の上におけるソース電極とドレイン電極との間の領域に形成されたゲート電極とを備え、半導体層は、ソース電極とゲート電極との間の組成とドレイン電極とゲート電極との間の組成とが異なることを特徴とする。

第１１の半導体装置によると、半導体層はソース電極とゲート電極との間の組成とドレイン電極とゲート電極との間の組成とが異なるため、ソース電極とゲート電極との間における半導体層の分極量の差が、ドレイン電極とゲート電極との間における分極量の差よりも大きい構成とすることが可能となる。その結果、ソース電極とゲート電極との間のチャネル電荷量が増大することによってオン抵抗の低減が可能となり、且つドレイン電極とゲート電極との間のチャネル電荷量が減少することによってドレイン耐圧向上を図ることができる。

本発明に係る第１２の半導体装置は、第１のIII-Ｖ族窒化物半導体からなる第１の半導体層と、第１の半導体層の上に形成され、該第１の半導体層よりもバンドギャップが大きい第２のIII-Ｖ族窒化物半導体からなる第２の半導体層と、第２の半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、第２の半導体層の上におけるソース電極とドレイン電極との間の領域に形成されたゲート電極とを備え、第２の半導体層におけるソース電極とゲート電極との間の厚さは、ドレイン電極とゲート電極との間の厚さよりも大きく、且つ、第２の半導体層におけるソース電極とゲート電極との間のバンドギャップは、第２の半導体層の表面側の方が基板側及びドレイン電極側よりも大きいことを特徴とする。

第１２の半導体装置によると、第２の半導体層におけるソース電極とゲート電極との間の厚さは、ドレイン電極とゲート電極との間の厚さよりも大きく、且つ、第２の半導体層におけるソース電極とゲート電極との間のバンドギャップは第２の半導体層の表面側の方が基板側よりも大きい。このため、チャネル領域におけるソース電極とゲート電極の間の電子濃度は、障壁層となる第２の半導体層と動作層となる第１の半導体層との間の分極量の差が増大することにより上昇するので、オン抵抗の低減が可能となる。一方、第２の半導体層におけるゲートドレイン間のバンドギャップはソース電極側よりも小さいことから、第２の半導体層と第１の半導体層との間の分極量の差は相対的に小さくなるので、チャネル領域におけるドレイン電極とゲート電極との間の電子濃度は低減され、その結果、ドレイン耐圧は向上する。

本発明に係る半導体装置によると、チャネル領域のソースゲート間の電子濃度を高くすることができ、且つチャネル領域のドレインゲート間の電子濃度を低減することができるため、オン抵抗を低減できると共に高いドレイン耐圧を実現できる。

（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について図１（ａ）及び図１（ｂ）を参照しながら説明する。

図１（ａ）は本発明の第１の実施形態に係る半導体装置の断面構成を模式的に示している。図１（ａ）に示すように、例えば、サファイア（単結晶Ａｌ₂Ｏ₃）からなる基板１１の主面上には、厚さが約２μｍのアンドープの窒化ガリウム（ＧａＮ）からなる動作層１２と、厚さが約２５ｎｍのアンドープのＡｌ_xＧａ_1-xＮ（但し、ｘは０＜ｘ＜１である。）、例えばＡｌ_0.25Ｇａ_0.75Ｎからなる障壁層１３とがエピタキシャル成長により順次積層されており、動作層１２と障壁層１３とがヘテロ接合界面を形成している。ここで、アンドープの窒化物半導体層とは、キャリアとなる不純物濃度が１×１０¹⁴ｃｍ^-3以下をいう。

障壁層１３の上には、オーミック性を有する、例えばチタン（Ｔｉ）及びアルミニウム（Ａｌ）の積層膜からなるソース電極１４とドレイン電極１５とが互いに間隔をおいて形成され、ソース電極１４及びドレイン電極１５の間には、例えばパラジウム及びシリコン（Ｐｄ−Ｓｉ）の合金と金（Ａｕ）との積層膜からなるショットキー性を有するゲート電極１６が形成されている。

第１の実施形態特として、障壁層１３の上部におけるソース電極１４とゲート電極１６との間の領域には、高濃度のｎ型不純物、例えば１×１０¹⁸ｃｍ^-3の濃度のシリコン（Ｓｉ）がドープされたｎ型不純物領域１３ａが形成されている。

このように、第１の実施形態に係る半導体装置においては、障壁層１３の上部におけるソース電極１４とゲート電極１６との間の領域に、高濃度のｎ型不純物領域１３ａを設けているため、導通時には、ｎ型不純物領域１３ａの下側に位置する動作層１２に形成されるチャネル領域の電子濃度が、障壁層１３のｎ型不純物がドープされていない領域の下側部分と比較して約２倍に増大するので、チャネル抵抗すなわちオン抵抗Ｒonが低減する。

一方、障壁層１３におけるゲート電極１６及びドレイン電極１５の間の領域はｎ型不純物が積極的にドープされていないため、障壁層１３のゲート電極１６及びドレイン電極１５の間の領域におけるドレイン耐圧は、組成がＡｌ_0.25Ｇａ_0.75Ｎの場合の最高値に保たれる。

図１（ｂ）は第１の実施形態に係る半導体装置と従来例に係る半導体装置に対して共に０Ｖのゲート電圧（Ｖｇ）を印加して動作させた場合のドレイン電流Ｉdsとドレイン電圧Ｖdsとの関係（Ｉds−Ｖds曲線）を示している。図１（ｂ）に示すように、実線で示した本実施形態に係る半導体装置の方が、点線で示した従来の半導体装置と比べて同一のドレイン電圧Ｖdsでより高いドレイン電流Ｉdsを得られており、オン抵抗Ｒonが小さいことが分かる。

例えば、ソース電極１４とゲート電極１６との間隔Ｌsg及びドレイン電極１５とゲート電極１６との間隔Ｌdgが共に１μｍで、ゲート長Ｌｇが０．５μｍの場合は、チャネル抵抗が１７％程度低減される。

従って、ドレイン耐圧を高めるようにチャネル領域のソースドレイン間の濃度を一様に低く設計された従来の半導体装置と比べて、動作層１２に形成されるチャネル領域のソースゲート間の電子濃度が高くなるため、オン抵抗を低減することができる。その上、飽和領域での動作時にゲートドレイン間に印加されるバイアスの電圧値又はデバイス遮断動作時に、ゲートドレイン間に印加される絶対値が大きい逆バイアスの電圧値は、ゲートドレイン間の電子濃度をオン抵抗が低くなるように高濃度に設計した従来のＦＥＴよりもその絶対値が大きくなるため、ドレイン耐圧を高めることが可能となる。

以下、前記のように構成された第１の実施形態に係る半導体装置の製造方法であって、ｎ型不純物領域１３ａの形成方法を図２又は図３を参照しながら説明する。

図２に示すように、サファイアからなる基板１１の上に、例えば有機金属気相成長（metal organic chemical vapor deposition:ＭＯＣＶＤ）法又は分子線結晶成長法（molecular beam epitaxy：ＭＢＥ）法により、ＧａＮからなる動作層１２と、Ａｌ_0.25Ｇａ_0.75Ｎからなる障壁層１３とを順次積層する。

続いて、リソグラフィ法により、障壁層１３の上におけるソース電極及びゲート電極の各形成領域の間の領域を開口部１８ａに持つレジストマスク１８を形成し、形成したレジストマスク１８を用いて、ｎ型不純物であるシリコン（Ｓｉ）をイオンビーム法によって注入することにより、高濃度のｎ型不純物領域１３ａを形成する。

なお、シリコンが注入された障壁層１３に対して、不純物イオンの電気的な活性率の向上と、イオン注入によるダメージの低減を目的として、例えば温度が１０００℃程度で、１５分程度の熱処理を施してもよい。

ｎ型不純物領域１３ａの他の形成方法を図３に示す。図３に示すように、イオン注入法に代えて、障壁層１３の上におけるソース電極及びゲート電極の各形成領域の間の領域を選択的に覆うシリコン（Ｓｉ）からなる薄膜１０を形成する。その後、薄膜１０が形成され障壁層１３に対して、例えば温度が１０００℃程度で１０分程度の熱処理を施すことによって、薄膜１０から障壁層１３にシリコンを固相拡散することによって、シリコンが高濃度にドープされたｎ型不純物領域１３ａを形成する。

以上説明したように、第１の実施形態に係る半導体装置は、動作層１２と、該動作層１２の上に形成されバンドギャップが動作層１２よりも大きい障壁層１３とがヘテロ接合を形成する。障壁層１３には、ソース電極１４とゲート電極１６との間の領域に高濃度にドープされたｎ型不純物領域１３ａを設けているため、該半導体装置におけるオン抵抗Ｒonは該ｎ型不純物領域１３ａを設けない場合と比べて低減する。

その上、障壁層１３におけるドレイン電極１５とゲート電極１６との間の領域にはｎ型不純物をドープしていないため、ドレイン耐圧は障壁層１３を構成するアンドープのアルミニウム（Ａｌ）の組成比０．２５で決定される最大の値とすることが可能となる。

（第１の実施形態の一変形例）
以下、本発明の第１の実施形態の一変形例に係る半導体装置について図４を参照しながら説明する。図４において、図１（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図４に示すように、本変形例に係る半導体装置は、障壁層１３におけるソース電極１４とゲート電極１６との下側の領域及びドレイン電極１５の下側の領域に、例えば１×１０¹⁸ｃｍ^-3の濃度のシリコン（Ｓｉ）がドープされたｎ型不純物領域１３ａが形成されている。さらに、障壁層１３の上におけるソース電極１４とゲート電極１６との間の領域には、ｎ型不純物であるシリコンが１×１０¹⁹ｃｍ^-3と高濃度にドープされたＧａＮからなり、バンドギャップが障壁層１３よりも小さい第１のキャップ層２１が形成されている。一方、障壁層１３上におけるゲート電極１６とドレイン電極１５との間の領域には、シリコンがドープされていないＧａＮからなる第２のキャップ層２２が形成されている。

本変形例によると、第１の実施形態に係る半導体装置と同様の効果を得られる上に、障壁層１３上におけるソース電極１４とゲート電極１６との間の領域に、ｎ型不純物領域１３ａよりも濃度が高い第１のキャップ層２１を設けているため、ソース電極１４とゲート電極１６との間の寄生抵抗をもより一層低減できるようになる。

以下、前記のように構成された半導体装置の製造方法について図５（ａ）〜図５（ｅ）を参照しながら説明する。

まず、図５（ａ）に示すように、サファイアからなる基板１１の上に、例えばＭＯＣＶＤ法により、アンドープの窒化ガリウム（ＧａＮ）からなる動作層１２と、Ａｌ_0.25Ｇａ_0.75Ｎからなる障壁層１３と、厚さが約２μｍのアンドープの窒化ガリウム（ＧａＮ）からなるキャップ層形成層２０とを順次エピタキシャル成長する。続いて、例えば化学的気相堆積（ＣＶＤ）法により、キャップ層形成層２０の上に、シリコンからなり不純物拡散用のマスク膜２３を堆積し、その後、リソグラフィ法及びエッチング法により、堆積したマスク膜２３に対してｎ型不純物領域１３ａを形成する領域を残すようにパターニングする。

次に、図５（ｂ）に示すように、窒素（Ｎ₂ ）又はアルゴン（Ａｒ）等の不活性ガス雰囲気において、マスク膜２３が形成された状態で基板１１に対して約１０００℃の温度で２０分程度の熱処理を行なう。その後、マスク膜２３をエッチングにより除去する。ここで、エッチング除去をドライエッチングで行なう場合には、塩素（Ｃｌ₂ ）を主成分とするエッチングガスを用い、また、ウェットエッチングで行なう場合には、フッ硝酸等のエッチング溶液を用いる。この熱処理により、キャップ層形成層２０及び障壁層１３におけるマスク膜２３の下側部分には、シリコンが熱拡散することにより、キャップ層形成層２０にはｎ型不純物領域２０ａが形成され、障壁層１３にはｎ型不純物領域１３ａが形成される。

次に、図５（ｃ）に示すように、キャップ層形成層２０におけるソース電極１４及びドレイン電極１５を形成する領域をドライエッチングで除去することにより、ソース電極側にはｎ型不純物領域２０ａからなる第１のキャップ層２１を形成すると共に、ドレイン電極側にはアンドープのキャップ層形成層２０からなる第２のキャップ層２２を形成する。なお、キャップ層形成層２０に対するエッチングは、該キャップ層形成層２０の厚さが十分に小さい場合、例えば７０ｎｍ以下の場合又はキャップ層形成層２０のｎ型不純物濃度が十分に高い場合、例えば５×１０¹⁹ｃｍ^-3以上の場合は行なわなくてもよい。

次に、リソグラフィ法により、障壁層１３の上にソース電極形成領域及びドレイン電極形成領域に開口部を持つレジストパターン（図示せず）を形成し、その後、蒸着法により、形成したレジストパターンの上にオーミック電極形成用の金属膜を成膜する。続いて、レジストパターンを除去する、いわゆるリフトオフ法により、ソース電極１４及びドレイン電極１５を形成して、図５（ｄ）に示す状態を得る。

次に、図５（ｅ）に示すように、障壁層１３上におけるゲート電極形成領域、すなわち第１のキャップ層２１及び第２のキャップ層２２の間の領域にリフトオフ法によりゲート電極１６を形成して、本変形例に係る半導体装置を得ることができる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図６を参照しながら説明する。

図６は本発明の第２の実施形態に係る半導体装置の断面構成を模式的に示している。図６において、図１（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図６に示す第２の実施形態に係る半導体装置は２つの特徴を有している。第１の特徴として、例えばＡｌ_0.25Ｇａ_0.75Ｎからなる障壁層１３におけるソース電極１４の形成部分の厚さｈ１に対して、ゲート電極１６及びドレイン電極１５の形成部分の厚さｈ２を小さくしている。具体的には、ソース電極１４の形成部分の厚さｈ１を２５ｎｍとする一方、ゲート電極１６及びドレイン電極１５の形成部分の厚さｈ２を１５ｎｍとしている。

第２の特徴として、障壁層１３における厚さがｈ１の領域１３ｂのゲート電極１６側の端部と該ゲート電極１６との距離（間隔）Ｌ１に対して、ドレイン電極１５とゲート電極１６との距離（間隔）Ｌ２を大きくしている。具体的には、領域１３ｂとゲート電極との距離Ｌ１を１μｍとすると共に、ドレイン電極１５とゲート電極１６との距離（間隔）Ｌ２を５μｍとしている。

第１の特徴により、障壁層１３とヘテロ接合する動作層１２において、障壁層１３の通常の厚さｈ２よりも厚い領域１３ｂの下方に生じるチャネル領域の電子濃度が、厚さｈ２の領域よりも高い値となる。従って、障壁層１３の厚さを一様にｈ２とする場合と比べて、第２の実施形態に係る半導体装置のオン抵抗Ｒonが低減する。

また、第２の特徴により、障壁層１３における領域１３ｂのゲート電極１６側の端部と該ゲート電極１６との距離Ｌ１が、ドレイン電極１５とゲート電極１６との距離Ｌ２と等しい場合と比べてオン抵抗Ｒonがさらに低減すると共にドレイン耐圧も増大する。

図７（ａ）及び図７（ｂ）は第２の実施形態に係る半導体装置と従来例に係る半導体装置とにおけるドレイン電流Ｉdsとドレイン電圧Ｖdsとの関係（Ｉds−Ｖds曲線）であって、図７（ａ）は共に０Ｖのゲート電圧（Ｖｇ）を印加して動作させた場合を示し、図７（ｂ）は共に−３．５Ｖのゲート電圧（Ｖｇ）を印加してピンチオフ状態とした場合を示している。

図７（ａ）に示すように、実線で示した本実施形態に係る半導体装置の方が、点線で示した従来の半導体装置と比べて同一のドレイン電圧Ｖdsでより高いドレイン電流Ｉdsを得られており、オン抵抗Ｒonが小さいことが分かる。

また、図７（ｂ）からは、実線で示した本実施形態に係る半導体装置の方が、点線で示した従来の半導体装置よりもブレークダウン電圧が高いことが分かる。これは、ドレイン電極１５とゲート電極１６との距離Ｌ２が従来の半導体装置よりも長いことによる。

以下、前記のように構成された第２の実施形態に係る半導体装置の製造方法であって、障壁層１３並びにソース電極１４及びドレイン電極１５の形成方法を図８（ａ）及び図８（ｂ）を参照しながら説明する。

まず、図８（ａ）に示すように、サファイアからなる基板１１の上に、例えばＭＯＣＶＤ法又はＭＢＥ法により、ＧａＮからなる動作層１２と、Ａｌ_0.25Ｇａ_0.75Ｎからなる障壁層１３とを順次積層する。ここで、障壁層１３の厚さはソースゲート間でチャネル電子濃度が高くなるのに必要な厚さｈ１（２５ｎｍ）とし、通常の値ｈ２（１５ｎｍ）よりも大きくする。

続いて、リソグラフィ法により、障壁層１３の上の厚さがｈ１となる領域１３ｂを覆うレジストマスク１９を形成し、形成したレジストマスク１９を用いたドライエッチング又はウェットエッチングにより、障壁層１３における領域１３ｂを除く領域を厚さがｈ２となるまでエッチングする。ここで、ドライエッチングを行なう場合には、塩素ガスを主成分とするエッチングガスを用いる。また、ウェットエッチングを行なう場合には、水酸化カリウム（ＫＯＨ）等のアルカリ溶液をエッチャントとして、紫外線（ＵＶ）を照射しながら行なうとよい。

次に、図８（ｂ）に示すように、レジストマスク１９を除去し、その後、障壁層１３における厚さがｈ１の領域１３ｂの上にソース電極１４を形成すると共に、障壁層１３における厚さがｈ２の領域上で、且つ領域１３ｂのドレイン電極１５側の端部から距離Ｌ１＋Ｌ２（＝６μｍ）をおいてドレイン電極１５を形成する。その後、障壁層１３におけるソース電極１４とドレイン電極１５との間の所定の位置に、例えばリフトオフ法によってゲート電極１６を形成することにより、図６に示す構成の半導体装置を得る。

（第２の実施形態の第１変形例）
以下、本発明の第２の実施形態の第１変形例に係る半導体装置について図９を参照しながら説明する。図９において、図６に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図９に示すように、第１変形例に係る半導体装置は、障壁層１３におけるソース電極１４の下側に位置する厚さがｈ１の領域１３ｂの上部に、表面から５ｎｍの深さにわたってｎ型不純物であるシリコンがドープされたＳｉドープ層１３ｃが形成されている。

Ｓｉドープ層１３ｃは、エピタキシャル成長時又はエピタキシャル成長後の固相拡散によって、不純物濃度が１×１０¹⁹ｃｍ^-3〜１×１０²⁰ｃｍ^-3程度にまで高められている。

この高濃度のＳｉドープ層１３ｃを領域１３ｂの上部に設けることにより、領域１３ｂの下側に位置する動作層１２に形成されるチャネル領域の電子濃度は第２の実施形態に係る半導体装置の場合よりもさらに高くなる。

一方、第２の実施形態と同様に、障壁層１３における領域１３ｂ及びＳｉドープ層１３ｃを除く厚さがｈ２（＜ｈ１）の領域は、Ｓｉドープ層１３ｃによるチャネル領域内の電子濃度の増大が生じないため、アンドープ時の障壁層の厚さｈ２によって決定される最大のドレイン耐圧を確保することができる。

（第２の実施形態の第２変形例）
以下、本発明の第２の実施形態の第２変形例に係る半導体装置について図１０を参照しながら説明する。図１０において、図６に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図１０に示すように、第２変形例に係る半導体装置は、障壁層１３におけるソース電極１４の下側に位置する厚さがｈ１の領域１３ｂに、表面から深さが３ｎｍの位置に厚さが１ｎｍの、シリコンによるδドープ層１３ｄが形成されている。

δドープ層１３ｄは、エピタキシャル成長時に、ｎ型不純物であるシリコンの濃度が３×１０¹⁹ｃｍ^-3〜１×１０²⁰ｃｍ^-3程度にまで高められている。

この高濃度のδドープ層１３ｄを領域１３ｂの上部に設けることにより、領域１３ｂの下側に位置する動作層１２に形成されるチャネル領域の電子濃度は第２の実施形態に係る半導体装置の場合よりもさらに高くなる。

一方、第２の実施形態と同様に、障壁層１３における領域１３ｂ及びδドープ層１３ｄを除く厚さがｈ２（＜ｈ１）の領域は、δドープ層１３ｄによるチャネル領域内の電子濃度の増大が生じないため、アンドープ時の障壁層の厚さｈ２によって決定される最大のドレイン耐圧を確保することができる。

（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について図１１（ａ）を参照しながら説明する。

図１１（ａ）は本発明の第３の実施形態に係る半導体装置の断面構成を模式的に示している。図１１（ａ）において、図１（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図１１（ａ）に示すように、第３の実施形態に係る半導体装置は、例えばＡｌ_0.25Ｇａ_0.75Ｎからなる障壁層１３の上に、ソース電極１４、ドレイン電極１５及びゲート電極１６を含む全面にわたって、厚さが約１．５μｍの酸化シリコン（ＳｉＯ₂ ）又は窒化シリコン（ＳｉＮ）からなる層間絶縁膜３０が形成されている。

第３の実施形態の特徴として、層間絶縁膜３０上のソース電極１４とゲート電極１６との間に位置するように、導電体例えばアルミニウム（Ａｌ）、銅（Ｃｕ）又は金（Ａｕ）を主成分とする金属からなる制御電極３１が設けられている。

動作時に、制御電極３１に対して、ソース電極１４よりも高い電圧を印加することによって、動作層１２のチャネル領域における制御電極３１の下方に位置する領域１２ａの電子濃度は、該制御電極３１を設けない場合と比べて高くなる。従って、該領域１２ａの電子濃度が高い状態を導通（オン）時に保つことにより、オン抵抗Ｒonは低減する。

これに対し、層間絶縁膜３０上のゲート電極１６とドレイン電極１５との間には制御電極３１を設けていないため、動作層１２のチャネル領域におけるゲートドレイン間の耐圧はアルミニウムの混晶比が０．２５の場合の最高値に保たれる。

このように、第３の実施形態によると、障壁層１３の上方におけるソース電極１４とゲート電極１６との間の領域に、層間絶縁膜３０を介在させた制御電極３１を設けているため、動通時に該制御電極３１にソース電極１４よりも高い電圧を印加することにより、制御電極３１の下方に位置する動作層１２に形成されるチャネル領域１２ａの電子濃度は、他のチャネル領域と比べて増大するので、チャネル抵抗すなわちオン抵抗Ｒonが低減する。

また、遮断時には、制御電極３１に対してソース電極１４よりも絶対値が大きい負電圧を印加することによって、動作層１２のチャネル領域におけるソースゲート間領域１２ａの電子濃度はより一層低減するため、制御電極３１を設けない場合と比べて良好な遮断特性を実現することができる。

図１１（ｂ）は第３の実施形態に係る半導体装置と従来例に係る半導体装置に対して共に０Ｖのゲート電圧（Ｖｇ）を印加して動作させた場合のドレイン電流Ｉdsとドレイン電圧Ｖdsとの関係（Ｉds−Ｖds曲線）を示している。図１１（ｂ）に示すように、実線で示した本実施形態に係る半導体装置の方が、点線で示した従来の半導体装置と比べて同一のドレイン電圧Ｖdsでより高いドレイン電流Ｉdsを得られており、オン抵抗Ｒonが小さいことが分かる。

以上説明したように、第３の実施形態に係る半導体装置によると、障壁層１３の上方におけるソース電極１４とゲート電極１６との間に層間絶縁膜３０を介在させて設けられた制御電極３１に、ソース電極１４に対する印加電圧よりも高い電圧を印加することによって、動作層１２のチャネル領域に電子濃度が高い領域１２ａが誘起されるため、制御電極３１を設けない場合と比べてオン抵抗Ｒonを低減することができる。

その上、動作層１２のチャネル領域におけるドレインゲート間の領域には、電子濃度が高い領域１２ａが誘起されることがないので、ドレイン耐圧は障壁層１３のアルミニウムの組成比０．２５で決定される最大の値となる。

さらには、遮断時に、制御電極３１に対してソース電極１４よりも絶対値が大きい負電圧を印加すれば、チャネル領域におけるソースゲート間領域１２ａの電子濃度はより一層低減するようになり、制御電極３１を設けない場合と比べて良好な遮断特性を実現できる。

（第３の実施形態の一変形例）
制御電極３１に、ソース電極１４に対して高い電圧を印加する構成に代えて、制御電極３１を構成する材料の仕事関数をソース電極１４を構成する材料の仕事関数よりも小さくすることによっても同等の効果を得ることができる。

なぜなら、制御電極３１に仕事関数が相対的に小さい金属、例えば、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）又はイットリウム（Ｙ）等を用いると、動作層１２におけるチャネル領域の伝導帯の下端のエネルギーレベルがフェルミレベルに近くなるように曲げられるため、チャネル領域を走行する電子が障壁層１３と動作層１２との界面により多く蓄積するからである。

（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置について図１２（ａ）を参照しながら説明する。

図１２（ａ）は本発明の第４の実施形態に係る半導体装置の断面構成を模式的に示している。図１２（ａ）において、図１（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図１２（ａ）に示すように、第４の実施形態に係る半導体装置は、例えばＡｌ_0.25Ｇａ_0.75Ｎからなる障壁層１３の上部におけるソース電極１４とゲート電極１６との間の領域に、濃度が１×１０¹⁸ｃｍ^-3程度のシリコンがドープされたｎ型不純物領域１３ａが形成されている。

さらに、障壁層１３の上には、ソース電極１４、ドレイン電極１５及びゲート電極１６を含む全面にわたって、厚さが約１．５μｍの酸化シリコン（ＳｉＯ₂ ）又は窒化シリコン（ＳｉＮ）からなる層間絶縁膜３０が形成されており、該層間絶縁膜３０上のゲート電極１６とドレイン電極１５との間に位置するように、Ａｌ又はＣｕ等の金属からなる制御電極３２が設けられている。

遮断動作時に、障壁層１３の上方におけるゲート電極１６とドレイン電極１５との間に層間絶縁膜３０を介在させて設けられた制御電極３２に、ソース電極１４に印加する電圧よりも低い電圧（負電圧）を印加することによって、障壁層１３における制御電極３２の下方に位置する領域１３ｅの電子濃度は、該制御電極３１を設けない場合と比べて低くなる。

従って、該領域１３ｅの電子濃度が低い状態を遮断（オフ）時に保つことにより、ドレイン耐圧は向上する。

図１２（ｂ）は第４の実施形態に係る半導体装置と従来例に係る半導体装置に対して共に−３．５Ｖのゲート電圧（Ｖｇ）を印加してピンチオフ状態とした場合のドレイン電流Ｉdsとドレイン電圧Ｖdsとの関係（Ｉds−Ｖds曲線）を示している。図１２（ｂ）から明らかなように、実線で示した本実施形態に係る半導体装置の方が、点線で示した従来の半導体装置よりもブレークダウン電圧が高いことが分かる。

一方、障壁層１３におけるソース電極１４及びゲート電極１６の間は第１の実施形態と同様に、高濃度のｎ型不純物領域１３ａが形成されているため、動作層１２のチャネル領域におけるｎ型不純物領域１３ａの下方の電子濃度が高められる。従って、制御電極３２に正のバイアス電圧を印加することによって、該制御電極３２の下方のチャネル領域の電子濃度も従来の半導体装置と同等以上に高い濃度を保つことが可能となるので、オン抵抗Ｒonが低減する。

（第４の実施形態の第１変形例）
制御電極３２に、ソース電極１４よりも低い電圧を印加する構成に代えて、制御電極３２を構成する材料の仕事関数をソース電極１４を構成する材料の仕事関数よりも大きくすることによっても同等の効果を得ることができる。

なぜなら、制御電極３２に仕事関数が相対的に大きい金属、例えば白金（Ｐｔ）等を用いると、動作層１２におけるチャネル領域の伝導帯の下端のエネルギーレベルがフェルミレベルから遠ざかるように曲げられるため、障壁層１３と動作層１２と界面における電子濃度が低減するからである。

（第４の実施形態の第２変形例）
以下、本発明の第４の実施形態の第２変形例に係る半導体装置について図１３を参照しながら説明する。図１３において、図１２（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図１３に示すように、第２変形例に係る半導体装置は、障壁層１３の上に形成されるゲート電極１６とドレイン電極１５との間隔を広げると共に、層間絶縁膜３０上に形成される制御電極を、ゲート電極１６側から互いに間隔をおいた第１の制御電極３２Ａ、第２の制御電極３２Ｂ及び第３の制御電極３２Ｃにより構成している。

ところで、障壁層１３上のソース電極１４とゲート電極１６との間に形成された３つの制御電極３２Ａ、３２Ｂ、３２Ｃに対してソース電極１４よりも低い電圧を印加することによって、障壁層１３における各制御電極３２Ａ〜３２Ｃの下側部分の電子濃度が低減することにより、ドレイン耐圧が向上するという効果を得られる。

しかしながら、図１２（ａ）のように制御電極３２が１つの場合又は複数の制御電極３２Ａ〜３２Ｃが同一の負電圧に保たれた場合は、障壁層１３におけるドレイン電極１５に最も近い制御電極３２又は３２Ｃのドレイン電極１５側の下端部に電界の集中が発生し、この部分で破壊が生じる。

そこで、第２変形例においては、複数の制御電極３２Ａ〜３２Ｃのうち最もゲート電極１６に近い第１の制御電極３２Ａに絶対値が最も大きい負電圧を印加し、ドレイン電極１５に近づくにつれて、すなわち、第２の制御電極３２Ｂへの印加電圧を第１の制御電極３２Ａへの印加電圧よりも高くし、さらに、第３の制御電極３２Ｃへの印加電圧を第２の制御電極３２Ｂへの印加電圧よりも高くする。これにより、ドレイン電極１５に最も近い第３の制御電極３２Ｃのドレイン電極１５側の下端部に生ずる電界の集中を緩和することができるため、ドレイン耐圧をさらに増大させることができる。

以上説明したように、第４の実施形態及びその変形例によると、遮断動作時に、障壁層１３の上方であって、ゲート電極１６及びドレイン電極１５の間の領域に設けられた１つ又は複数の制御電極３２等に対して、ソース電極１４に対する印加電圧よりも低い電圧を印加することにより、障壁層１３における各制御電極３２等の下側の領域の電子濃度が低い領域１３ｅが誘起される。この構成により、ドレイン耐圧を制御電極３２等を設けない場合と比べて向上することができる。

その上、第１の実施形態と同様に、障壁層１３におけるソース電極１４とゲート電極１６との間の領域にｎ型不純物がドープされてなるｎ型不純物層を設けているため、導通時のオン抵抗Ｒonをも十分に低減することができる。

（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置について図１４を参照しながら説明する。

図１４は本発明の第５の実施形態に係る半導体装置の断面構成を模式的に示している。図１４において、図１（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図１４に示すように、第５の実施形態に係る半導体装置は、例えばＡｌ_0.25Ｇａ_0.75Ｎからなる障壁層１３の上部に設けるドレイン電極１５は、金属層（ドレインフィールドプレート）１５Ａとして構成されている。

具体的には、金属層１５Ａの一方の端部は、ゲート電極１６に対してソース電極１４の反対側の領域で障壁層１３と接合してドレイン電極１５として機能し、その他方の端部は障壁層１３の上方におけるソース電極１４とゲート電極１６との間の領域に位置するように、層間絶縁膜３３を介在させ且つゲート電極１６を覆うように形成されている。さらに、金属層１５Ａの他方の端部、すなわちソース電極１４側の端部における下端面の動作層１２の上面からの高さｈ１は、金属層１５Ａのゲート電極１６及びドレイン電極１５の間の下端面の動作層１２の上面からの高さｈ２よりも低い。ここでは、一例として、金属層１５Ａは、ソース電極１４側の高さｈ１を１μｍとし、ゲート電極１６に対してソース電極１４の反対側の高さｈ２を２μｍとしている。

この構成により、第５の実施形態に係る半導体装置は、導通時には、障壁層１３におけるソース電極１４とゲート電極１６との間の領域１３ｆには、金属層１５Ａに印加される高い正電圧によって、動作層１２のチャネル領域における領域１３ｆの下側部分の電子濃度がドレイン側よりも高くなるため、オン抵抗Ｒonが低減される。

これに対し、障壁層１３におけるゲート電極１６及びドレイン電極１５の間の領域は金属層１５Ａによってゲート電極１６の下端部における電界の集中が緩和されるため、ゲートドレイン間の領域における耐圧は金属層１５Ａがない場合と比較して向上する。

図１５（ａ）及び図１５（ｂ）は第５の実施形態に係る半導体装置と従来例に係る半導体装置とにおけるドレイン電流Ｉdsとドレイン電圧Ｖdsとの関係（Ｉds−Ｖds曲線）であって、図１５（ａ）は共に０Ｖのゲート電圧（Ｖｇ）を印加して動作させた場合を示し、図１５（ｂ）は共に−３．５Ｖのゲート電圧（Ｖｇ）を印加してピンチオフ状態とした場合を示している。

図１５（ａ）に示すように、実線で示した本実施形態に係る半導体装置の方が、点線で示した従来の半導体装置と比べて同一のドレイン電圧Ｖdsでより高いドレイン電流Ｉdsを得られており、オン抵抗Ｒonが小さいことが分かる。これは、金属層１５Ａの下端面の動作層１２の上面からの高さが、ソース電極１４側の方がドレイン電極１５側よりも低いことによる。

また、図１５（ｂ）からは、実線で示した本実施形態に係る半導体装置の方が、点線で示した従来の半導体装置よりもブレークダウン電圧が高いことが分かる。

以上説明したように、第５の実施形態に係る半導体装置によると、障壁層１３の上方におけるソース電極１４とゲート電極１６との間に端部を持ち、ドレイン電極１５を兼ねる金属層（ドレインフィールドプレート）１５Ａを設けているため、該端部の下側に位置する障壁層１３に電子濃度が高い領域１３ｆが誘起される。その結果、該領域１３ｆの下側に位置する動作層１２のチャネル領域においても電子濃度が増大するので、金属層１５Ａを設けない場合と比べてオン抵抗Ｒonを低減することができる。

その上、動作層１２のチャネル領域におけるドレインゲート間の領域は、金属層１５Ａによってゲート電極１６の下端部における電界の集中が緩和されるため、ドレイン耐圧が向上する。

なお、コンタクト属１５Ａの形成方法は、障壁層１３の上に形成する層間絶縁膜３３を、２回に分けて堆積し、蒸着法及びめっき法により成長させる。例えば、第１の絶縁膜３３ａを障壁層１３の上にゲート電極１６を覆うように成膜し、その後、リソグラフィ法により、成膜した第１の絶縁膜３３ａにおけるゲート電極形成領域を開口する開口パターンを形成する。同時に、第１の絶縁膜３３ａにおけるソース電極１４及びゲート電極１６の間の領域には、動作層１２からの高さがｈ１となるような底面を持つ凹部を形成する。その後、第１の絶縁膜３３ａの上に、金属層形成領域を開口するレジストマスクを形成し、形成したレジストマスクを用いて、第１の絶縁膜３３ａの上に金属層１５Ａを構成する下地膜となるチタン（Ｔｉ）を蒸着し、続いて下地膜の上に金（Ａｕ）をめっきする。さらに、レジストマスクをリフトオフすることにより金属層１５Ａを形成する。その後は、第１の絶縁膜３３ａ及び金属層１５Ａを覆うように第２の絶縁膜３３ｂを成膜する。

（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体装置について図１６を参照しながら説明する。

図１６は本発明の第６の実施形態に係る半導体装置の断面構成を模式的に示している。図１６において、図１（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図１６に示すように、第６の実施形態に係る半導体装置は、例えばＡｌ_0.25Ｇａ_0.75Ｎからなる障壁層１３の上部に設けるソース電極１４は、金属層（ソースフィールドプレート）１４Ａとして構成されている。

具体的には、金属層１４Ａの一方の端部は、ゲート電極１６に対してドレイン電極１５の反対側の領域で障壁層１３と接合してソース電極１４として機能し、その他方の端部は障壁層１３の上方におけるゲート電極１６とドレイン電極１５との間の領域に位置するように、層間絶縁膜３４を介在させ且つゲート電極１６を覆うように形成されている。さらに、金属層１４Ａにおけるソース電極１４及びゲート電極１６の間の下端面の動作層１２の上面からの高さｈ１は、金属層１４Ａの他方の端部、すなわちドレイン電極１５側の端部における下端面の動作層１２の上面からの高さｈ２よりも低い。ここでは、一例として、金属層１４Ａは、ソース電極１４側の高さｈ１を５０ｎｍとし、ドレイン電極１５側の高さｈ２を２００ｎｍとしている。

また、第１の実施形態と同様に、障壁層１３の上部におけるソース電極とゲート電極１６との間の領域には、高濃度のｎ型不純物、例えば１×１０¹⁸ｃｍ^-3の濃度のシリコンがドープされたｎ型不純物領域１３ａが形成されている。

この構成により、第６の実施形態に係る半導体装置は、導通時には、障壁層１３におけるソース電極１４とゲート電極１６との間のｎ型不純物領域１３ａにおいて、金属層１４Ａのソース電極１４側の下端面の動作層１２の表面からの高さｈ１は５０ｎｍと低いことから、金属層１４Ａに印加される０Ｖの電圧によって、動作層１２のチャネル領域におけるｎ型不純物領域１３ａの下側部分の電子濃度がドレイン側よりもさらに高くなるので、オン抵抗Ｒonが低減される。

その上、障壁層１３におけるゲート電極１６及びドレイン電極１５の間の領域１３ｇは金属層１４Ａによってゲート電極１６の下端部における電界の集中が緩和されるため、ゲートドレイン間の領域における耐圧は金属層１４Ａがない場合と比較して向上する。

図１７（ａ）及び図１７（ｂ）は第６の実施形態に係る半導体装置と従来例に係る半導体装置とにおけるドレイン電流Ｉdsとドレイン電圧Ｖdsとの関係（Ｉds−Ｖds曲線）であって、図１７（ａ）は共に０Ｖのゲート電圧（Ｖｇ）を印加して動作させた場合を示し、図１７（ｂ）は共に−３．５Ｖのゲート電圧（Ｖｇ）を印加してピンチオフ状態とした場合を示している。

図１７（ａ）に示すように、実線で示した本実施形態に係る半導体装置の方が、点線で示した従来の半導体装置と比べて同一のドレイン電圧Ｖdsでより高いドレイン電流Ｉdsを得られており、オン抵抗Ｒonが小さいことが分かる。これは、金属層１４Ａの下端面の動作層１２の上面からの高さが、ソース電極１４側の方がドレイン電極１５側よりも低いことによる。

また、図１７（ｂ）からは、実線で示した本実施形態に係る半導体装置の方が、点線で示した従来の半導体装置よりもブレークダウン電圧が高いことが分かる。

以上説明したように、第６の実施形態に係る半導体装置によると、障壁層１３の上方におけるゲート電極１６とドレイン電極１５との間に端部を持ち、ソース電極１４を兼ねる金属層（ソースフィールドプレート）１４Ａを設けているため、ソースゲート間に位置する障壁層１３に設けたｎ型不純物領域１３ａにおける電子濃度がより高くなる。その結果、該ｎ型不純物領域１３ａの下側に位置する動作層１２のチャネル領域においても電子濃度が増大するので、金属層１４Ａを設けない場合と比べてオン抵抗Ｒonをより一層低減することができる。

なお、コンタクト属１４Ａは、第５の実施形態と同様の形成方法により形成することができる。

（第７の実施形態）
以下、本発明の第７の実施形態に係る半導体装置について図１８を参照しながら説明する。

図１８は本発明の第７の実施形態に係る半導体装置の断面構成を模式的に示している。図１８において、図１（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図１８に示すように、第７の実施形態に係る半導体装置は、厚さが２５ｎｍ程度であって動作層１２とその下面でヘテロ接合するＡｌ_xＧａ_1-xＮからなる障壁層１３は、ソース電極１４とゲート電極１６のドレイン電極１５側の端部との間の第１の領域１３Ａにおけるアルミニウムの組成比ｘが０．３９であり、ゲート電極１６とドレイン電極１５との間の第２の領域１３Ｂのアルミニウムの組成比は０．１５である。また、障壁層１３における第１の領域１３Ａ及び第２の領域１３Ｂを除く領域の組成比は０．２５である。

第７の実施形態によると、障壁層１３におけるソースゲート間領域（但し、ゲート電極１６の下側部分を含む。以下、本実施形態において同じ。）である第１の領域１３Ａは、障壁層１３のアルミニウムの混晶比を全体に０．２５とする場合と比べて、Ａｌ_0.39Ｇａ_0.61Ｎからなる障壁層１３とＧａＮからなる動作層１２との間の分極量の差が増大するため、その電子濃度は約２倍となるので、オン抵抗Ｒonを低減できる。

これに対し、ゲートドレイン間領域である第２の領域１３Ｂは、そのアルミニウムの組成比が小さいことから、Ａｌ_0.15Ｇａ_0.85Ｎからなる障壁層１３とＧａＮからなる動作層１２との間の分極量の差が小さいため、該第２の領域１３Ｂの下側に位置するチャネル領域の電子濃度は低下する。その結果、第２の領域１３Ｂにおけるドレイン耐圧はアルミニウムの組成比が従来の０．２５の場合よりも向上する。

図１９（ａ）及び図１９（ｂ）は第７の実施形態に係る半導体装置と従来例に係る半導体装置とにおけるドレイン電流Ｉdsとドレイン電圧Ｖdsとの関係（Ｉds−Ｖds曲線）であって、図１９（ａ）は共に０Ｖのゲート電圧（Ｖｇ）を印加して動作させた場合を示し、図１９（ｂ）は共に−３．５Ｖのゲート電圧（Ｖｇ）を印加してピンチオフ状態とした場合を示している。

図１９（ａ）に示すように、実線で示した本実施形態に係る半導体装置の方が、点線で示した従来の半導体装置と比べて同一のドレイン電圧Ｖdsでより高いドレイン電流Ｉdsを得られており、オン抵抗Ｒonが小さいことが分かる。これは、ソースゲート間の第１の領域１３Ａにおけるアルミニウムの組成比を０．３９と大きくして、該第１の領域１３Ａの下側の電子濃度を増大したことによる。

また、図１９（ｂ）からは、実線で示した本実施形態に係る半導体装置の方が、点線で示した従来の半導体装置よりもブレークダウン電圧が高いことが分かる。これは、ゲートドレイン間の第２の領域１３Ｂにおけるアルミニウムの組成比を０．１５と小さくして、該第１の領域１３Ａの下側の電子濃度を低減したことによる。

以下、前記のように構成された第７の実施形態に係る半導体装置の製造方法について図２０（ａ）〜図２０（ｅ）を参照しながら説明する。

まず、図２０（ａ）に示すように、サファイアからなる基板１１の上に、ＭＯＣＶＤ法により、窒化ガリウムからなる動作層１２を形成した後、形成した動作層１２におけるソース電極及びドレイン電極形成領域を選択的にマスクする酸化シリコンからなる第１のマスク膜４１を形成する。続いて、第１のマスク膜４１が形成された動作層１２の上に、ＭＯＣＶＤ法により、成長温度を１１５０℃として、厚さが２５ｎｍのＡｌ_0.25Ｇａ_0.75Ｎからなる障壁層１３を選択成長する。

次に、図２０（ｂ）に示すように、第１のマスク膜４１をフッ化水素酸（ＨＦ）の水溶液により除去し、その後、動作層１２及び障壁層１３の上に、第１の領域１３Ａを形成する領域を開口する第２のマスク膜４２を形成する。

次に、第２のマスク膜４２が形成された動作層１２の上に、ＭＯＣＶＤ法により、成長温度を１１５０℃として、厚さが２５ｎｍのＡｌ_0.39Ｇａ_0.61Ｎからなる障壁層１３の第１の領域１３Ａを選択成長する。その後、第２のマスク膜４２をフッ化水素酸（ＨＦ）の水溶液により除去して図２０（ｃ）に示す状態を得る。

次に、図２０（ｄ）に示すように、動作層１２、障壁層１３及び第１の領域１３Ａの上に、第２の領域１３Ｂを形成する領域を開口する第３のマスク膜４３を形成する。

次に、第３のマスク膜４３が形成された動作層１２の上に、ＭＯＣＶＤ法により、成長温度を１１５０℃として、厚さが２５ｎｍのＡｌ_0.15Ｇａ_0.85Ｎからなる障壁層１３の第２の領域１３Ｂを選択成長する。その後、第３のマスク膜４３をフッ化水素酸（ＨＦ）の水溶液により除去して図２０（ｅ）に示す、アルミニウムの組成が０．２５の障壁層１３に、アルミニウムの組成が０．３９の第１の領域１３Ａと、アルミニウムの組成が０．１５の第２の領域１３Ｂとを形成することができる。

このようにして得られたエピタキシャル構造を持つ基板１１の障壁層１３上の所定の位置にソース電極１４及びドレイン電極１５を形成し、さらに第１の領域１３Ａ上の所定の位置にゲート電極１６をリソグラフィ法及びリフトオフ法によって形成すると、図１８に示す半導体装置を得ることができる。

以上説明したように、第７の実施形態に係る半導体装置によると、障壁層１３におけるアルミニウムの組成比を、ソースゲート間で大きくし且つゲートドレイン間で小さくすることにより、動作層１２と障壁層１３との界面に生じる分極量の差がソースゲート間では増大する一方、ゲートドレイン間では低下する。この分極量の差に応じて、動作層１２におけるチャネル領域のソースゲート間の領域すなわち第１の領域１３Ａの下側の電子濃度は増大する一方、チャネル領域のゲートドレイン間の領域すなわち第２の領域１３Ｂの下側の電子濃度は低下する。従って、オン抵抗Ｒonを低減できると共にドレイン耐圧を向上することができる。

（第８の実施形態）
以下、本発明の第８の実施形態に係る半導体装置について図２１を参照しながら説明する。

図２１は本発明の第８の実施形態に係る半導体装置の断面構成を模式的に示している。図２１において、図１（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。

図２１に示すように、第８の実施形態に係る半導体装置は、アンドープのＡｌ_0.15Ｇａ_0.85Ｎからなる第１の障壁層１３Ｃの上のソース電極１４の下側からゲート電極１６の近傍にまで、アンドープのＡｌ_0.39Ｇａ_0.61Ｎからなる第２の障壁層１３Ｄが形成されている。ここでは、第１の障壁層１３Ａの厚さｈ２を１５ｎｍとし、第２の障壁層１３Ｂの厚さを１０ｎｍとしている。従って、第１の障壁層１３Ｃと第２の障壁層１３Ｄとを合わせた厚さｈ１は２５ｎｍである。

このように、第８の実施形態においては、障壁層１３におけるソースゲート間の領域においては、第２の障壁層１３Ｄによって第１の障壁層１３Ｃと動作層１２との間の分極量の差が増大するため、動作層１２に形成されるチャネル領域の電子濃度は、従来の半導体装置におけるアルミニウムの組成比が０．２５の障壁層よりも高められるので、オン抵抗Ｒonの低減が可能となる。

一方、第１の障壁層１３Ｃにおけるゲートドレイン間の領域のアルミニウムの組成比は０．２５よりも小さいことから、第１の障壁層１３Ｃと動作層１２との間の分極量の差が小さくなるので、動作層１２のゲートドレイン間に形成されるチャネル領域の電子濃度は低減する。その結果、ゲートドレイン間領域におけるドレイン耐圧は、アルミニウムの組成比が従来の０．２５の場合よりも向上する。

図２２（ａ）及び図２２（ｂ）は第２の実施形態に係る半導体装置と従来例に係る半導体装置とにおけるドレイン電流Ｉdsとドレイン電圧Ｖdsとの関係（Ｉds−Ｖds曲線）であって、図２２（ａ）は共に０Ｖのゲート電圧（Ｖｇ）を印加して動作させた場合を示し、図２２（ｂ）は共に−３．５Ｖのゲート電圧（Ｖｇ）を印加してピンチオフ状態とした場合を示している。

図２２（ａ）に示すように、実線で示した本実施形態に係る半導体装置の方が、点線で示した従来の半導体装置と比べて同一のドレイン電圧Ｖdsでより高いドレイン電流Ｉdsを得られており、オン抵抗Ｒonが小さいことが分かる。

また、図２２（ｂ）からは、実線で示した本実施形態に係る半導体装置の方が、点線で示した従来の半導体装置よりもブレークダウン電圧が高いことが分かる。これは、第１の障壁層１３Ｃにおいて、ゲートドレイン間のアルミニウムの組成比を．０１５と小さくし、且つ動作層１２の上面からの厚さｈ２をソース電極１４側の厚さｈ１よりも低くすることにより、動作層１２におけるゲートドレイン間の領域の電子濃度を低減したことによる。

以下、前記のように構成された第８の実施形態に係る半導体装置の製造方法であって、第１の障壁層１３Ｃ及び第２の障壁層１３Ｄの形成方法を図２３（ａ）及び図２３（ｂ）を参照しながら説明する。

まず、図２３（ａ）に示すように、サファイアからなる基板１１の上に、例えばＭＯＣＶＤ法により、ＧａＮからなる動作層１２と、厚さが約１５ｎｍのＡｌ_0.15Ｇａ_0.85Ｎからなる第１の障壁層１３Ｃと、厚さが約１０ｎｍのＡｌ_0.39Ｇａ_0.61Ｎからなる第２の障壁層１３Ｄとを順次積層する。続いて、リソグラフィ法により、第２の障壁層１３Ｄの形成領域を覆うレジストマスク５０を形成し、形成したレジストマスク５０を用いて、第２の障壁層１３Ｄに対して、塩素ガスを主成分とするエッチングガスを用いたドライエッチングを行なって、図２３（ｂ）に示す第２の障壁層１３Ｄを得る。なお、エッチングにはウェットエッチングも用いてもよい。

その後は、第２の障壁層１３Ｄ上の所定の位置にソース電極１４を形成すると共に、第１の障壁層１３Ｃ上の所定の位置にドレイン電極１５を形成する。続いて、第１の障壁層の上におけるソース電極１４とドレイン電極１５との間の所定の位置にゲート電極１６を形成すると、図２１に示す半導体装置を得ることができる。

なお、第１〜第８の実施形態及び各変形例においては、ヘテロ接合を構成する動作層１２及び障壁層１３に窒化ガリウム（ＧａＮ）と、窒化アルミニウムガリウム（Ａｌ_0.25Ｇａ_0.75Ｎ）との組み合わせを用いたが、これに限られない。

すなわち、一般式がＢ_wＡｌ_xＧａ_yＩｎ_zＮ（但し、ｗ、ｘ、ｙ及びｚは、ｗ＋ｘ＋ｙ＋ｚ＝１，０≦ｗ，ｘ，ｙ，ｚ≦１である。）によって表わされるIII-Ｖ族窒化物半導体であって、バンドギャップが異なる化合物半導体を組み合わせて用いることができる。

また、各実施形態及びその変形例において、エピタキシャル構造を成長する基板１１にはサファイアを用いたが、これに限られず、炭化シリコン（ＳｉＣ）、ヒ化ガリウム（ＧａＡｓ）又はシリコン（Ｓｉ）等を用いてもよい。

また、各実施形態及びその変形例に係る半導体装置は、ＨＦＥＴに限られず、ＭＩＳＦＥＴ、ＭＥＳＦＥＴ又はＪＦＥＴにも適用可能である。

本発明に係る半導体装置は、チャネル領域のソースゲート間の電子濃度を高くすることができ、且つチャネル領域のドレインゲート間の電子濃度を低減することができるため、オン抵抗を低減できると共に高いドレイン耐圧を実現できるという効果を有し、III-Ｖ族窒化物半導体を用いた、特にヘテロ接合を有する低損失及び高耐圧が要求される半導体装置等として有用である。

（ａ）は本発明の第１の実施形態に係る半導体装置を示す模式的な構成断面図である。（ｂ）は本発明の第１の実施形態に係る半導体装置におけるドレインの電流電圧特性（Ｉds−Ｖds曲線）を従来の半導体装置と比較して示したグラフである。 本発明の第１の実施形態に係る半導体装置の製造方法であって、障壁層にｎ型不純物領域を形成する一工程を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法であって、障壁層にｎ型不純物領域を形成する他の工程を示す断面図である。 本発明の第１の実施形態の一変形例に係る半導体装置を示す模式的な構成断面図である。 （ａ）〜（ｅ）は本発明の第１の実施形態の一変形例に係る半導体装置の製造方法であって、キャップ層とｎ型不純物領域とを形成する各工程の断面図である。 本発明の第２の実施形態に係る半導体装置を示す模式的な構成断面図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置におけるドレインの電流電圧特性（Ｉds−Ｖds曲線）を従来の半導体装置と比較して示し、（ａ）は動通時のグラフであり、（ｂ）はピンチオフ時のグラフである。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法であって、障壁層を形成する各工程の断面図である。 本発明の第２の実施形態の第１変形例に係る半導体装置を示す模式的な構成断面図である。 本発明の第２の実施形態の第２変形例に係る半導体装置を示す模式的な構成断面図である。 （ａ）は本発明の第３の実施形態に係る半導体装置を示す模式的な構成断面図である。（ｂ）は本発明の第３の実施形態に係る半導体装置におけるドレインの電流電圧特性（Ｉds−Ｖds曲線）を従来の半導体装置と比較して示したグラフである。 （ａ）は本発明の第４の実施形態に係る半導体装置を示す模式的な構成断面図である。（ｂ）は本発明の第４の実施形態に係る半導体装置におけるドレインの電流電圧特性（Ｉds−Ｖds曲線）を従来の半導体装置と比較して示したグラフである。 本発明の第４の実施形態の第２変形例に係る半導体装置を示す模式的な構成断面図である。 本発明の第５の実施形態に係る半導体装置を示す模式的な構成断面図である。 （ａ）及び（ｂ）は本発明の第５の実施形態に係る半導体装置におけるドレインの電流電圧特性（Ｉds−Ｖds曲線）を従来の半導体装置と比較して示し、（ａ）は動通時のグラフであり、（ｂ）はピンチオフ時のグラフである。 本発明の第６の実施形態に係る半導体装置を示す模式的な構成断面図である。 （ａ）及び（ｂ）は本発明の第６の実施形態に係る半導体装置におけるドレインの電流電圧特性（Ｉds−Ｖds曲線）を従来の半導体装置と比較して示し、（ａ）は動通時のグラフであり、（ｂ）はピンチオフ時のグラフである。 本発明の第７の実施形態に係る半導体装置を示す模式的な構成断面図である。 （ａ）及び（ｂ）は本発明の第７の実施形態に係る半導体装置におけるドレインの電流電圧特性（Ｉds−Ｖds曲線）を従来の半導体装置と比較して示し、（ａ）は動通時のグラフであり、（ｂ）はピンチオフ時のグラフである。 （ａ）〜（ｅ）は本発明の第７の実施形態に係る半導体装置の製造方法であって、障壁層にアルミニウムの組成比が異なる領域を形成する各工程の断面図である。 本発明の第８の実施形態に係る半導体装置を示す模式的な構成断面図である。 （ａ）及び（ｂ）は本発明の第８の実施形態に係る半導体装置におけるドレインの電流電圧特性（Ｉds−Ｖds曲線）を従来の半導体装置と比較して示し、（ａ）は動通時のグラフであり、（ｂ）はピンチオフ時のグラフである。 （ａ）及び（ｂ）は本発明の第８の実施形態に係る半導体装置の製造方法であって、第１の障壁層及び第２の障壁層を形成する各工程の断面図である。 従来の半導体装置（ＨＦＥＴ）を示す模式的な構成断面図である。

符号の説明

１０ 薄膜
１１ 基板
１２ 動作層
１２ａ 制御電極の下方に位置する領域
１３ 障壁層
１３ａ ｎ型不純物領域
１３ｂ 厚さがｈ１の領域
１３ｃ Ｓｉドープ層
１３ｄ δドープ層
１３ｅ 制御電極の下方に位置する領域
１３ｆ ソース電極とゲート電極との間の領域
１３ｇ ゲート電極及びドレイン電極の間の領域
１３Ａ 第１の領域
１３Ｂ 第２の領域
１３Ｃ 第１の障壁層
１３Ｄ 第２の障壁層
１４ ソース電極
１４Ａ 金属層（ソースフィールドプレート）
１５ ドレイン電極
１５Ａ 金属層（ドレインフィールドプレート）
１６ ゲート電極
１８ レジストマスク
１８ａ 開口部
１９ レジストマスク
２０ キャップ層形成層
２１ 第１のキャップ層
２２ 第２のキャップ層
２３ マスク膜
３０ 層間絶縁膜
３１ 制御電極
３２ 制御電極
３２Ａ 第１の制御電極
３２Ｂ 第１２制御電極
３２Ｃ 第３の制御電極
３３ 層間絶縁膜
３３ａ 第１の絶縁膜
３３ｂ 第２の絶縁膜
３４ 層間絶縁膜
４１ 第１のマスク膜
４２ 第２のマスク膜
４３ 第３のマスク膜
５０ レジストマスク

Claims (23)

1. III-Ｖ族窒化物半導体からなる半導体層と、
   前記半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
   前記半導体層の上における前記ソース電極と前記ドレイン電極との間の領域に形成されたゲート電極とを備え、
   前記ソース電極、前記ドレイン電極及び前記ゲート電極が互いに等電位である状態において、前記半導体層における前記ソース電極と前記ゲート電極との間の電子濃度は、前記ドレイン電極と前記ゲート電極との間の電子濃度よりも高いことを特徴とする半導体装置。
2. 第１のIII-Ｖ族窒化物半導体からなる第１の半導体層と、
   前記第１の半導体層の上に形成され、該第１の半導体層よりもバンドギャップが大きい第２のIII-Ｖ族窒化物半導体からなる第２の半導体層と、
   前記第２の半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
   前記第２の半導体層の上における前記ソース電極と前記ドレイン電極との間の領域に形成されたゲート電極とを備え、
   前記第２の半導体層は、前記ソース電極と前記ゲート電極との間の領域に形成され、ｎ型不純物がドープされてなるｎ型不純物領域を有していることを特徴とする半導体装置。
3. 第１のIII-Ｖ族窒化物半導体からなる第１の半導体層と、
   前記第１の半導体層の上に形成され、該第１の半導体層よりもバンドギャップが大きい第２のIII-Ｖ族窒化物半導体からなる第２の半導体層と、
   前記第２の半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
   前記第２の半導体層の上における前記ソース電極と前記ドレイン電極との間の領域に形成されたゲート電極と、
   前記第２の半導体層の上における前記ソース電極と前記ゲート電極との間の領域に形成され、前記第２の窒化物半導体よりもバンドギャップが小さい第３のIII-Ｖ族窒化物半導体からなり、高濃度のｎ型不純物がドープされたキャップ層とを備えていることを特徴とする半導体装置。
4. 第１のIII-Ｖ族窒化物半導体からなる第１の半導体層と、
   前記第１の半導体層の上に形成され、該第１の半導体層よりもバンドギャップが大きい第２のIII-Ｖ族窒化物半導体からなる第２の半導体層と、
   前記第２の半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
   前記第２の半導体層の上における前記ソース電極と前記ドレイン電極との間の領域に形成されたゲート電極とを備え、
   前記第２の半導体層における前記ソース電極と前記ゲート電極との間の厚さは、前記ドレイン電極と前記ゲート電極との間の厚さよりも大きいことを特徴とする半導体装置。
5. 前記第２の半導体層はｎ型不純物がドープされてなるｎ型不純物領域を有し、該ｎ型不純物領域の不純物濃度は、前記第２の半導体層の表面側がその基板側よりも高いことを特徴とする請求項４に記載の半導体装置。
6. 前記第２の半導体層における前記ソース電極の下方には、ｎ型不純物がδドープされたｎ型不純物領域が形成されていることを特徴とする請求項４に記載の半導体装置。
7. 前記ゲート電極と前記ｎ型不純物領域との間の距離が前記ゲート電極と前記ドレイン電極との間の距離よりも小さいことを特徴とする請求項５又は６に記載の半導体装置。
8. III-Ｖ族窒化物半導体からなる半導体層と、
   前記半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
   前記半導体層の上における前記ソース電極と前記ドレイン電極との間の領域に形成されたゲート電極と、
   前記半導体層の上方における前記ソース電極と前記ゲート電極との間の領域に、絶縁層を介在させて形成された制御電極とを備えていることを特徴とする半導体装置。
9. 前記ソース電極と前記ドレイン電極との間に電流が流れているときの前記制御電極の電位は、前記ソース電極の電位よりも高いことを特徴とする請求項８に記載の半導体装置。
10. 前記ソース電極と前記ドレイン電極との間の電流が遮断されているときの前記制御電極の電位は、前記ソース電極の電位よりも低いことを特徴とする請求項８に記載の半導体装置。
11. 前記制御電極を構成する材料が持つ仕事関数の値は、前記ソース電極を構成する材料が持つ仕事関数の値よりも小さいことを特徴とする請求項８〜１０のうちのいずれか１項に記載の半導体装置。
12. III-Ｖ族窒化物半導体からなる半導体層と、
    前記半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
    前記半導体層の上における前記ソース電極と前記ドレイン電極との間の領域に形成されたゲート電極と、
    前記半導体層の上方における前記ドレイン電極と前記ゲート電極との間の領域に、絶縁層を介在させて形成された少なくとも１つの制御電極とを備えていることを特徴とする半導体装置。
13. 前記ソース電極と前記ドレイン電極との間に電流が流れているときに、前記制御電極には、前記ドレイン電極よりも低い電位が印加されていることを特徴とする請求項１２に記載の半導体装置。
14. 前記制御電極を複数備え、
    前記複数の制御電極に印加される電位は、前記ドレイン電極に近い制御電極ほど高いことを特徴とする請求項１３に記載の半導体装置。
15. 前記制御電極を構成する材料が持つ仕事関数の値は、前記ゲート電極を構成する材料が持つ仕事関数の値よりも大きいことを特徴とする請求項１２〜１４のうちのいずれか１項に記載の半導体装置。
16. III-Ｖ族窒化物半導体からなる半導体層と、
    前記半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
    前記半導体層の上における前記ソース電極と前記ドレイン電極との間の領域に形成されたゲート電極と、
    前記半導体層の上に形成され、一方の端部が前記ドレイン電極と電気的に接続され且つ他方の端部が前記半導体層の上方における前記ソース電極と前記ゲート電極との間の領域に位置するように、絶縁層を介在させて前記ゲート電極を覆う金属層とを備えていることを特徴とする半導体装置。
17. 前記金属層における前記他方の端部と前記半導体層との距離は、前記金属層における前記ドレイン電極と前記ゲート電極との間に位置する下面と前記半導体層との距離よりも小さいことを特徴とする請求項１６に記載の半導体装置。
18. III-Ｖ族窒化物半導体からなる半導体層と、
    前記半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
    前記半導体層の上における前記ソース電極と前記ドレイン電極との間の領域に形成されたゲート電極と、
    前記半導体層の上に形成され、一方の端部が前記ソース電極と電気的に接続され且つ他方の端部が前記半導体層の上方における前記ドレイン電極と前記ゲート電極との間の領域に位置するように、絶縁層を介在させて前記ゲート電極を覆う金属層とを備えていることを特徴とする半導体装置。
19. 前記金属層における前記他方の端部と前記半導体層との距離は、前記金属層における前記ソース電極と前記ゲート電極との間に位置する下面と前記半導体層との距離よりも大きいことを特徴とする請求項１８に記載の半導体装置。
20. 第１のIII-Ｖ族窒化物半導体からなる第１の半導体層と、
    前記第１の半導体層の上に形成され、該第１の半導体層よりもバンドギャップが大きい第２のIII-Ｖ族窒化物半導体からなる第２の半導体層とを備え、
    前記第２の半導体層の該半導体層が拡がる方向の組成の一部をその残部と異ならせることにより、前記第１の半導体層と前記第２の半導体層との界面に、分極量の違いにより発生する自由電荷の空間分布を生じさせることを特徴とする半導体装置。
21. 第１のIII-Ｖ族窒化物半導体からなる第１の半導体層と、
    前記第１の半導体層の上に形成され、該第１の半導体層よりもバンドギャップが大きい第２のIII-Ｖ族窒化物半導体からなる第２の半導体層と、
    前記第２の半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
    前記第２の半導体層の上における前記ソース電極と前記ドレイン電極との間の領域に形成されたゲート電極とを備え、
    前記第１の半導体層と前記第２の半導体層との間の分極量の差は、前記ソース電極と前記ゲート電極との間の領域の方が、前記ドレイン電極と前記ゲート電極との間の領域よりも大きいことを特徴とする半導体装置。
22. III-Ｖ族窒化物半導体からなる半導体層と、
    前記半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
    前記半導体層の上における前記ソース電極と前記ドレイン電極との間の領域に形成されたゲート電極とを備え、
    前記半導体層は、前記ソース電極と前記ゲート電極との間の組成と、前記ドレイン電極と前記ゲート電極との間の組成とが異なることを特徴とする半導体装置。
23. 第１のIII-Ｖ族窒化物半導体からなる第１の半導体層と、
    前記第１の半導体層の上に形成され、該第１の半導体層よりもバンドギャップが大きい第２のIII-Ｖ族窒化物半導体からなる第２の半導体層と、
    前記第２の半導体層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
    前記第２の半導体層の上における前記ソース電極と前記ドレイン電極との間の領域に形成されたゲート電極とを備え、
    前記第２の半導体層における前記ソース電極と前記ゲート電極との間の厚さは、前記ドレイン電極と前記ゲート電極との間の厚さよりも大きく、且つ、
    前記第２の半導体層における前記ソース電極と前記ゲート電極との間のバンドギャップは、前記第２の半導体層の表面側の方が基板側及び前記ドレイン電極側よりも大きいことを特徴とする半導体装置。

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