JP2012044078A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2012044078A
JP2012044078A JP2010185780A JP2010185780A JP2012044078A JP 2012044078 A JP2012044078 A JP 2012044078A JP 2010185780 A JP2010185780 A JP 2010185780A JP 2010185780 A JP2010185780 A JP 2010185780A JP 2012044078 A JP2012044078 A JP 2012044078A
Authority
JP
Japan
Prior art keywords
electrode
layer
carrier gas
dimensional carrier
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010185780A
Other languages
English (en)
Other versions
JP5751404B2 (ja
Inventor
Akio Iwabuchi
昭夫 岩渕
Hironori Aoki
宏憲 青木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanken Electric Co Ltd
Original Assignee
Sanken Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co Ltd filed Critical Sanken Electric Co Ltd
Priority to JP2010185780A priority Critical patent/JP5751404B2/ja
Priority to US13/210,950 priority patent/US8823061B2/en
Publication of JP2012044078A publication Critical patent/JP2012044078A/ja
Application granted granted Critical
Publication of JP5751404B2 publication Critical patent/JP5751404B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Abstract

【課題】本発明は、外部ノイズ等の過大電流に起因するＨＥＭＴの損傷、破壊若しくは発火を防止することができる半導体装置を提供する。
【解決手段】半導体装置１は、第１の半導体層３１と、第２の半導体層３２と、二次元キャリアガス層３３と、ソース電極４１と、ドレイン電極４２と、ゲート電極５と、二次元キャリアガス層３３上においてゲート電極５とドレイン電極４２との間に配設された補助電極６と、を備え、二次元キャリアガス層３３のゲート電極５とソース電極６との間のチャネル抵抗Ｒ１に比べて、二次元キャリアガス層３３のゲート電極５と補助電極６との間のチャネル抵抗Ｒ２が高く設定されている。
【選択図】図１

Description

本発明は、半導体装置に関し、特に高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）を備えた半導体装置に関する。
ガリウムナイトライド（ＧａＮ）系化合物半導体を用いたＨＥＭＴが知られている。ＨＥＭＴは、低い抵抗値を有しかつ高い降伏電圧を有するので、例えば電力用途に使用されている。
下記特許文献１には、非絶縁型ＤＣ（direct current）／ＤＣコンバータの電力変換効率を向上することができ、電力変換効率の高効率化を実現することができる電源システム（同期整流回路）が開示されている。この電源システムにはハイサイドスイッチとロウサイドスイッチとの直列回路が直流電源端子と接地端子との間に配設されている。ハイサイドスイッチは横型構造を有するＨＥＭＴにより構成され、ロウサイドスイッチは縦型構造を有するパワーＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）により構成されている。直列回路の各々のスイッチ素子においてはドライバＩＣ（integrated circuit）を用いて交互にオン及びオフの制御が行われ、この電源システムは入力電力を所定の直流電力に変換する。電源システムにおいては、ハイサイドスイッチにＨＥＭＴを使用することによって、スイッチング損失及び導通損失を減少することができる。
特開２００６−２２３０１６号公報
しかしながら、前述の特許文献１に開示された電源システムにおいては、以下の点について配慮がなされていなかった。電源システムにおいて、外来ノイズ等に起因し、直流電源端子や接地端子に供給される電源に揺れが発生した場合、又はドライバＩＣに誤動作が発生した場合、２つのスイッチング素子が同時にオン状態になり、直流電源端子と接地端子との間に大電流（貫通電流）が流れる。また、負荷短絡時において、スイッチング素子に大電流が流れる。大電流が流れると、スイッチング素子、特にハイサイドスイッチに用いられるＨＥＭＴに損傷、破壊若しくは発火が生じる恐れがある。すなわち、電源システムにおいては、過電流破壊に対して電流制限に関する手法が開示されていない。
本発明は上記課題を解決するためになされたものである。従って、本発明は、外部ノイズ等の過大電流に起因するスイッチング素子の損傷、破壊若しくは発火を防止することができる半導体装置を提供することである。
上記課題を解決するために、本発明の実施例に係る特徴は、半導体装置において、第１の半導体層と、第１の半導体層上にヘテロ接合面を介在し配設された第２の半導体層と、第１の半導体層のヘテロ接合面近傍に配設された二次元キャリアガス層と、二次元キャリアガス層の一端に電気的に接続されたソース電極と、二次元キャリアガス層の他端に電気的に接続されたドレイン電極と、二次元キャリアガス層上においてソース電極とドレイン電極との間に配設されたゲート電極と、二次元キャリアガス層上においてゲート電極とドレイン電極との間に配設された補助電極と、を備え、二次元キャリアガス層のゲート電極とソース電極との間のチャネル抵抗に比べて、二次元キャリアガス層のゲート電極と補助電極との間のチャネル抵抗が高く設定されていることである。
実施例の特徴に係る半導体装置において、補助電極には固定電位が供給され、補助電極はその直下において二次元キャリアガス層にチャネルが生成されるノーマリオン構造を有することが好ましい。
実施例の特徴に係る半導体装置において、補助電極はソース電極に電気的に接続されていることが好ましい。
実施例の特徴に係る半導体装置において、二次元キャリアガス層のゲート電極とソース電極との間のチャネル長に対して、二次元キャリアガス層のゲート電極と補助電極との間のチャネル長が長く設定されていることが好ましい。
実施例の特徴に係る半導体装置において、二次元キャリアガス層のゲート電極とソース電極との間のシート抵抗に比べて、二次元キャリアガス層のゲート電極と補助電極との間のシート抵抗が高く設定されていることが好ましい。
実施例の特徴に係る半導体装置において、第２の半導体層のゲート電極とドレイン電極との間に表面からヘテロ接合面に向かって掘り下げられたリセスを備え、補助電極はリセス内に配設されていることが好ましい。
本発明によれば、外部ノイズ等の過大電流に起因するスイッチング素子の損傷、破壊若しくは発火を防止することができる半導体装置を提供することができる。
本発明の実施例１に係る半導体装置のＨＥＭＴの構成を示す要部概略断面図である。 図１に示すＨＥＭＴの要部概略平面図である。 実施例１に係る半導体装置のＨＥＭＴの等価回路図である。 図１に示すＨＥＭＴの電流−電圧特性図である。 実施例１の変形例１に係るＨＥＭＴの要部概略平面図である。 図５に示すＨＥＭＴの要部概略断面図である。 実施例１の変形例２に係るＨＥＭＴの要部概略断面図である。 本発明の実施例２に係る半導体装置のＨＥＭＴの構成を示す要部概略断面図である。 実施例２に係るＨＥＭＴの製造方法を説明する一工程断面図である。 本発明の実施例３に係る半導体装置のＨＥＭＴの構成を示す要部概略断面図である。
次に、図面を参照して、本発明の実施例を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
また、以下に示す実施例はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
（実施例１）
本発明の実施例１は、例えば電源回路システムに組み込まれる、ＨＥＭＴを備えた半導体装置に本発明を適用した例を説明するものである。
［半導体装置のＨＥＭＴの等価回路図］
図３に示すように、実施例１に係る半導体装置１はＨＥＭＴを備えている。このＨＥＭＴは、チャネル領域の一端に電気的に接続された第１の主電極であるソース電極Ｓ１と、チャネル領域の他端に電気的に接続された第２の主電極であるドレイン電極Ｄ１と、ソース電極Ｓ１とドレイン電極Ｄ１との間においてチャネル領域上に配設されたゲート電極Ｇ１と、このゲート電極Ｇ１とドレイン電極Ｄ１との間においてチャネル領域上に配設された補助電極Ｇ２とを備え構成されている。
このＨＥＭＴは、横型構造を有するスイッチング素子として、回路構成は図示しないが、例えば電源回路システムのハイサイドスイッチとして組み込まれる。電源回路システムのロウサイドスイッチには、例えば縦型構造を有するスイッチング素子としてパワーＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）１０が使用される。パワーＭＩＳＦＥＴ１０は、ＨＥＭＴのソース電極Ｓ１と共用される（電気的に接続された）ドレイン電極Ｄ２と、ソース電極Ｓ２と、ドレイン電極Ｄ２とソース電極Ｓ２との間に配設されたゲート電極Ｇ３とを備え構成されている。つまり、ＨＥＭＴ（半導体装置１）とパワーＭＩＳＦＥＴ１０とは直列回路を構築する。ここで、ＭＩＳＦＥＴとはＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）を含む意味において使用されている。また、実施例１において、パワーＭＩＳＦＥＴ１０は、半導体装置１に対して、別のパッケージングされた半導体装置として構成されているが、半導体装置１と同一のパッケージング内に備えてもよい。
前述の電源回路システムに組み込まれるハイサイドスイッチとして使用される場合、ＨＥＭＴのドレイン電極Ｄ１は、直流電源のハイレベル（固定電源）に接続される。ゲート電極Ｇ１は、例えば同期整流回路のドライバＩＣに接続され、このドライバＩＣからの制御信号に従ってＨＥＭＴのオン、オフ制御を行う。
一方、ロウサイドスイッチとして使用されるパワーＭＩＳＦＥＴ１０のソース電極Ｓ２は、直流電源のロウレベル（固定電源、例えば接地電位）に接続される。ゲート電極Ｇ３は、例えば同期整流回路のドライバＩＣに接続され、このドライバＩＣからの制御信号に従ってＨＥＭＴのオン、オフ制御とは逆にパワーＭＩＳＦＥＴ１０のオフ、オン制御を行う。
ＨＥＭＴのソース電極Ｓ１及びパワーＭＩＳＦＥＴ１０のドレイン電極Ｄ２は、図示しない配線による寄生インダクタ、出力コンデンサ等を介して電源回路システムの次段回路に接続されている。このソース電極Ｓ１及びドレイン電極Ｄ２は、ドライバＩＣからの制御信号（入力電圧）に対して、所定レベルに変換された直流電圧を出力する。
実施例１に係るＨＥＭＴ（半導体装置１）において、ゲート電極Ｇ１とドレイン電極Ｄ１との間に配設された補助電極Ｇ２には固定電位が接続されている。ここでは、補助電極Ｇ２はソース電極Ｓ１に電気的に接続され、この補助電極Ｇ２にはソース電極Ｓ１と同一の固定電位が供給されるようになっている。補助電極Ｇ２は、ＨＥＭＴのゲート電極Ｇ１のドレイン電極Ｄ１側の端部における電界緩和を主目的とするのではなく、負荷短絡等のアブノーマル時に生じた過大なドレイン電流によって、例えば直列回路のＨＥＭＴ及びパワーＭＩＳＦＥＴ１０の同時オン動作によって誘発される素子の損傷、破壊、発火等を防止する機能を主目的として備えている。特に、パワーＭＩＳＦＥＴ１０に比べて、ＨＥＭＴは過大なドレイン電流によって損傷や破壊を生じやすいので、補助電極Ｇ２は少なくともＨＥＭＴに配設される。
図３中、ＨＥＭＴのソース電極Ｓ１とゲート電極Ｇ１との間にはチャネル抵抗Ｒ１が存在する。ゲート電極Ｇ１と補助電極Ｇ２との間にはチャネル抵抗Ｒ２が存在する。更に、補助電極Ｇ２とドレイン電極Ｄ１との間にはチャネル抵抗Ｒ３が存在する。
［半導体装置のデバイス構造］
図１及び図２に示すように、前述の実施例１に係る半導体装置１に搭載されたＨＥＭＴは、基板２と、この基板２上の第１の半導体層３１と、第１の半導体層３１上にヘテロ接合面を介在し配設された第２の半導体層３２と、第１の半導体層３２のヘテロ接合面近傍に配設された二次元キャリアガス層３３と、二次元キャリアガス層３３の一端に電気的に接続されたソース電極（Ｓ１）４１と、二次元キャリアガス層３３の他端に電気的に接続されたドレイン電極（Ｄ１）４２と、二次元キャリアガス層３３上においてソース電極４１とドレイン電極４２との間に配設されたゲート電極（Ｇ１）５と、二次元キャリアガス層３３上においてゲート電極５とドレイン電極４２との間に配設された補助電極（Ｇ２）６と、を備え、二次元キャリアガス層３３のゲート電極５とソース電極４１との間のチャネル抵抗Ｒ１に比べて、二次元キャリアガス層３３のゲート電極５と補助電極６との間のチャネル抵抗Ｒ２が高く設定されている。このＨＥＭＴは、実施例１において、ｎチャネル導電型を有し、ノーマリオフ構造により構成されている。
基板２には実施例１においてシリコン単結晶半導体基板（Ｓｉ基板）が使用される。なお、基板２はこの例に限定されるものではなく、例えば基板２にはサファイア基板、炭化シリコン基板（ＳｉＣ基板）、ＧａＮ基板等を使用することができる。
また、基板２と第１の半導体層３１との間にバッファ層３を配設することができる。バッファ層は基板２と第１の半導体層３１との格子不整合を緩和する機能を有する。バッファ層はIII族窒化物系半導体材料により構成されている。代表的なIII族窒化物系半導体はＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）により表される。この構造に限定されるものではないが、実施例１において、バッファ層にはＧａＮ層とＡｌＮ層とを交互に複数層積層した複合膜を使用することができる。
第１の半導体層３１及び第２の半導体層３２は実際にＨＥＭＴを搭載する半導体機能層３を構築する。半導体機能層４の第１の半導体層３１は、窒化物系半導体層、具体的にはＧａＮ層により構成されている。この第１の半導体層３１はキャリア走行層として機能する。実施例１に係るＨＥＭＴにおいて、キャリアは電子であり、第１の半導体層３１は電子走行層として機能する。第２の半導体層３２は、窒化物系半導体層、具体的には第１の半導体層３１の格子定数よりも小さい格子定数を有し、かつ第１の半導体層３１のバンドギャップよりも大きいバンドギャップを有するＡｌＧａＮ層により構成されている。第２の半導体層３２は、キャリア供給層として機能し、実施例１においては電子供給層として機能する。
二次元キャリアガス層３３は具体的には二次元電子ガス（２ＤＥＧ：two-dimensional electron gas）層である。二次元キャリアガス層３３は、図１中、左側から右側にＸ方向に向かって延伸されている。二次元キャリアガス層３３は、Ｘ方向に向かって又はそれとは逆方向に向かって電流（又は電子若しくは正孔）が流れるチャネル領域として機能する。ヘテロ接合面と平行な平面において、二次元キャリアガス層３３の延伸方向（Ｘ方向）と交差する方向は、Ｙ方向である。
ここで、必ずしもこの数値に限定されるものではないが、実施例１において、半導体装置１に使用される第１の半導体層３１の膜厚は例えば０．５μｍ−１０．０μｍの範囲内に設定され、ここではＧａＮ層を使用しているので、このＧａＮ層の膜厚は例えば５．０μｍ−６．０μｍに設定される。第２の半導体層３２のＡｌＧａＮ層の膜厚は、例えば５．０ｎｍ−１００．０ｎｍの範囲内において設定され、ここでは例えば３０ｎｍに設定されている。
ソース電極４１は、二次元キャリアガス層３３の一端にオーミック接触によって電気的に接続されている。ソース電極４１は、ここでは、第２の半導体層３２の表面からヘテロ接合面を通過し第１の半導体層３１の二次元キャリアガス層３３に少なくとも達するまで掘り下げられたトレンチ内に一部を埋設して配設されている。このソース電極４１のオーミック接触をなす電極材料には、例えば１０ｎｍ−５０ｎｍの膜厚を有するＴｉ層と、このＴｉ層上に積層され例えば１００ｎｍ−１０００ｎｍの膜厚を有するＡｌ層との積層膜を使用することができる。図１に示すように、ソース電極４１の断面形状はＸ方向の幅寸法に対してＺ方向の厚さ寸法にあまり差がない方形状により構成され、図２に示すように、ソース電極４１の平面形状は幅寸法に対してＹ方向の長さが長いストライプ形状により構成されている。なお、ソース電極４１は、トレンチ内に埋設される構造に限定されるものではなく、第２の半導体層３２の表面上において二次元キャリアガス層３３に電気的に接続されるように配設してもよい。
ドレイン電極４２は、二次元キャリアガス層３３の他端にオーミック接触によって電気的に接続されている。ソース電極４１と同様に、ドレイン電極４２は、第２の半導体層３２の表面からヘテロ接合面を通過し第１の半導体層３１の二次元キャリアガス層３３に少なくとも達するまで掘り下げられたトレンチ内に一部を埋設して配設されている。このドレイン電極４２の電極材料はここではソース電極４１の電極材料と同一である。また、ドレイン電極４２の断面形状並びに平面形状はここではソース電極４１の断面形状並びに平面形状と同一である。同様に、ドレイン電極４２は、トレンチ内に埋設される構造に限定されるものではなく、第２の半導体層３２の表面上において二次元キャリアガス層３３に電気的に接続されるように配設してもよい。
ゲート電極５は、ソース電極４１とドレイン電極４２との間において、二次元キャリアガス層３３上であって、第２の半導体層３２の表面にショットキー接触をなして配設されている。この構造に必ずしも限定されるものではないが、実施例１において、ゲート電極５は、第２の半導体層３２の表面からその深さ方向に向かって第２の半導体層３２を掘り下げたリセス（窪み又は凹部）３２１の底面上に配設されている。第２の半導体層３２の厚さが例えば３０ｎｍに設定される場合、リセス３２１の深さは例えば２３ｎｍ−２７ｎｍ、好ましくは２５ｎｍに設定されている。
ゲート電極５は、ショットキー障壁を生成可能な電極材料、ここではショットキー電極層５１とこのショットキー電極層５１上に積層された金属層５２との複合膜により構成されている。ショットキー電極層５１には、例えばｐ型半導体層、ＮｉＯ等の金属酸化物層、Ｃｏ層、Ｆｅ層、ＭｇがドープされたＧａ層若しくはＭｇがドープされたＡｌＧａＮ層のいずれかを使用することができる。金属層５２には例えばＡｕ層を使用することができる。このような構造並びに材料を用いて構成されるＨＥＭＴはノーマリオフ特性を有し、このＨＥＭＴの閾値電圧Ｖｔｈは例えば１Ｖに設定される。
補助電極６は、ゲート電極５とドレイン電極４２との間において、二次元キャリアガス層３３上であって、第２の半導体層３２の表面にショットキー接触をなして配設されている。この補助電極６は、実施例１において、ゲート電極５と同様に、ショットキー障壁を生成可能な電極材料、ここではショットキー電極層６１とこのショットキー電極層６１上に積層された金属層６２との複合膜により構成されている。ショットキー電極層６１には、ゲート電極５のショットキー電極層６１と同様の材料が使用されている。また、金属層６２には、ゲート電極５の金属層５１と同様の材料が使用されている。補助電極６には前述のようにソース電極４１に電気的に接続され固定電位が供給されており、補助電極６は、その直下に二次元キャリアガス層３３が生成されるノーマリオン特性を有する。
更に、実施例１に係るＨＥＭＴは、図１に示すように、ゲート電極５と補助電極６との間において、第２の半導体層３２の表面からその深さ方向に向かって第２の半導体層３２を掘り下げたリセス（窪み又は凹部）３２２を備えている。また、リセス３２２は、図２に示すように、ソース電極４１、ドレイン電極４２、ゲート電極５、補助電極６のそれぞれの平面形状と同様に、Ｘ方向の幅寸法に対してＹ方向の長さ寸法が長いストライプ形状を有し、二次元キャリアガス層３３の電流が流れる方向に対して交差（ここでは直交）する方向の全域に渡って、二次元キャリアガス層３３を横切るように配設されている。リセス３２２は、第２の半導体層３２の厚さを部分的に薄くすることによって、第２の半導体層３２から二次元キャリアガス層３３へのキャリアの供給量を減少し、二次元キャリアガス層３３のリセス３２２直下の抵抗値すなわちチャネル抵抗Ｒ２を高くする機能を有する。
ゲート電極５と補助電極６との間において、二次元キャリアガス層３３のチャネル抵抗Ｒ２は二次元キャリアガス層３３のチャネル長Ｌ２に比例し、チャネル長Ｌ２が長くなればチャネル抵抗Ｒ２が高くなる。二次元キャリアガス層３３の幅（チャネル幅）がＨＥＭＴにおいて一定であれば（断面積が一定であれば）、二次元キャリアガス層３３のチャネル長Ｌ２が二次元キャリアガス層３３のソース電極４１とゲート電極５との間のチャネル長Ｌ１に比べて長ければ、チャネル抵抗Ｒ２は二次元キャリアガス層３３のソース電極４１とゲート電極５との間のチャネル抵抗Ｒ１に比べて高くなる。実施例１に係るＨＥＭＴは、ゲート電極５と補助電極６との間にリセス３２２を配設することによって、二次元キャリアガス層３３のチャネル長Ｌ２におけるシート抵抗をチャネル長Ｌ１におけるシート抵抗に対して高く設定することで、特にＸ方向の素子面積を減少しつつ、チャネル抵抗Ｒ２を高く設定している。必ずしもこの数値に限定されるものではないが、実施例１において、チャネル長Ｌ１は例えば２．０μｍ−２．１μｍに設定され、チャネル長Ｌ２は２．４μｍ−２．６μｍに設定される。
半導体装置１の製造プロセスはここでは特に説明しないが、実施例１において、リセス３２２は、ゲート電極５を配設するリセス３３１を形成する工程と同一製造工程により形成される。つまり、リセス３２１を形成する工程と同一製造工程によりリセス３２２を形成すれば、製造用マスクのパターンは変更になるものの、リセス３２２を形成するための工程を特に設ける必要がない（リセス３２１を形成する工程で代用できる）ので、結果的に製造工程数を削減することができる。
［半導体装置の動作メカニズム］
前述の図１乃至図３に示す半導体装置１は以下の動作メカニズムを備えている。負荷短絡時等において、ＨＥＭＴのソース電極（Ｓ１）４１とドレイン電極（Ｄ１）４２との間に過電流が流れる。ＨＥＭＴにおいては、二次元キャリアガス層３３のチャネル抵抗Ｒ２がチャネル長Ｌ２の増加又はリセス３２２の配設によって高く設定されているので、二次元キャリアガス層３３の補助電極（Ｇ２）６直下の電位が上昇する。この補助電極６直下の電位が補助電極６部分の閾値電圧（Ｖｔｈｚ）を越えると、ピンチオフによって電流制限がかかる。
図４は実施例１に係るＨＥＭＴの電流−電圧特性を示す。図４中、縦軸はドレイン−ソース間電流を示し、横軸はドレイン−ソース間電圧を示す。実施例１に係る補助電極６並びにチャネル抵抗Ｒ２の設定がない場合、ＨＥＭＴにおいては、ドレイン−ソース間電圧の上昇に従い、素子の損傷、破壊又は発火を生じるまでドレイン−ソース間電流の上昇が生じる。これに対し、実施例１に係る補助電極６並びにチャネル抵抗Ｒ２の設定がある場合、ＨＥＭＴにおいては、ドレイン−ソース間電圧が補助電極６部分における閾値電圧Ｖｔｈｚに上昇するまでドレイン−ソース間電流の上昇が生じるものの、閾値電圧Ｖｔｈｚを越えると、ピンチオフによって電流制限がかかり、ドレイン−ソース間電流の上昇が生じない。つまり、実施例１に係るＨＥＭＴにおいては、閾値電圧Ｖｔｈｚを越える過電流がドレイン−ソース間に流れないので、素子の損傷、破壊又は発火を生じることがない。
［半導体装置の特徴］
以上説明したように、実施例１に係る半導体装置１においては、外部ノイズ等の過大電流に起因するＨＥＭＴの損傷、破壊若しくは発火を防止することができる。
［変形例１］
実施例１の変形例１に係る半導体装置１は、前述の図１及び図２に示す半導体装置１のＨＥＭＴにおいて、ゲート電極（Ｇ１）５と補助電極（Ｇ２）６との間のリセス３２２の平面形状及び断面形状を変えた例を説明するものである。
図５に示すように、変形例１に係る半導体装置１は、リセス３２２の平面形状をＸ方向の寸法とＹ方向の寸法とが同一か大差のない方形状に設定し、このリセス３２２をＹ方向に複数個ここでは一列に配列している。リセス３２２の配列は、必ずしも一列ではなく、Ｙ方向に二列以上配列してもよく、Ｙ方向にジグザグに配列してもよい。つまり、実施例１に係る半導体装置１のリセス３２２の平面形状はストライプ形状であったが、変形例１に係る半導体装置１のリセス３２２の平面形状はドット形状である。
図６（図５に示すＦ６−Ｆ６線で切った断面図）に示すように、リセス３２２の断面形状は、実施例１に係る半導体装置１のリセス３２２と同様に、第２の半導体層３２の表面からこの第２の半導体層３２の内部に向かって掘り下げた方形状により構成されている。二次元キャリアガス層３３のチャネル抵抗Ｒ２は、リセス３２２の深さの制御、リセス３２２の配列個数の制御、リセス３２２の平面サイズの制御、リセス３２２の間隔制御の少なくとも１以上の制御を行うことにより値を調節する。チャネル抵抗Ｒを大きくすれば、ＨＥＭＴの素子面積を減少することができる。
［変形例２］
実施例１の変形例２に係る半導体装置１は、前述の図５及び図６に示す半導体装置１のＨＥＭＴにおいて、ゲート電極（Ｇ１）５と補助電極（Ｇ２）６との間のリセス３２２の断面形状を変えた例を説明するものである。
変形例２に係る半導体装置１のリセス３２２の平面形状は、前述の図５に示す変形例１に係る半導体装置１のリセス３２２の平面形状と同一に設定されている。リセス３２２の断面形状は、図７（図５に示すＦ７−Ｆ７線で切った断面図）に示すように、変形例１に係る半導体装置１のリセス３２２と若干異なり、第２の半導体層３２の表面からヘテロ接合面（第１の半導体層３１と第２の半導体層３２との界面）に達するか、又は第１の半導体層３１の表面近傍の二次元キャリアガス層３３に達するか、又は二次元キャリアガス層３３を越えて第１の半導体層３１の内部に向かって掘り下げた方形状により構成されている。つまり、単純に、変形例１に係るリセス３２２の深さに比べて、変形例２に係るリセス３２２の深さは深く設定されている。
このリセス３２２が配設された領域においては第２の半導体層３２が存在しないことから、リセス３２２直下には二次元キャリアガス層３３が生成されない。従って、ゲート電極５と補助電極６との間において、二次元キャリアガス層３３は、Ｘ方向に延伸されＹ方向に一定間隔（リセス３２２のＹ方向の配列ピッチに相当する間隔）に平行に細分化されたストライプ形状に構成されている。変形例２に係るリセス３２２は、変形例１に係るリセス３２２に比べて、チャネル抵抗Ｒ２を高く設定し易く、かつＨＥＭＴの素子面積を減少し易い。
（実施例２）
本発明の実施例２は、前述の実施例１に係る半導体装置１のＨＥＭＴのゲート電極（Ｇ１）５と補助電極（Ｇ２）６との間のリセス３２２に代えて、二次元キャリアガス層３３のチャネル抵抗Ｒ２の別の制御方法を説明するものである。
［半導体装置のデバイス構造］
図８に示すように、実施例２に係る半導体装置１は、ＨＥＭＴのゲート電極（Ｇ１）５と補助電極（Ｇ２）６との間において第２の半導体層３２にその表面からこの第２の半導体層３２内に配設された高抵抗生成層３２５を備えている。
高抵抗生成層３２５は電気陰性度の高いイオンを第２の半導体層３２に導入することにより形成される。電気陰極度の高いイオンは第２の半導体層３２内に固定負電荷を生成し、この固定負電荷はその直下に生成される二次元キャリアガス層３３のキャリア（ここでは電子）を排除するようになっている。つまり、高抵抗生成層３２５は、その直下に生成される二次元キャリアガス層３３のキャリア濃度を減少するか若しくは二次元キャリアガス層３３自体の生成を排除し、チャネル抵抗Ｒ２（シート抵抗）を高く制御するようになっている。
また、高抵抗生成層３２５は、前述の実施例１の変形例２に係る半導体装置１のリセス３２２と同様に、ヘテロ接合面に達するか、又は二次元キャリアガス層３３に達して第１の半導体層３１まで配設するか、又は二次元キャリアガス層３３を越えて第１の半導体層３１まで配設してもよい。
高抵抗生成層３２５の生成には、電気陰極度の高い、フッ素（Ｆ）イオン、鉄（Ｆｅ）イオン等を実用的に使用することができる。
［半導体装置の製造方法］
次に、前述の実施例２に係る半導体装置１に関し、全体的な製造方法の説明は省略するが、特徴的な高抵抗生成層３２５の製造方法は以下の通りである。
半導体機能層３の第２の半導体層３２の表面上に、高抵抗生成層３２５を形成する領域が開口されたマスク７が形成される（図９参照。）マスク７には、例えばフォトリソグラフィ技術を用いて形成されたレジストマスクが使用される。
引き続き、マスク７を用い、図９に示すように、このマスク７の開口を通して第２の半導体層３２の内部に電気陰極度の高いイオンが導入され、高抵抗生成層３２５が形成される。このイオンには例えばフッ素イオンを用い、このフッ素イオンの導入には例えばプラズマ イマージョン イオン インプラテーション（ＰＩＩＩ：plasma immersion ion implantation）技術が使用される。このＰＩＩＩ技術において、使用ガスにはＣＦ4ガスが使用され、高周波パワーは１５０Ｗに設定し、時間は１５０秒に設定される。
高抵抗生成層３２５が形成された後、マスク７は除去される。
［半導体装置の特徴］
以上説明したように、実施例２に係る半導体装置１においては、ＨＥＭＴに補助電極（Ｇ２）６を備え、ゲート電極（Ｇ１）５と補助電極６との間において二次元キャリアガス層３３のチャネル抵抗Ｒ２を高抵抗生成層３２５により高く設定することができるので、実施例１に係る半導体装置１と同様に、外部ノイズ等の過大電流に起因するＨＥＭＴの損傷、破壊若しくは発火を防止することができる。
（実施例３）
本発明の実施例３は、前述の実施例１に係る半導体装置１のＨＥＭＴの補助電極（Ｇ２）６の構造を変えた例を説明するものである。
［半導体装置のデバイス構造］
図１０に示すように、実施例３に係る半導体装置１は、ＨＥＭＴの補助電極（Ｇ２）６下に第２の半導体層３２の表面からこの第２の半導体層３２内に掘り下げたリセス３２３を備え、補助電極６をこのリセス３２３内であってリセス３２３の底面上に配設している。
リセス３２３は、補助電極６部分においてノーマリオン特性を有するように、ゲート電極５下のリセス３２１の深さに対して浅い深さを有する。また、補助電極６の電極材料を調整すれば、リセス３２３の深さはリセス３２１（又はリセス３２２）の深さと同一であってもよい。
補助電極６の直下にリセス３２３を配設することによって補助電極６の直下の第２の半導体層３２の厚さが薄くなり、第２の半導体層３２から二次元キャリアガス層３３を生成するキャリアの供給量を減少することができる。つまり、補助電極６部分の閾値電圧を調節することができる。
実施例３に係る半導体装置１においては、前述の実施例１に係る半導体装置１により得られる効果と同様の効果を奏することができる。なお、実施例３に係る半導体装置１は前述の実施例２に係る半導体装置１と組み合わせることができる。
（その他の実施例）
上記のように、本発明は複数の実施例によって記載されているが、この開示の一部をなす論述及び図面はこの発明を限定するものでない。本発明は様々な代替実施の形態、実施例及び運用技術に適用することができる。
例えば、前述の半導体装置１の補助電極（Ｇ２）６はショットキー電極材料により構成されているが、本発明は、補助電極６をＭＩＳ（metal insulator semiconductor）型構造としてもよい。また、本発明は、補助電極６をソース電極４１と電気的に接続せず、ソース電極４１とは別の固定電位に接続してもよい。
本発明は、外部ノイズ等の過大電流に起因するＨＥＭＴの損傷、破壊若しくは発火を防止することができる半導体装置に広く適用することができる。
１…半導体装置
２…基板
３…半導体機能層
３１…第１の半導体層
３２…第２の半導体層
４１…ソース電極
４２…ドレイン電極
５、Ｇ１…ゲート電極
６、Ｇ２…補助電極
３２１、３２２、３２３…リセス
３２５…高抵抗生成層
Ｒ１、Ｒ２、Ｒ３…チャネル抵抗

Claims (6)

  1. 第１の半導体層と、
    前記第１の半導体層上にヘテロ接合面を介在し配設された第２の半導体層と、
    前記第１の半導体層の前記ヘテロ接合面近傍に配設された二次元キャリアガス層と、
    前記二次元キャリアガス層の一端に電気的に接続されたソース電極と、
    前記二次元キャリアガス層の他端に電気的に接続されたドレイン電極と、
    前記二次元キャリアガス層上において前記ソース電極と前記ドレイン電極との間に配設されたゲート電極と、
    前記二次元キャリアガス層上において前記ゲート電極と前記ドレイン電極との間に配設された補助電極と、を備え、
    前記二次元キャリアガス層の前記ゲート電極と前記ソース電極との間のチャネル抵抗に比べて、前記二次元キャリアガス層の前記ゲート電極と前記補助電極との間のチャネル抵抗が高く設定されていることを特徴とする半導体装置。
  2. 前記補助電極には固定電位が供給され、前記補助電極はその直下において前記二次元キャリアガス層にチャネルが生成されるノーマリオン構造を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記補助電極は前記ソース電極に電気的に接続されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 前記二次元キャリアガス層の前記ゲート電極と前記ソース電極との間のチャネル長に対して、前記二次元キャリアガス層の前記ゲート電極と前記補助電極との間のチャネル長が長く設定されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
  5. 前記二次元キャリアガス層の前記ゲート電極と前記ソース電極との間のシート抵抗に比べて、前記二次元キャリアガス層の前記ゲート電極と前記補助電極との間のシート抵抗が高く設定されていることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
  6. 前記第２の半導体層の前記ゲート電極と前記ドレイン電極との間に表面から前記ヘテロ接合面に向かって掘り下げられたリセスを備え、前記補助電極は前記リセス内に配設されていることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
JP2010185780A 2010-08-23 2010-08-23 半導体装置 Expired - Fee Related JP5751404B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010185780A JP5751404B2 (ja) 2010-08-23 2010-08-23 半導体装置
US13/210,950 US8823061B2 (en) 2010-08-23 2011-08-16 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010185780A JP5751404B2 (ja) 2010-08-23 2010-08-23 半導体装置

Publications (2)

Publication Number Publication Date
JP2012044078A true JP2012044078A (ja) 2012-03-01
JP5751404B2 JP5751404B2 (ja) 2015-07-22

Family

ID=45593370

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010185780A Expired - Fee Related JP5751404B2 (ja) 2010-08-23 2010-08-23 半導体装置

Country Status (2)

Country Link
US (1) US8823061B2 (ja)
JP (1) JP5751404B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012195506A (ja) * 2011-03-17 2012-10-11 Toshiba Corp 窒化物半導体装置
KR20140012507A (ko) * 2012-07-20 2014-02-03 삼성전자주식회사 고전자 이동도 트랜지스터 및 그 제조방법
JP2014063831A (ja) * 2012-09-20 2014-04-10 Fujitsu Ltd 電源回路及び電源装置
JP2015029040A (ja) * 2013-07-05 2015-02-12 サンケン電気株式会社 半導体モジュール、ｌｅｄ駆動装置及びｌｅｄ照明装置
JP2015092613A (ja) * 2015-01-05 2015-05-14 株式会社東芝 窒化物半導体ショットキダイオード
JP2016207934A (ja) * 2015-04-27 2016-12-08 シャープ株式会社 窒化物半導体装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011066862A1 (en) * 2009-12-03 2011-06-09 Epcos Ag Bipolar transistor with lateral emitter and collector and method of production
JP5742159B2 (ja) 2010-10-05 2015-07-01 サンケン電気株式会社 半導体装置
JP6054620B2 (ja) * 2012-03-29 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
WO2014050740A1 (ja) * 2012-09-28 2014-04-03 シャープ株式会社 スイッチング素子
JP2016058681A (ja) * 2014-09-12 2016-04-21 株式会社東芝 半導体装置
US9871067B2 (en) * 2015-11-17 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Infrared image sensor component
CN106601808B (zh) * 2016-12-19 2019-09-06 苏州捷芯威半导体有限公司 一种半导体器件及其制备方法
US20230078017A1 (en) * 2021-09-16 2023-03-16 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006114795A (ja) * 2004-10-18 2006-04-27 Matsushita Electric Ind Co Ltd 半導体装置
JP2008034522A (ja) * 2006-07-27 2008-02-14 Oki Electric Ind Co Ltd 電界効果トランジスタ
JP2008071998A (ja) * 2006-09-15 2008-03-27 Toshiba Corp 半導体装置
JP2009111217A (ja) * 2007-10-31 2009-05-21 Toshiba Corp 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4186032B2 (ja) * 2000-06-29 2008-11-26 日本電気株式会社 半導体装置
JP4385206B2 (ja) * 2003-01-07 2009-12-16 日本電気株式会社 電界効果トランジスタ
US7382001B2 (en) * 2004-01-23 2008-06-03 International Rectifier Corporation Enhancement mode III-nitride FET
JP2006223016A (ja) 2005-02-08 2006-08-24 Renesas Technology Corp 電源システム、マルチチップモジュール、システムインパッケージ、および非絶縁型ｄｃ／ｄｃコンバータ
JP2007150282A (ja) * 2005-11-02 2007-06-14 Sharp Corp 電界効果トランジスタ
US8476125B2 (en) * 2006-12-15 2013-07-02 University Of South Carolina Fabrication technique for high frequency, high power group III nitride electronic devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006114795A (ja) * 2004-10-18 2006-04-27 Matsushita Electric Ind Co Ltd 半導体装置
JP2008034522A (ja) * 2006-07-27 2008-02-14 Oki Electric Ind Co Ltd 電界効果トランジスタ
JP2008071998A (ja) * 2006-09-15 2008-03-27 Toshiba Corp 半導体装置
JP2009111217A (ja) * 2007-10-31 2009-05-21 Toshiba Corp 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012195506A (ja) * 2011-03-17 2012-10-11 Toshiba Corp 窒化物半導体装置
US8729558B2 (en) 2011-03-17 2014-05-20 Kabushiki Kaisha Toshiba Nitride semiconductor device
KR20140012507A (ko) * 2012-07-20 2014-02-03 삼성전자주식회사 고전자 이동도 트랜지스터 및 그 제조방법
KR101927408B1 (ko) * 2012-07-20 2019-03-07 삼성전자주식회사 고전자 이동도 트랜지스터 및 그 제조방법
JP2014063831A (ja) * 2012-09-20 2014-04-10 Fujitsu Ltd 電源回路及び電源装置
JP2015029040A (ja) * 2013-07-05 2015-02-12 サンケン電気株式会社 半導体モジュール、ｌｅｄ駆動装置及びｌｅｄ照明装置
JP2015092613A (ja) * 2015-01-05 2015-05-14 株式会社東芝 窒化物半導体ショットキダイオード
JP2016207934A (ja) * 2015-04-27 2016-12-08 シャープ株式会社 窒化物半導体装置

Also Published As

Publication number Publication date
US8823061B2 (en) 2014-09-02
US20120043588A1 (en) 2012-02-23
JP5751404B2 (ja) 2015-07-22

Similar Documents

Publication Publication Date Title
JP5751404B2 (ja) 半導体装置
US8203172B2 (en) Nitride semiconductor device
JP5672756B2 (ja) 半導体装置
KR100573720B1 (ko) 전력 반도체소자
JP5065616B2 (ja) 窒化物半導体素子
JP5618571B2 (ja) 電界効果トランジスタ
JP5025108B2 (ja) 窒化物半導体素子
US20100207164A1 (en) Field effect transistor
KR101927408B1 (ko) 고전자 이동도 트랜지스터 및 그 제조방법
KR101980197B1 (ko) 고전자 이동도 트랜지스터 및 그 제조방법
JP2006216671A (ja) 窒素化合物半導体素子
JP2007180143A (ja) 窒化物半導体素子
KR20140045843A (ko) 고전자 이동도 트랜지스터 및 그 제조방법
KR20140042470A (ko) 노멀리 오프 고전자이동도 트랜지스터
WO2019003746A1 (ja) 半導体装置
KR20140070248A (ko) 고전자 이동도 트랜지스터 및 그 제조방법
JP5742159B2 (ja) 半導体装置
JP2018056506A (ja) 半導体装置
JP5548906B2 (ja) 窒化物系半導体装置
JP5985162B2 (ja) 窒化物系半導体装置
JP2013041976A (ja) 窒化物系半導体装置
JP5898802B2 (ja) 電界効果トランジスタ
JP5739564B2 (ja) 電界効果トランジスタ
TWI604610B (zh) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130719

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140909

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150422

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150505

R150 Certificate of patent or registration of utility model

Ref document number: 5751404

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees