KR20140045843A - 고전자 이동도 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

고전자 이동도 트랜지스터(HEMT) 및 그 제조방법에 관해 개시되어 있다. 개시된 HEMT는 채널층; 상기 채널층 상에 형성되며, 상기 채널층보다 큰 에너지 밴드 갭을 가지는 채널 공급층; 상기 채널 공급층 상에 형성되며, 상기 채널 공급층과 다른 에너지 밴드 갭을 가지는 p형 반도체층; 상기 p형 반도체층 상에 형성된 게이트 전극; 및 상기 게이트 전극의 양측에 이격 형성된 소스 전극 및 드레인 전극;을 포함하며, 상기 p형 반도체층은, 상기 채널 공급층 상에 형성되며, 온 상태에서 상기 채널층, 상기 채널 공급층 중 적어도 하나에 정공을 주입하는 정공 주입층과, 상기 정공 주입층 상의 일부에 형성되며, 상기 정공 주입층의 도핑 농도와 다른 도핑 농도를 가지는 디플리션 형성층을 포함할 수 있다.

Description

고전자 이동도 트랜지스터 및 그 제조방법{High electron mobility transistor and method of manufacturing the same}
고전자 이동도 트랜지스터 및 그 제조방법에 관한 것으로서, 보다 자세하게는 노멀리 오프(Normally off) 특성을 가지는 고전자 이동도 트랜지스터 및 그 제조방법에 관한 것이다.
전력 변환 시스템에 있어서, 파워 스위칭 소자의 효율이 전체 시스템의 효율을 좌우한다. 스위칭 소자로서, 실리콘(silicon)을 이용한 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)나 IGBT(Insulated Gate Bipolar Transistor)를 대부분 사용하였으나, 실리콘 자체의 재료적인 한계로 인하여 스위칭 소자의 효율 증가에 한계가 있다.
이러한 실리콘의 재료적인 한계를 벗어나기 위한 시도로서, 고전자 이동도 트랜지스터(High electron mobility transistor)(이하, HEMT)에 대한 연구가 활발히 진행되고 있다.
HEMT는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함한다. HEMT에서 상대적으로 큰 분극률을 갖는 반도체층은 그와 이종 접합된 다른 반도체층에 2차원 전자가스(2-dimensional electron gas)(이하, 2DEG)를 유발할 수 있다. 2DEG는 드레인 전극과 소스 전극 사이의 채널로서 이용되며, 이러한 채널을 흐르는 전류는 게이트 전극에 인가되는 바이어스 전압에 의해 제어된다.
한편, 전형적인 구조의 HEMT, 예를 들어 III족 질화물 반도체에 의한 이종 접합을 이용한 HEMT는 노멀리 온(normally on) 특성을 갖는다. 노멀리 온 특성의 HEMT를 오프(off) 상태로 하기 위해서는 게이트 전극에 음(-)의 바이어스 전압을 인가하기 위한 마이너스 전원이 필요하며, 전원 인가시에 과대 전류가 흐르는 것을 방지하기 위한 별도의 회로가 필요하게 된다.
노멀리 오프 특성을 가지는 고전자 이동도 트랜지스터에 관한 것으로서, 안정적인 노멀리 오프 특성을 가지면서도 온 상태에서 낮은 저항을 가지는 고전자 이동도 트랜지스터를 제공한다.
상기 고전자 이동도 트랜지스터의 제조방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 채널층; 상기 채널층 상에 형성되며, 상기 채널층보다 큰 에너지 밴드 갭을 가지는 채널 공급층; 상기 채널 공급층 상에 형성되며, 상기 채널 공급층과 다른 에너지 밴드 갭을 가지는 p형 반도체층; 상기 p형 반도체층 상에 형성된 게이트 전극; 및 상기 게이트 전극의 양측에 이격 형성된 소스 전극 및 드레인 전극;을 포함하며, 상기 p형 반도체층은 상기 채널 공급층 상에 형성되며, 온 상태에서 상기 채널층, 상기 채널 공급층 중 적어도 하나에 정공을 주입하는 정공 주입층과, 상기 정공 주입층 상의 일부에 형성되며, 상기 정공 주입층의 도핑 농도와 다른 도핑 농도를 가지는 디플리션 형성층을 포함하는 고전자 이동도 트랜지스터가 제공된다.
상기 정공 주입층의 도핑 농도는 상기 디플리션 형성층의 도핑 농도보다 클 수 있다. 상기 정공 주입층의 도핑 농도는 상기 디플리션 형성층의 도핑 농도의 2~ 5배일 수 있다.
상기 채널 형성층은 AlxGa1-xN(0<x<1)이며, 상기 정공 주입층은 p형 GaN이며, 상기 디플리션 형성층은 p형 GaN일 수 있다.
상기 정공 주입층의 두께는 상기 정공 주입층에 의해 형성된 디플리션 영역이 상기 채널층에 영향을 미치지 않는 임계두께 이하일 수 있다. 상기 정공 주입층의 두께는 20nm 이하일 수 있다.
상기 디플리션 형성층의 두께는 30~ 150nm일 수 있다.
상기 디플리션 형성층과 상기 게이트 전극 사이에 형성된 n형 반도체층을 더 포함할 수 있다.
상기 정공 주입층과 디플리션 형성층 사이에 형성된 에칭 스탑층을 더 포함할 수 있다.
상기 에칭 스탑층은 Inx1Ga1-x1N, Alx2Ga1-x2N, Alx3InyGa1-x3-yN 층 중 적어도 하나일 수 있다(0<x1<1, 0<x2<1, 0<x3<1, 0<y<1, x3+y<1).
상기 디플리션 형성층은 상기 게이트 전극에 대응하는 형상을 가질 수 있다.
상기 소스 전극 및 드레인 전극은 상기 채널층, 상기 채널 공급층 중 적어도 하나에 접촉할 수 있다.
본 발명의 다른 측면에 따르면, 채널층 상에 채널 공급층을 형성하는 단계; 상기 채널 공급층 상에 상기 채널 공급층과 다른 에너지 밴드 갭을 가지는 p형 반도체층을 형성하는 단계; 상기 p형 반도체층 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극의 양측에 이격된 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하며, 상기 p형 반도체층을 형성하는 단계는, 상기 채널 공급층 상에 소정 농도의 p형 불순물이 도핑된 정공 주입층을 형성하는 단계와, 상기 정공 주입층 상에 상기 정공 주입층과 다른 농도의 p형 불순물이 도핑된 디플리션 형성층을 형성하는 단계와, 상기 디플리션 형성층의 일부를 선택적으로 에칭하여 패터닝하는 단계를 포함하는 고전자 이동도 트랜지스터의 제조방법이 제공된다.
상기 정공 주입층의 p형 불순물의 농도는 상기 디플리션 형성층의 p형 불순물의 농도보다 클 수 있다. 상기 정공 주입층의 p형 불순물의 농도는 상기 디플리션 형성층의 p형 불순물의 농도의 2~ 5배일 수 있다.
상기 채널 형성층은 AlxGa1-xN(0<x<1)이며, 상기 정공 주입층은 p형 GaN이며, 상기 디플리션 형성층은 p형 GaN일 수 있다.
상기 디플리션 형성층을 형성하기 이전에, 상기 정공 주입층 상에 에칭 스탑층을 형성할 수 있다. 상기 에칭 스탑층은 Inx1Ga1-x1N, Alx2Ga1-x2N, Alx3InyGa1-x3-yN 층 중 적어도 하나일 수 있다(0<x1<1, 0<x2<1, 0<x3<1, 0<y<1, x3+y<1).
상기 게이트 전극을 형성하기 이전에, 상기 디플리션 형성층 상에 n형 반도체층을 형성할 수 있다.
상기 패터닝된 디플리션 형성층은 상기 게이트 전극에 대응하는 형상을 가질 수 있다.
상기 소스 전극 및 드레인 전극은 상기 채널층, 상기 채널 공급층 중 적어도 하나에 접촉할 수 있다.
채널 공급층과 게이트 전극 사이에 p형 반도체층을 포함함으로써, 노멀리 오프 특성을 구현할 수 있다.
게이트 전극의 측면까지 커버 가능한 p형 반도체층을 포함함으로써, 온 저항을 감소시키고, 전류 붕괴(current collapse)를 방지할 수 있다.
p형 반도체층으로 복수의 반도체층을 포함하되 각 층의 도핑 농도를 달리함으로써, 온 저항을 감소시키면서 문턱 전압의 감소를 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터(HEMT)를 개략적으로 도시한 것이다.
도 2는 도 1의 HEMT에서 기판, 버퍼층이 제거된 상태를 개략적으로 도시한 것이다.
도 3a 및 3b는 도 1에 도시된 HEMT에서 소스 전극 및 드레인 전극의 배치구조가 변형된 예를 도시한 것이다.
도 4는 본 발명의 다른 실시예에 따른 HEMT를 개략적으로 도시한 것이다.
도 5 및 도 6은 본 발명의 또 다른 실시예에 따른 HEMT를 개략적으로 도시한 것이다.
도 7a 내지 7g는 도 1의 HEMT의 제조방법을 보여주는 단면도이다.
도 8a 내지 8h는 도 4의 HEMT의 제조방법을 보여주는 단면도이다.
도 9a 내지 9h는 도 5의 HEMT의 제조방법을 보여주는 단면도이다.
이하, 본 발명의 실시예에 따른 고전자 이동도 트랜지스터(HEMT) 및 그 제조방법을, 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터(HEMT)를 개략적으로 도시한 것이다.
도 1을 참조하면, 본 실시예에 따른 고전자 이동도 트랜지스터는 기판(11), 버퍼층(12), 채널층(20), 채널 공급층(30), p형 반도체층(40), 게이트 전극(50), 소스 전극(61) 및 드레인 전극(63)을 포함할 수 있다.
기판(11)은, 예컨대, 사파이어(sapphire), 실리콘(Si), 실리콘 카바이드(SiC), 질화갈륨(GaN) 등으로 구성될 수 있다.
기판(11) 상에 버퍼층(12)이 구비될 수 있다. 버퍼층(12)은 기판(11)과 채널층(20) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 채널층(20)의 결정성 저하를 방지하기 위해 구비될 수 있다. 버퍼층(12)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 버퍼층(12)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)일 수 있다. 구체적인 예로, AlN, GaN, AlGaN, InGaN, AlInN, AlGaInN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 경우에 따라서는, 기판(11)과 버퍼층(12) 사이에 소정의 씨드층(seed layer)(미도시)을 더 구비될 수 있다. 상기 씨드층은 버퍼층(12)의 성장을 위한 베이스층일 수 있다. 상기 기판(11)과 버퍼층(12)은 도 2와 같이 HEMT 제작 후 제거될 수 있다. 다시 말해서, HEMT에서 기판(11)과 버퍼층(12)은 선택적으로 구비될 수 있다.
다시 도 1을 참조하면, 버퍼층(12) 상에 채널층(20)이 구비될 수 있다. 채널층(20)은 소스 전극(61)과 드레인 전극(63) 사이에 채널을 형성하는 층으로서, 반도체로 이루어진 단층 또는 다층일 수 있다. 채널층(20)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)을 재질로 할 수 있다. 예를 들어, AlN, GaN, InN, InGaN 또는 AlGaN, AlInN, AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함할 수 있다. 하지만, 채널층(20)의 재질은 이에 한정되는 것은 아니며, 그 내부에 2차원 전자가스가 형성될 수 있는 물질이라면 다른 물질층일 수도 있다. 채널층(20)은 언도핑된(undoped) 층일 수 있지만, 경우에 따라서는 소정의 불순물이 도핑된 층일 수 있다. 채널층(20)의 두께는 수백 nm 이하일 수 있다.
채널층(20) 상에 채널 공급층(30)이 구비될 수 있다. 채널 공급층(30)은 에너지 밴드 갭(band gap)이 채널층(20)과 다른 물질(반도체)을 포함할 수 있다. 예컨대, 채널 공급층(30)은 채널층(20)보다 에너지 밴드 갭이 큰 물질(반도체)을 포함할 수 있다. 예컨대, 채널 공급층(30)은 Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 채널 공급층(30)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)일 수 있다. 구체적인 예로, 채널 공급층(30)은 GaN, InN, AlGaN, AlInN, InGaN, AlN, AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 채널 공급층(30)은 언도핑된 층일 수 있지만, 경우에 따라서는 소정의 불순물이 도핑된 층일 수 있다. 채널 공급층(30)의 두께는 수십 nm 이하일 수 있다.
채널층(20)의 일부에 2차원 전자가스(2 Dimensional Electron Gas, 이하 ‘2DEG’ 라고 함)가 형성될 수 있다. 2DEG는 채널층(20)과 채널 공급층(30)의 계면 아래의 채널층(20) 영역에 형성될 수 있다.
상기 채널층(20)에 형성된 2DEG는 소스 전극(61)과 드레인 전극(63) 사이의 전류 통로 즉, 채널로 이용될 수 있다. 소스 전극(61)과 드레인 전극(63)은 2DEG가 채널로서 이용될 수 있는 다양한 구조로 배치될 수 있다. 일 예로서, 도면과 같이 채널 공급층(30), 채널층(20)의 일부를 에칭한 후, 에칭된 영역(62, 64)에 소스 전극(61)과 드레인 전극(63)이 형성될 수 있다. 다른 예로서, 도 3a와 같이 채널 공급층(30)의 상부 영역(62a, 64a)에 소스 전극(61a)과 드레인 전극(63a)이 형성되거나, 도 3b와 같이 채널 공급층(30)의 일부 두께까지만 에칭한 후, 에칭된 영역(62b, 64b)에 소스 전극(61b)과 드레인 전극(63b)이 형성될 수 있다. 소스 전극(61, 61a, 61b)과 드레인 전극(63, 63a, 63b)은 채널층(20) 또는 채널 공급층(30)에 저항성(ohmic) 접촉할 수 있다.
다시 도 1을 참조하면, 게이트 전극(50)은 소스 전극(61)과 드레인 전극(63) 사이를 흐르는 전류를 제어한다. 소스 전극(61)과 드레인 전극(63)은 이격 배치되며, 게이트 전극(50)은 소스 전극(61)과 드레인 전극(63) 사이에 배치될 수 있다. 게이트 전극(50)은 드레인 전극(63)보다 소스 전극(61)에 가까운 위치에 배치될 수 있다.
채널 공급층(30) 상에 p형 반도체층(40)이 구비될 수 있다. p형 반도체층(40)은 채널 공급층(30)과 다른 에너지 밴드 갭을 가질 수 있다. p형 반도체층(40)은 채널 공급층(30) 상에 형성된 정공 주입층(410)과, 정공 주입층(410) 상의 일부에 형성된 디플리션 형성층(430)을 포함할 수 있다.
정공 주입층(410)은 채널 공급층(30) 상에 형성되며, 온(on) 상태에서 채널층(20), 채널 공급층(30) 중 적어도 하나에 정공을 주입한다. 정공을 주입함으로써, 채널층(20)에 형성된 2DEG의 농도가 증가하게 되고, 그에 따라 온 저항이 감소하게 된다. 여기서, 온 상태는 소정의 바이어스 전압이 게이트 전극(50)에 인가된 상태를 의미하며, 온 저항은 온 상태에서 소스 전극(61)과 드레인 전극(63) 사이의 저항을 의미한다. 정공 주입층(410)은 p형 반도체로서, AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)을 재질로 포함할 수 있다. 예를 들어, 정공 주입층(410)은 AlN, GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나를 포함할 수 있고, Mg과 같은 p형 불순물로 도핑될 수 있다.
채널 공급층(30) 상에 형성된 정공 주입층(410)은 채널 공급층(30)의 상부 표면을 보호한다. 채널 공급층(30)의 상부에 정공 주입층(410)이 형성되지 않을 경우, 채널 공급층(30) 상부에 디플리션 형성층(430)이 직접 형성되게 되는데, 이러한 디플리션 형성층(430)의 형성 과정에서 채널 공급층(30)의 상부 표면이 손상될 수 있다. 예를 들어, 디플리션 형성층(430)의 형성과정에서 에칭 공정이 진행될 경우, 채널 공급층(30)의 상부 표면은 에천트(etchant)에 직접 노출되어 채널 공급층(30)의 상부 표면이 손상될 수 있다. 그로 인해, 온 상태에서 채널 공급층(30)의 상부 표면에 전자가 트랩되는 표면 트랩(suface trap)이 증가하게 되고, 이는 결국 전류 붕괴(current collapse) 현상으로 나타나게 된다. 그러나, 본 실시예에서는 정공 주입층(410)이 채널 공급층(30) 상에 형성됨으로써, 채널 공급층(30)의 상부 표면이 디플리션 형성층(430)의 형성과정에서 손상되는 것을 방지할 수 있다. 이를 통해, 전류 붕괴 현상을 최소화할 수 있다. 여기서, 전류 붕괴(current collapse) 현상이란 드레인 전극(63)에 인가되는 전압이 증가함에 따라 온 저항이 증가하는 현상을 말한다.
정공 주입층(410)은 채널 공급층(30)과 다른 에너지 밴드 갭을 가질 수 있다. 이를 통해, 정공 주입층(410)과 채널 공급층(30) 사이의 밴드 갭 차이로 인한 장벽(barrier)이 형성되며, 그에 따라 정공 주입층(410)으로부터 채널 공급층(30)으로의 전류의 누설을 방지할 수 있다. 예를 들어, 채널 공급층(30)이 AlGaN일 경우, 정공 주입층(410)은 p-GaN일 수 있다. 다만, 정공 주입층(410)의 물질은 p-GaN 에 한정되지 않으며, p형 반도체로서 채널 공급층(30)과 다른 에너지 밴드 갭을 가지는 범위 내에서 다른 물질일 수 있다.
디플리션 형성층(430)은 게이트 전극(50)의 하부에 형성되며, 노멀리 오프(Normally off) 특성을 구현할 수 있다. 노멀리 오프 특성이란 게이트 전극(50)에 전압이 인가되지 않을 때 즉, 노멀(normal) 상태일 때에 오프(off) 상태가 되고, 게이트 전극(50)에 전압이 인가되는 때에 온(on) 상태가 되는 특성을 말한다.
디플리션 형성층(430)은 p형 반도체로서, 채널층(20)에 형성된 2DEG에 디플리션 영역(depletion region)을 형성하는 역할을 할 수 있다. 디플리션 형성층(430)에 의해 그 아래의 채널 공급층(30) 부분의 에너지 밴드의 준위가 높아질 수 있다. 그 결과, 디플리션 형성층(430)에 대응하는 채널층(20)의 2DEG에 디플리션 영역이 형성될 수 있다. 따라서, 디플리션 형성층(430)에 대응하는 영역에서는 2DEG가 형성되지 않거나, 나머지 영역과 다른 특성(전자 농도 등)을 가질 수 있다.
디플리션 형성층(430)은 p형 반도체로서, AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)을 재질로 포함할 수 있다. 예를 들어, p형 AlN, GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나를 포함할 수 있고, 마그네슘(Mg)과 같은 p형 불순물로 도핑될 수 있다. 예를 들어, 디플리션 형성층(430)은 p-GaN층 또는 p-AlGaN층일 수 있다.
디플리션 형성층(430)은 게이트 전극(50)에 대응하는 형상을 가진다. 이를 위해, 디플리션 형성층(430)은 다양한 방식에 의해 패터닝될 수 있다. 일 예로서, 디플리션 형성층(430)은 에칭 공정을 이용하여 게이트 형성 영역을 제외한 나머지 영역을 선택적으로 제거할 수 있다. 에칭 공정의 예로서 드라이 에칭(dry etching)이 이용될 수 있으며, 에칭 가스의 예로서 염소(Cl2) 가스 및/또는 염화붕소(BCl3) 가스가 이용될 수 있다. 이를 통해, 디플리션 형성층(430)은 게이트 전극(50)의 하부에 형성되며, 게이트 전극(50)의 측부에는 형성되지 않는다.
디플리션 형성층(430)은 30 ~ 150 nm 의 두께를 가질 수 있다. 디플리션 형성층(430)의 두께가 30nm 미만일 경우, 디플리션 영역이 채널층(20)의 2DEG까지 형성되지 않게 되어, 오프 상태에서 전류가 흐르는 노멀리 온(Normally on) 특성이 나타날 수 있다. 한편, 디플리션 형성층(430)의 두께가 150nm를 초과할 경우, 디플리션 형성층(430)에 의해 그 아래의 채널 공급층(30) 부분의 에너지 밴드 갭이 지나치게 높아지게 되어, 그에 따라 온 상태로 설정하기 위하여 게이트 전극(50)에 인가되는 바이어스 전압이 과도하게 높아질 수 있다.
정공 주입층(410)은 디플리션 형성층(430)과 다른 도핑 농도를 가질 수 있다. 예로서, 정공 주입층(410)은 디플리션 형성층(430)보다 높은 도핑 농도를 가질 수 있다. 정공 주입층(410)의 도핑 농도는 디플리션 형성층(430)의 도핑 농도의 2 ~ 5배일 수 있다. 예를 들어, 디플리션 형성층(430)이 2 x 1019 cm-3 정도의 마그네슘(Mg)이 도핑될 경우, 정공 주입층(410)의 도핑 농도는 4 x 1019 ~ 10 x 1019 정도의 마그네슘이 도핑될 수 있다. 정공 주입층(410)이 높은 도핑 농도를 가짐으로써, 온 상태에서 채널층(20) 및/또는 채널 공급층(30)에 주입되는 정공 주입 효율을 향상시킬 수 있다. 정공 주입 효율이 향상됨으로써, 채널층(20)의 2DEG의 농도가 증가하게 되고, 그에 따라 채널의 온 저항을 낮출 수 있다. 만일 디플리션 형성층(430)의 도핑 농도를 정공 주입층(410)의 도핑 농도와 동일하게 높일 경우, 문턱 전압(threshold voltage)이 감소하게 되어 안정적인 노멀리 오프 특성을 구현할 수 없게 되는데, 본 실시예에서는 정공 주입층(410)의 도핑 농도만을 높임으로써 문턱 전압의 감소를 최소화하면서 온 저항을 낮출 수 있게 된다.
한편, 채널 공급층(30) 상부에 정공 주입층(410)을 형성하는 과정에서, 정공 주입층(410)의 성장 초기에 정공 주입층(410)에 도핑되는 농도가 의도한 농도보다 낮게 도핑되는 점을 알 수 있었다. 따라서, 정공 주입층(410)의 도핑 농도를 디플리션 형성층(430)의 도핑 농도와 동일하게 설정할 경우, 정공 주입층(410)의 도핑 농도는 디플리션 형성층(430)의 도핑 농도보다 오히려 낮아지게 되고, 그로 인해 정공 주입 효율이 떨어져 목적하는 온 저항의 감소를 얻을 수 없었다. 그러나, 본 실시예에서는 정공 주입층(410)의 도핑 농도를 디플리션 형성층(430)의 도핑 농도보다 높게 설정함으로써, 정공 주입층(410)의 형성 과정에서 나타나는 초기 도핑 농도의 저하를 방지할 수 있게 되며, 온 저항을 낮출 수 있게 된다.
정공 주입층(410)은 정공 주입층(410)에 의해 형성된 디플리션 영역이 채널층(20)에 형성된 2DEG에 영향을 미치지 않는 임계 두께 이하일 수 있다. 예로서, 정공 주입층(410)은 20nm 이하의 두께를 가질 수 있다. 정공 주입층(410)의 두께가 20 nm 를 초과할 경우, 정공 주입층(410) 아래에 형성된 디플리션 영역이 채널층(20)에 형성된 2DEG에 영향을 미치게 되어, 온 저항이 오히려 증가할 수 있다.
정리하면, 정공 주입층(410)은 디플리션 형성층(430)의 도핑 농도보다 높은 도핑 농도를 가짐으로써, 정공 주입 효율을 증가시키면서도 문턱 전압의 감소를 최소화할 수 있다. 이 때, 정공 주입층(410)은 p형 반도체이기 때문에, 그 하부에 디플리션 영역이 형성되게 되는데, 이러한 디플리션 영역이 채널층(20)에 형성된 2DEG에 영향을 미치지 않는 범위의 두께를 가진다. 또한, 정공 주입층(410)은 채널 공급층(30)과 다른 에너지 밴드 갭을 가짐으로써, 게이트 전극(50)으로부터 채널 공급층(30)으로 누설되는 전류를 차단할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 고전자 이동도 트랜지스터의 단면도이다. 도 4를 참조하면, 본 실시예에 따른 고전자 이동도 트랜지스터는 정공 주입층(410)과 디플리션 형성층(430) 사이에 형성된 에칭 스탑층(70)을 더 포함할 수 있다. 본 실시예에 따른 고전자 이동도 트랜지스터에서 상기 도 1과 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하며, 중복 설명은 생략한다.
디플리션 형성층(430)의 패터닝을 위한 에칭 공정시, 에칭 스탑층(70)은 그 하부에 배치된 다른 층들의 불필요한 에칭을 방지한다. 에칭 스탑층(70)은 디플리션 형성층의 에칭 레이트보다 낮은 에칭 레이트를 가진다. 에칭 스탑층(70)의 재질은 Inx1Ga1-x1N, Alx2Ga1-x2N, Alx3InyGa1-x3-yN 층 중 적어도 하나일 수 있다(0<x1<1, 0<x2<1, 0<x3<1, 0<y<1, x3+y<1). 예를 들어, 에칭 스탑층(70)은 InGaN, AlGaN, AlInGaN 층 중 적어도 하나일 수 있다.
도 5 및 도 6은 본 발명의 또 다른 실시예에 따른 고전자 이동도 트랜지스터의 단면도이다. 도 5 및 도 6을 참조하면, 본 실시예에 따른 고전자 이동도 트랜지스터는 게이트 전극(50)과 디플리션 형성층(430) 사이에 형성된 n형 반도체층(80)을 더 포함할 수 있다. 본 실시예에 따른 고전자 이동도 트랜지스터에서 상기 도 1, 4와 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하며, 중복 설명은 생략한다.
n형 반도체층(80)은 게이트 전극(50)과 디플리션 형성층(430) 사이에 배치됨으로써, 게이트 전극(50)에서 디플리션 형성층(430)으로 누설되는 전류의 누설(leakage current)을 방지할 수 있다. n형 반도체층(80)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)을 재질로 포함할 수 있다. 예를 들어, n형 반도체층(80)은 AlN, GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나를 포함할 수 있고, 실리콘(Si)과 같은 n형 불순물로 도핑될 수 있다. 예를 들어, n형 반도체층(80)은 n-GaN층 또는 n-AlGaN층일 수 있다.
게이트 전극(50)으로부터 채널 공급층(30)으로의 전류 누설은 게이트 전극(50) 하부에 형성된 n형 반도체층(80)에 의해 1차적으로 차단되며, 채널 공급층(30)과의 에너지 밴드 갭이 다른 정공 주입층(410)에 의해 2차적으로 차단될 수 있다.
도 7a 내지 7g는 도 1의 HEMT의 제조방법을 보여주는 단면도이다.
도 7a를 참조하면, 기판(11) 상에 버퍼층(12), 채널층(20) 및 채널 공급층(30)이 순차적으로 형성될 수 있다.
기판(11)은, 예컨대, 사파이어(sapphire), 실리콘(Si), 실리콘 카바이드(SiC), 질화갈륨(GaN) 등으로 구성될 수 있다. 기판(11) 상에 버퍼층(12)이 형성될 수 있다. 버퍼층(12)은 기판(11)과 채널층(20) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 채널층(20)의 결정성 저하를 방지하기 위해 구비될 수 있다. 버퍼층(12)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로, 버퍼층(12)은 AlN, GaN, InN, AlGaN, InGaN, AlInN, AlGaInN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 경우에 따라서는, 기판(11)과 버퍼층(12) 사이에 소정의 씨드층(seed layer)(미도시)을 더 구비될 수 있다. 상기 씨드층은 버퍼층(12)의 성장을 위한 베이스층일 수 있다.
버퍼층(12) 상에 채널층(20)이 형성될 수 있다. 채널층(20)은 소스 전극(61)과 드레인 전극(63) 사이에 채널을 형성하는 층으로서, 반도체층일 수 있다. 예를 들어, 채널층(20)은 AlN, GaN, InN, AlInN, InGaN, AlGaInN 또는 AlGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함할 수 있다. 채널층(20)은 언도핑된(undoped) 층일 수 있지만, 경우에 따라서는 소정의 불순물이 도핑된 층일 수 있다. 채널층(20)의 두께는 수백 nm 이하일 수 있다.
채널층(20) 상에 채널 공급층(30)이 형성될 수 있다. 채널 공급층(30)은 채널층(20)과 다른 반도체로 형성될 수 있다. 채널 공급층(30)을 채널층(20) 상에 형성하기 위하여 에피 성장(epitaxial growth)을 이용할 수 있다. 채널 공급층(30)은 채널층(20)과 에너지 밴드 갭(band gap)이 다른 물질(반도체)로 형성할 수 있다. 예컨대, 채널 공급층(30)은 채널층(20)보다 에너지 밴드 갭이 큰 물질(반도체)로 형성할 수 있다. 예컨대, 채널 공급층(30)은 Al, Ga 및 In 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조로 형성할 수 있다. 예를 들어, 채널 공급층(30)은 GaN, InN, AlGaN, AlInN, InGaN, AlN, AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성할 수 있다. 채널 공급층(30)은 언도핑된(undoped) 층일 수 있지만, 경우에 따라서는, 소정의 불순물이 도핑된 층일 수도 있다.
도 7b를 참조하면, 채널 공급층(30) 상에 정공 주입층(410)이 형성될 수 있다. 정공 주입층(410)은 p형 반도체로서, 온 상태에서 채널층(20), 채널 공급층(30) 중 적어도 하나에 정공을 주입한다. 예로서, 정공 주입층(410)은 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나를 포함할 수 있고, 마그네슘(Mg)과 같은 p형 불순물로 도핑될 수 있다. 정공 주입층(410)은 소정 농도의 p형 불순물로 도핑될 수 있다. 예를 들어, 정공 주입층(410)은 4 x 1019 ~ 10 x 1019 cm-3 정도의 마그네슘에 의해 도핑될 수 있다. 비록 도면상 도시되어 있지는 않지만, 필요에 따라 정공 주입층(410)과 채널 공급층(30)사이에는 undoped GaN, AlN, InN, InGaN, AlGaN, InAlGaN층 등이 삽입될 수 있다.
정공 주입층(410)은 채널 공급층(30)과 다른 에너지 밴드 갭을 가질 수 있다. 정공 주입층(410)이 채널 공급층(30)과 다른 에너지 밴드 갭을 가짐으로써, 정공 주입층(410)으로부터 채널 공급층(30)으로의 전류 누설(current leakage)을 방지할 수 있다. 예를 들어, 채널 공급층(30)이 AlGaN일 경우, 정공 주입층(410)은 에너지 밴드 갭이 다른 p-GaN일 수 있다. 다만, 정공 주입층(410)의 물질은 p-GaN 에 한정되지 않으며, p형 반도체로서 채널 공급층(30)과 다른 에너지 밴드 갭을 가지는 범위 내에서 다른 물질일 수 있다.
정공 주입층(410)은 정공 주입층(410)에 의해 형성된 디플리션 영역이 채널층(20)에 형성된 2DEG에 영향을 미치지 않는 임계 두께 이하일 수 있다. 예로서, 정공 주입층(410)은 20nm 이하의 두께를 가질 수 있다. 정공 주입층(410)의 두께가 20 nm 를 초과할 경우, 정공 주입층(410) 아래에 형성된 디플리션 영역이 채널층(20)에 형성된 2DEG에 영향을 미치게 되어, 온 저항이 증가되게 된다.
도 7c를 참조하면, 정공 주입층(410) 상부에 디플리션 형성층(430)이 형성될 수 있다. 디플리션 형성층(430)은 p형 반도체로서, AlN, GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나를 포함할 수 있고, 마그네슘(Mg)과 같은 p형 불순물로 도핑될 수 있다. 예를 들어, 디플리션 형성층(430)은 p-GaN층 또는 p-AlGaN층일 수 있다.
디플리션 형성층(430)은 정공 주입층(410)과 다른 농도의 p형 불순물이 도핑될 수 있다. 예를 들어 정공 주입층(410)은 디플리션 형성층(430)보다 높은 도핑 농도를 가질 수 있다. 정공 주입층(410)의 도핑 농도는 디플리션 형성층(430)의 도핑 농도의 2 ~ 5배일 수 있다. 예를 들어, 디플리션 형성층(430)이 2 x 1019 cm-3 정도의 마그네슘(Mg)이 도핑될 경우, 정공 주입층(410)의 도핑 농도는 4 x 1019 ~ 10 x 1019 정도의 마그네슘이 도핑될 수 있다.
도 7d를 참조하면, 디플리션 형성층(430) 상에 게이트 전극(50)이 형성될 수 있다. 소정 형상의 게이트 전극(50)을 형성하기 위해서는, 먼저 디플리션 형성층(430) 상에 전체적으로 게이트 전극(50)을 형성한다. 다음으로, 제1 마스크층(M1)을 에칭 마스크로 사용하여 게이트 전극(50)의 노출된 부분을 선택적으로 제거함으로써, 도면과 같이 소정 형상의 게이트 전극(50)을 형성한다. 이 때, 게이트 전극(50)에 대한 에천트(echant)로는 불소(F)가 함유된 가스가 이용될 수 있다. 비록 도면상 도시되어 있지 않지만, 필요에 따라 디플리션 형성층(430)과 게이트 전극(50) 사이에는 undoped GaN, AlN, InN, InGaN, AlGaN, InAlGaN층 등이 삽입될 수 있다.
도 7e를 참조하면, 디플리션 형성층(430)의 일부를 선택적으로 에칭하여 패터닝할 수 있다. 에칭 마스크(M1)를 사용해서, 디플리션 형성층(430)의 노출된 영역을 정공 주입층(410)이 노출될 때까지 에칭할 수 있다. 이를 통해, 패터닝된 디플리션 형성층(430)은 게이트 전극(50)에 대응하는 형상을 가질 수 있다. 디플리션 형성층(430)은 게이트 전극(50)의 하부에 형성되며, 게이트 전극(50)의 측부에는 형성되지 않는다. 에칭 방식의 예로서, 드라이 에칭(dry etching)이 이용될 수 있으며, 에천트의 예로서, 염소(Cl2) 및/또는 염화붕소(BCl3)를 포함하는 가스가 이용될 수 있다. 이 때, 정공 주입층(410)은 채널 공급층(30)의 상부 표면의 손상을 방지한다. 이는 정공 주입층(410)이 채널 공급층(30)와 디플리션 형성층(430) 사이에 배치되어, 에칭 공정이 진행되는 과정에서 채널 공급층(30)이 에천트에 직접 노출되는 것을 방지하기 때문이다. 만일 채널 공급층(30) 상부에 정공 주입층(410)이 형성되지 않을 경우, 디플리션 형성층(430)의 패터닝 과정에서 채널 공급층(30)의 상부 표면이 에천트에 직접 접촉되어 채널 공급층(30)의 상부 표면이 손상될 수 있다. 그로 인해, 온 상태에서 채널 공급층(30)의 상부 표면에서의 트랩(suface trap)이 증가하게 되고, 이는 결국 전류 붕괴(current collapse) 현상으로 나타나게 된다. 그러나, 본 실시예에서는 정공 주입층(410)이 채널 공급층(30) 상에 형성됨으로써, 채널 공급층(30)의 상부 표면이 디플리션 형성층(430)의 형성과정에서 손상되는 것을 방지할 수 있다. 이를 통해, 전류 붕괴 현상을 최소화할 수 있다.
상기 에칭 공정에서는 게이트 전극(50) 형성시 사용한 마스크(M1)와 동일한 마스크(M1)를 에칭 마스크로 사용할 수 있다. 이를 통해, 마스크 교체에 따른 작업 공수를 줄일 수 있다.
디플리션 형성층(430)은 30 ~ 150 nm 의 두께를 가질 수 있다. 디플리션 형성층(430)의 두께가 30nm 미만일 경우, 디플리션 영역이 2DEG에 형성되지 않거나 그 영향이 매우 약해, 오프 상태에서 전류가 흐르는 노멀리 온(Normally on) 특성이 나타날 수 있다. 한편, 디플리션 형성층(430)의 두께가 150nm를 초과할 경우, 디플리션 형성층(430)에 의해 그 아래의 채널 공급층(30) 부분의 에너지 밴드 갭이 지나치게 높아지게 되어, 그에 따라 온 상태로 설정하기 위하여 게이트 전극(50)에 인가되는 바이어스 전압이 너무 높아질 수 있다.
도 7f를 참조하면, 제1 마스크층(M1)과 다른 제2 마스크층(M2)을 에칭 마스크로 사용해서, 소스 전극(61)과 드레인 전극(63)이 형성될 영역을 에칭할 수 있다. 소스 전극(61)과 드레인 전극(63)이 형성될 영역(62, 64)은 예를 들어, 도면과 같이 정공 주입층(410), 채널 공급층(30), 채널층(20)의 일부까지 에칭하여 형성될 수 있다. 다만, 에칭 깊이는 이에 한정되지 아니하며, 필요에 따라 깊이가 증가, 감소할 수 있다. 다른 예로서, 소스 전극(61)과 드레인 전극(63)이 형성될 영역(62a, 62b, 64a, 64b)을 위하여, 도 3a와 같이 정공 주입층(410)만 에칭되거나, 도 3b와 같이 정공 주입층(410), 채널 공급층(30)의 일부 두께까지만 에칭될 수 있다. 본 실시예에서는 소스 전극(61)과 드레인 전극(63)의 에칭 공정이 게이트 전극(50), 디플리션 형성층(430)의 형성 단계 이후에 진행한 것을 예로 들었으나, 단계 진행의 전후 순서는 이에 한정되지 않으며, 필요에 따라 변경될 수 있다.
도 7g를 참조하면, 소스 전극(61)과 드레인 전극(63)이 형성될 영역에 소스 전극(61)과 드레인 전극(63)이 형성될 수 있다.
도 8a 내지 도 8h는 도 4에 따른 HEMT의 제조방법을 개략적으로 나타낸 도면이다. 도 8a 내지 8h에서는 에칭 스탑층(70)을 포함하는 HEMT의 제조방법을 나타낸 것으로서, 도 7a 내지 도 7g에 개시된 내용과 동일한 부분에 대한 중복 설명은 생략하기로 한다.
도 8c를 참조하면, 디플리션 형성층(430 : 도 8d 참조)이 형성되기 전에 정공 주입층(410) 상에 에칭 스탑층(70)이 형성될 수 있다. 에칭 스탑층(70)은 디플리션 형성층(430) 하부에 배치되며, 디플리션 형성층(430)의 에칭시 그 하부에 배치된 다른 층들의 불필요한 에칭을 방지한다. 일 예로서, 에칭 스탑층(70)은 InGaN, AlGaN, AlInGaN 층 중 적어도 하나일 수 있다.
도 9a 내지 도 9h는 도 5에 따른 HEMT의 제조방법을 개략적으로 나타낸 도면이다. 도 9a 내지 9h에서는 n형 반도체층(80)을 더 포함하는 HEMT의 제조방법을 나타낸 것으로서, 도 7a 내지 도 7g에 개시된 내용과 동일한 부분에 대한 중복 설명은 생략하기로 한다.
도 9d를 참조하면, 디플리션 형성층(430) 상에 n형 반도체층(80)이 형성될 수 있다. n형 반도체층(80)은 GaN, AlGaN 중 적어도 하나를 포함할 수 있으며, n형 불순물로서 실리콘(Si)이 도핑될 수 있다.
도 9e를 참조하면, n형 반도체층(80) 및 디플리션 형성층(430)을 패터닝하기 위하여, 제1 마스크층(M1)을 에칭 마스크로 사용해서, 노출된 부분을 에칭할 수 있다. 이 때, 에칭 방식의 예로서, 드라이 에칭(dry etching)이 이용될 수 있으며, 에천트의 예로서, 염소(Cl2) 및/또는 염화붕소(BCl3)를 포함하는 가스가 이용될 수 있다.
n형 반도체층(80)은 디플리션 형성층(430)과 게이트 전극(50) 사이에 배치됨으로써, 게이트 전극(50)으로부터 디플리션 형성층(430)으로 누설되는 전류의 누설을 방지할 수 있다.
도 7a 내지 도 7g, 도 8a 내지 도 8h 및 도 9a 내지 도 9h의 제조방법은 다양하게 변형될 수 있다. 예를 들면, 도 5의 HEMT를 제조하기 위해서는, 대부분 공정을 도 9a 내지 도 9h를 그대로 수행하되, 디플리션 형성층(430)을 형성하기 전에 도 8c과 같이 정공 주입층(410) 상에 에칭 스탑층(70)을 형성할 수 있다. 이를 통해, 디플리션 형성층(430)의 패터닝 과정에서 에칭을 정확히 제어할 수 있다.
상기 도면을 참조하여 설명한 본 발명의 실시예에 따른 HEMT는, 예컨대, 파워소자(power device)로 사용될 수 있다. 그러나 본 발명의 실시예에 따른 HEMT의 적용 분야는 파워소자에 한정되지 않고, 다양하게 변화될 수 있다. 즉, 본 발명의 실시예에 따른 HEMT는 파워소자뿐 아니라, RF 스위칭 소자등의 그 밖에 다른 용도로도 사용될 수 있다.
또한, 본 발명의 실시예에 따른 HEMT의 각 층 사이에는 다른 층이 삽입될 수 있다. 예를 들어, 정공 주입층(410)과 채널 공급층(30)사이에는 undoped GaN, AlN, InN, InGaN, AlGaN, InAlGaN층 등이 삽입될 수 있다. 또한, 디플리션 형성층(430)과 게이트 전극(50) 사이에는 undoped GaN, AlN, InN, InGaN, AlGaN, InAlGaN층 등이 삽입될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도면 상의 HEMT의 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 그리고 도면 상의 HEMT의 제조방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 부가해서, 당업자라면 본 발명의 사상(idea)은 HEMT가 아닌 다른 반도체소자에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
11 : 기판 12 : 버퍼층
20 : 채널층 30 : 채널 공급층
40 : p형 반도체층 410 : 정공 주입층
430 : 디플리션 형성층 50 : 게이트 전극
61 : 소스 전극 63 : 드레인 전극
70 : 에칭 스탑층 80 : n형 반도체층

Claims (22)

  1. 채널층;
    상기 채널층 상에 형성되며, 상기 채널층보다 큰 에너지 밴드 갭을 가지는 채널 공급층;
    상기 채널 공급층 상에 형성되며, 상기 채널 공급층과 다른 에너지 밴드 갭을 가지는 p형 반도체층;
    상기 p형 반도체층 상에 형성된 게이트 전극; 및
    상기 게이트 전극의 양측에 이격 형성된 소스 전극 및 드레인 전극;을 포함하며,
    상기 p형 반도체층은,
    상기 채널 공급층 상에 형성되며, 온 상태에서 상기 채널층, 상기 채널 공급층 중 적어도 하나에 정공을 주입하는 정공 주입층과,
    상기 정공 주입층 상의 일부에 형성되며, 상기 정공 주입층의 도핑 농도와 다른 도핑 농도를 가지는 디플리션 형성층을 포함하는 고전자 이동도 트랜지스터.
  2. 제 1 항에 있어서,
    상기 정공 주입층의 도핑 농도는 상기 디플리션 형성층의 도핑 농도보다 큰 고전자 이동도 트랜지스터.
  3. 제 2 항에 있어서,
    상기 정공 주입층의 도핑 농도는 상기 디플리션 형성층의 도핑 농도의 2~ 5배인 고전자 이동도 트랜지스터.
  4. 제 1 항에 있어서,
    상기 채널 공급층은 AlxGa1-xN(0<x<1)이며,
    상기 정공 주입층은 p형 GaN이며,
    상기 디플리션 형성층은 p형 GaN인 고전자 이동도 트랜지스터.
  5. 제 1 항에 있어서,
    상기 정공 주입층의 두께는,
    상기 정공 주입층에 의해 형성된 디플리션 영역이 상기 채널층에 영향을 미치지 않는 임계두께 이하인 고전자 이동도 트랜지스터.
  6. 제 5 항에 있어서,
    상기 정공 주입층의 두께는 20nm 이하인 고전자 이동도 트랜지스터.
  7. 제 1 항에 있어서,
    상기 디플리션 형성층의 두께는 30~ 150nm 인 고전자 이동도 트랜지스터.
  8. 제 1 항에 있어서,
    상기 디플리션 형성층과 상기 게이트 전극 사이에 형성된 n형 반도체층을 더 포함하는 고전자 이동도 트랜지스터.
  9. 제 1 항에 있어서,
    상기 정공 주입층과 디플리션 형성층 사이에 형성된 에칭 스탑층을 더 포함하는 고전자 이동도 트랜지스터.
  10. 제 9 항에 있어서,
    상기 에칭 스탑층은 Inx1Ga1-x1N, Alx2Ga1-x2N, Alx3InyGa1-x3-yN 층 중 적어도 하나인 고전자 이동도 트랜지스터(0<x1<1, 0<x2<1, 0<x3<1, 0<y<1, x3+y<1).
  11. 제 10 항에 있어서,
    상기 디플리션 형성층과 상기 게이트 전극 사이에 형성된 n형 반도체층을 더 포함하는 고전자 이동도 트랜지스터.
  12. 제 1 항에 있어서,
    상기 디플리션 형성층은 상기 게이트 전극에 대응하는 형상을 가지는 고전자 이동도 트랜지스터.
  13. 제 1 항에 있어서,
    상기 소스 전극 및 드레인 전극은,
    상기 채널층, 상기 채널 공급층 중 적어도 하나에 접촉하는 고전자 이동도 트랜지스터.
  14. 채널층 상에 채널 공급층을 형성하는 단계;
    상기 채널 공급층 상에 상기 채널 공급층과 다른 에너지 밴드 갭을 가지는 p형 반도체층을 형성하는 단계;
    상기 p형 반도체층 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극의 양측에 이격된 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하며,
    상기 p형 반도체층을 형성하는 단계는,
    상기 채널 공급층 상에 소정 농도의 p형 불순물이 도핑된 정공 주입층을 형성하는 단계와,
    상기 정공 주입층 상에 상기 정공 주입층과 다른 농도의 p형 불순물이 도핑된 디플리션 형성층을 형성하는 단계와,
    상기 디플리션 형성층의 일부를 선택적으로 에칭하여 패터닝하는 단계를 포함하는 고전자 이동도 트랜지스터의 제조방법.
  15. 제 14 항에 있어서,
    상기 정공 주입층의 p형 불순물의 농도는 상기 디플리션 형성층의 p형 불순물의 농도보다 큰 고전자 이동도 트랜지스터의 제조방법.
  16. 제 15 항에 있어서,
    상기 정공 주입층의 p형 불순물의 농도는 상기 디플리션 형성층의 p형 불순물의 농도의 2~ 5배인 고전자 이동도 트랜지스터의 제조방법
  17. 제 14 항에 있어서,
    상기 채널 공급층은 AlxGa1-xN(0<x<1)이며,
    상기 정공 주입층은 p형 GaN이며,
    상기 디플리션 형성층은 p형 GaN인 고전자 이동도 트랜지스터의 제조방법
  18. 제 14 항에 있어서,
    상기 디플리션 형성층을 형성하기 이전에,
    상기 정공 주입층 상에 에칭 스탑층을 형성하는 고전자 이동도 트랜지스터의 제조방법.
  19. 제 18 항에 있어서,
    상기 에칭 스탑층은 Inx1Ga1-x1N, Alx2Ga1-x2N, Alx3InyGa1-x3-yN 층 중 적어도 하나인 고전자 이동도 트랜지스터의 제조방법(0<x1<1, 0<x2<1, 0<x3<1, 0<y<1, x3+y<1).
  20. 제 14 항에 있어서,
    상기 게이트 전극을 형성하기 이전에,
    상기 디플리션 형성층 상에 n형 반도체층을 형성하는 고전자 이동도 트랜지스터의 제조방법.
  21. 제 14 항에 있어서,
    상기 패터닝된 디플리션 형성층은 상기 게이트 전극에 대응하는 형상을 가지는 고전자 이동도 트랜지스터의 제조방법.
  22. 제 14 항에 있어서,
    상기 소스 전극 및 드레인 전극은,
    상기 채널층, 상기 채널 공급층 중 적어도 하나에 접촉하는 고전자 이동도 트랜지스터의 제조방법.
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