KR20150044325A - 고전자 이동도 트랜지스터를 포함하는 전자 장치 - Google Patents
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Abstract
고전자 이동도 트랜지스터를 포함하는 전자 장치에 대해 개시된다. 개시된 전자 장치는, 제 1트랜지스터 및 제 2트랜지스터를 포함하며, 제 1트랜지스터의 소스 전극과 제 2트랜지스터의 드레인 영역이 전기적으로 연결되며, 제 1트랜지스터의 게이트 전극과 제 2트랜지스터의 소스 영역이 전기적으로 연결될 수 있다. 그리고, 제 1트랜지스터의 콘츄롤 전극과 제 2트랜지스터의 게이트 전극은 전기적으로 연결될 수 있다. 이에 따라 고전자 이동도 트랜지스터의 전류 붕괴 현상을 감소시킬 수 있다.
Description
본 개시는 고전자 이동도 트랜지스터를 포함하는 전자 장치에 관한 것으로, 자세하게는 전류 붕괴를 방지할 수 있으며, 노멀리 오프(Normally off) 특성을 지니는 고전자 이동도 트랜지스터를 포함하는 전자 장치에 관한 것이다.
전력 변환 시스템에 있어서, 반도체 스위칭 소자의 효율이 전체 시스템의 효율을 좌우한다. 반도체 스위칭 소자로 실리콘(silicon)을 이용한 파워 MOSFET (Metal Oxide Semiconductor Field Effect Transistor)나 IGBT (Iusulated Gate Bipolar Transistor)가 사용되었다. 그러나 실리콘의 물성 한계와 제조공정의 한계 등으로 인해, 실리콘을 기반으로 하는 파워소자의 효율을 증가시키는 것이 어렵다.
이러한 실리콘의 재료적인 한계를 벗어나기 위한 시도로서, Ⅲ-Ⅴ족 계열의 화합물 반도체를 이용한 고전자 이동도 트랜지스터(High electron mobility transistor)에 대한 연구가 활발히 진행되고 있다. 고전자 이동도 트랜지스터는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함할 수 있다. 고전자 이동도 트랜지스터에서 상대적으로 큰 분극률을 갖는 반도체층은 그와 이종 접합된 다른 반도체층에 2차원 전자가스(2-dimensional electron gas: 2DEG)를 유발할 수 있다.
고전자 이동도 트랜지스터의 구동에서, 턴오프 시, 드레인 전극에는 고전압이 걸릴 수 있으며, 이에 따라 게이트 전극으로부터 전자가 드레인 전극 측의 채널 공급층 또는 그 표면에 트랩될 수 있다. 또한, 채널에서의 핫 전자(hot electron)가 채널 공급층에 트랩될 수 있다. 고전자 이동도 트랜지스터의 오프 상태에서 온 상태로 전환 시, 상기 트랩된 전자가 트랩 사이트로부터 빠져나오지 못해 채널의 일부 영역이 공핍되면서 온 저항이 증가하여 전류 붕괴(current collapse) 현상이 발생할 수 있다. 전류 붕괴 현상으로 인하여 고전자 이동드 트랜지스터의 저항 및 발열이 증가하여 소자 열화가 촉진될 수 있다.
본 발명의 실시예에서는 안정적인 노멀리 오프 특성을 가지며, 오프 상태에서 온 상태로 전환시 파워 소자의 전류 붕괴를 감소시킬 수 있는 구조를 지닌 고전자 이동도 트랜지스터를 포함하는 전자 장치를 제공한다.
본 발명의 실시예에서는,
제 1트랜지스터 및 제 2트랜지스터를 포함하며,
상기 제 1트랜지스터의 소스 전극과 상기 제 2트랜지스터의 드레인 영역이 전기적으로 연결되며, 상기 제 1트랜지스터의 게이트 전극과 상기 제 2트랜지스터의 소스 영역이 전기적으로 연결되며,
상기 제 1트랜지스터는,
채널층;
상기 채널층 상에 형성된 채널 공급층;
상기 상기 채널 공급층의 일영역 상에 형성된 게이트 전극;
상기 게이트 전극의 양측부에 형성된 소스 전극과 상기 드레인 전극; 및
상기 채널층 또는 상기 채널 공급층의 일영역 상에 형성된 콘츄롤 전극을 포함하는 고전자 이동도 트랜지스터를 포함하는 전자 장치를 제공할 수 있다.
상기 제 1트랜지스터의 콘츄롤 전극과 상기 제 2트랜지스터의 게이트 전극은 전기적으로 연결된 것일 수 있다.
상기 제 1트랜지스터는 고전자 이동도 트랜지스터이며,
상기 제 2트랜지스터는 MOSFET인 고전자 이동도 트랜지스터를 포함할 수 있다.
상기 채널 공급층 및 상기 게이트 전극 상에 형성된 보호층; 및
상기 보호층 상에 형성된 콘츄롤 전극;을 포함할 수 있다.
상기 콘트롤 전극은 상기 게이트 전극 및 상기 드레인 전극 사이에 형성된 것일 수 있다.
상기 콘트롤 전극은 상기 채널층 하부에 형성된 것일 수 있다.
또한, 본 발명의 실시예에 따른 전자 장치의 구동 방법에 있어서,
턴온 동작 시 상기 제 1트랜지스터의 상기 콘츄롤 게이트를 통하여 양의 바이어스를 인가하여, 상기 제 1트랜지스터의 채널(2DEG)의 공핍 현상을 보상하는 고전자 이동도 트랜지스터를 포함하는 전자 장치의 구동 방법을 제공할 수 있다.
상기 전자 장치의 구동 방법에 있어서,
상기 제 1트랜지스터의 상기 콘츄롤 전극에 네거티브 콘트롤 전압(-Vc)을 인가하며,
상기 게이트 전극에 게이트를 턴온시키는 게이트 전압(Vg)을 인가하여 고전자 이동도 트랜지스터를 턴-온시킬 수 있다.
또한 전자 장치의 구동 방법에 있어서,
상기 제 1트랜지스터의 상기 게이트 전극에 게이트 전압(Vg)을 인가하여 상기 제 1트랜지스터를 턴온할 때,
상기 콘츄롤 전극에 포지티브 콘트롤 전압(+Vc)을 인가할 수 있다.
개시된 실시예에 따르면, 다른 전극들과 별도로 전압을 인가할 수 있는 콘츄롤 전극을 구비한 고전자 이동도 트랜지스터 및 노멀리 오프 특성을 트랜지스터를 전기적으로 연결한 전자 장치를 제공함으로써, 디트래핑 및/또는 강화 모드를 유도하여 고전자 이동도 트랜지스터에 전자를 이동시켜서 전류 붕괴 현상을 감소시킬 수 있다. 이에 따라 결과로서, 전자 장치의 저항을 감소시키며, 열화를 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 전자 장치의 고전자 이동도 트랜지스터를 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 전자 장치에 사용되는 노멀리 오프 특성의 트랜지스터의 구조를 예시적으로 도시한 도면이다.
도 3a는 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치를 나타낸 도면이다.
도 3b는 도 3a의 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치의 회로도를 개략적으로 나타낸 도면이다.
도 4a는 본 발명의 다른 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치를 나타낸 도면이다.
도 4b는 도 4a의 본 발명의 다른 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치의 회로도를 개략적으로 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치의 구동예를 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 전자 장치에 사용되는 노멀리 오프 특성의 트랜지스터의 구조를 예시적으로 도시한 도면이다.
도 3a는 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치를 나타낸 도면이다.
도 3b는 도 3a의 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치의 회로도를 개략적으로 나타낸 도면이다.
도 4a는 본 발명의 다른 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치를 나타낸 도면이다.
도 4b는 도 4a의 본 발명의 다른 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치의 회로도를 개략적으로 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치의 구동예를 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치에 대해 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것일 수 있다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1은 본 발명의 실시예에 따른 전자 장치의 고전자 이동도 트랜지스터를 도시한 단면도이다.
도 1을 참조하면, 고전자 이동도 트랜지스터(100)는 기판(110)과 기판(110) 상에 형성된 버퍼층(112), 채널층(120) 및 채널 공급층(130)을 포함할 수 있다. 그리고, 채널 공급층(130)의 일영역 상에 형성된 게이트 전극(150)을 포함할 수 있다. 게이트 전극(150)의 양측부에는 소스 전극(142) 및 드레인 전극(144)이 형성될 수 있다. 채널 공급층(130) 및 게이트 전극(150) 상에는 게이트 전극(150)을 덮도록 보호층(160)이 형성될 수 있다. 게이트 전극(150) 및 드레인 전극(142) 사이의 보호층(160) 상에는 콘츄롤 전극(170)이 형성될 수 있다.
기판(11)은 예를 들어, 실리콘(Si), 사파이어(sapphire), 실리콘 카바이드(SiC) 또는 질화갈륨(GaN) 등을 포함하여 형성된 것일 수 있다. 그러나 이는 예시적인 것으로 기판(11)은 이외에도 다양한 물질로 형성된 것일 수 있다. 버퍼층(112)은 기판(110)과 채널층(120) 사이의 격자상수 및 열팽창계수 차이를 완화시키기 위하여 선택적으로 형성될 수 있다. 버퍼층(112)은 질화물로 형성될 수 있으며, 질화물은 Al, Ga, In 및 B 중 적어도 하나의 물질을 포함할 수 있다. 버퍼층(12)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y=1)일 수 있으며, 예를 들어 AlN, GaN, AlGaN, InGaN, AlInN 또는 AlGaInN를 포함할 수 있다. 버퍼층(112)은 단층 또는 다층 구조로 형성된 것일 수 있다. 기판(110)과 버퍼층(112) 사이에는 선택적으로 반도체 물질층의 성장을 위한 시드층(seed layer)을 더 구비될 수 있다. 기판(110)과 버퍼층(112)은 고전자 이동도 트랜지스터의 제작 후 제거될 수 있다. 즉, 고전자 이동도 트랜지스터에 있어서, 기판(110)과 버퍼층(112)은 선택적으로 포함될 수 있다.
버퍼층(112) 상에는 제 1반도체 물질을 포함하는 채널층(120)이 형성될 수 있다. 채널층(120)은 소스 전극(142)과 드레인 전극(144) 사이에 채널을 형성할 수 있는 층으로서, 단층 또는 다층으로 형성될 수 있다. 채널층(120)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y=1)의 화학식을 지닌 반도체 물질로 형성될 수 있으며, 예를 들어 채널층(120)은 AlN, GaN, InN, InGaN, AlGaN, AlInN 및 AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함할 수 있다. 다만, 채널층(120)의 물질은 이에 한정된 것이 아니며, 그 내부에 2차원 전자 가스(2-dimensional electron gas)(이하, 2DEG)(122)이 형성될 수 있는 물질이라면 채널층(120)으로 사용될 수 있다. 채널층(120)은 언도핑된 층일 수 있지만, 경우에 따라서는 소정의 불순물이 도핑된 층일 수 있다.
채널층(120)에서는 자발 분극(Spontaneous polarization)(PSP)과 인장 응력(tensile strain)으로 인한 피에조 분극(Piezo polarization)(PPE)에 의해 2DEG층이 형성될 수 있다. 예를 들어, 채널층(120)은 GaN을 포함하여 형성될 수 있으며, 이 경우, 채널층(120)은 언도핑된 GaN층이 될 수 있으며, 소정의 불순물이 도핑된 GaN층이 될 수도 있다. GaN계 반도체는 에너지 밴드갭이 크고, 높은 열적·화학적 안정성, 높은 전자 포화속도(∼3×107 cm/sec) 등 우수한 물성을 가지고 있어 광소자 뿐만 아니라 고주파·고출력용 전자 소자로의 응용이 가능하다. GaN계 반도체를 이용한 전자 소자는 높은 항복 전계(∼3×106 V/cm), 높은 최대 전류밀도, 안정된 고온 동작 특성, 높은 열전도도 등 다양한 특성을 가지고 있다. GaN계 이종접합구조를 이용하는 고전자 이동도 트랜지스터의 경우, 채널층(120)과 채널 공급층(130) 사이의 밴드 불연속(band-discontinuity)이 크기 때문에 접합 계면에 전자가 높은 농도로 집중될 수 있어 전자이동도(electron mobility)를 높일 수 있다. 채널층(120)의 두께는 수백 nm 이하일 수 있다.
채널층(120) 상에 제 2반도체 물질로 형성된 채널 공급층(130)이 형성될 수 있다. 채널 공급층(130)은 채널층(120)과 분극 특성, 에너지 밴드갭(bandgap), 격자상수 중 적어도 하나가 다른 반도체 물질을 포함할 수 있다. 채널 공급층(130)은 채널층(120)보다 분극률 및/또는 에너지 밴드갭이 큰 물질을 포함할 수 있다. 채널 공급층(130)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질로 형성될 수 있으며, 단층 또는 다층 구조를 지닐 수 있다. 예를 들어, 채널 공급층(130)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y=1)의 화학식을 지닌 반도체 물질을 포함할 수 있으며, AlGaN, AlInN, InGaN, AlN, AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함할 수 있다. 채널 공급층(130)은 미도핑된(undoped) 층일 수 있으며, 소정의 불순물이 도핑된 층일 수도 있다. 채널 공급층(130)의 두께는 수십 nm 이하일 수 있다.
채널 공급층(130)은 채널층(120)에 2차원 전자가스(2DEG)(122)를 유발할 수 있다. 여기서, 상기 2차원 전자가스(122)는 채널층(120)과 채널공급층(130)의 계면 아래의 채널층(120) 내에 형성될 수 있다. 채널층(10)에 형성된 2차원 전자가스(122)는 소스 전극(142)과 드레인 전극(144) 사이의 전류 통로 즉, 채널로 이용될 수 있다. 소스 전극(142)과 드레인 전극(144)은 2차원 전자가스(122)를 채널로 이용할 수 있는 다양한 구조를 지닐 수 있다. 도 1에서는 소스 전극(142) 및 드레인 전극(144)은 채널층(120)의 표면 상에 형성되며, 채널 공급층(130)이 소스 전극(142) 및 드레인 전극(144) 사이의 채널층(120)의 표면 상에 형성된 구조를 나타내었다. 그러나 이에 한정된 것은 아니며, 채널 공급층(130)은 소스 전극(142) 및 채널층(120) 사이에 연장되어 형성될 수 있으며, 또한 채널 공급층(130)은 드레인 전극(144) 및 채널층(120) 사이에 연장되어 형성될 수 있으며, 이 경우, 소스 전극(142) 및 드레인 전극(144)은 채널 공급층(130)의 표면 상에 형성된 것일 수 있다. 또한, 소스 전극(142) 및 드레인 전극(144)은 채널층(120) 내부로 연장되어 형성될 수 있다.
게이트 전극(150)은 드레인 전극(144)에 비해 소스 전극(142)에 가까운 채널 공급층(130) 상에 형성될 수 있다. 채널 공급층(130) 및 게이트 전극(150) 상에는 게이트 전극(150)을 덮도록 보호층(160)이 형성될 수 있다. 보호층(160)은 절연 물질로 형성될 수 있으며, 실리콘 질화물 또는 알루미늄 질화물로 형성될 수 있다. 보호층(160)의 전류 붕괴를 감소시키는 역할을 할 수 있다. 게이트 전극(150) 및 드레인 전극(142) 사이의 보호층(160) 상에는 콘츄롤 전극(control electrode)(170)이 형성될 수 있다. 콘츄롤 전극(170)은 소스 전극(141), 드레인 전극(142) 및 게이트 전극(150)과 전기적으로 분리될 수 있으며, 다른 전극에 인가되는 전원과 별개의 독립적인 콘츄롤 전압이 인가될 수 있다. 게이트 전극(150), 콘츄롤 전극(170), 소스 전극(142) 및 드레인 전극(144)은 전도성 물질로 형성될 수 있다. 전도성 물질은 금속, 합금, 전도성 금속 산화물 또는 전도성 금속 질화물을 포함할 수 있다. 예를 들어, 전도성 물질은 Au, Ag, Al, Pt, Ni, Ti, Pd, Ir, W, Mo, Ta, Cu, TiN, TaN 및 WN 중 적어도 하나의 물질을 포함할 수 있다. 보호층(160)은 선택적으로 형성된 것이다. 콘츄롤 전극(17)은 채널 공급층(130) 상에서 게이트 전극(150) 및 드레인 전극(144) 사이에 형성된 것일 수 있다. 기판(100) 및 버퍼층(112)은 제거될 수 있으며, 이 경우 콘츄롤 전극(17)은 채널층(120) 하부에 형성될 수 있다.
도 2는 본 발명의 실시예에 따른 전자 장치에 사용되는 노멀리 오프 특성의 트랜지스터의 구조를 예시적으로 도시한 도면이다. 여기서는 노멀리 오프 특성의 트랜지스터로 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 나타내었다.
도 2를 참조하면, 노멀리 오프 특성의 트랜지스터(200)는 소스 영역(212) 및 드레인 영역(214)을 포함하는 기판(210) 상에 형성된 게이트 구조체(220, 230)를 포함하며, 게이트 구조체(220, 230)는 게이트 절연층(220) 및 게이트 전극(230)을 포함할 수 있다.
기판(210)은 예를 들어, 실리콘(Si), 사파이어(sapphire), 실리콘 카바이드(SiC) 또는 질화갈륨(GaN) 등을 포함하여 형성된 것일 수 있다. 그러나 이는 예시적인 것으로 이외에도 다양한 물질로 형성된 것일 수 있다. 게이트 절연층(220)은 절연 물질로 형성된 것일 수 있으며, 예를 들어 실리콘 산화물 또는 실리콘 질화물로 형성된 것일 수 있다. 게이트 전극(230)은 전도성 물질로 형성될 수 있으며, 금속, 합금, 전도성 금속 산화물 또는 전도성 금속 질화물을 포함할 수 있다. 예를 들어, 전도성 물질은 Au, Ag, Al, Pt, Ni, Ti, Pd, Ir, W, Mo, Ta, Cu, TiN, TaN 및 WN 중 적어도 하나의 물질을 포함할 수 있다. 소스 영역(212) 및 드레인 영역(213)은 기판(210)에 불순물을 도핑하여 형성할 수 있다.
본 발명의 실시예에 따른 전자 장치는 고전자 이동도 트랜지스터(100)와 노멀리 오프 특성의 트랜지스터(200)를 포함할 수 있다. 여기서 고전자 이동도 트랜지스터(100)를 제 1트랜지스터라 하고, 노멀리 오프 특성의 트랜지스터(200)를 제 2트랜지스터로 칭하여 설명하고자 한다.
도 3a는 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치를 나타낸 도면이다. 도 3b는 도 3a의 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치의 회로도를 개략적으로 나타낸 도면이다. 도 3a 및 도 3b를 참조하면, 본 발명의 일실시예에 따른 전자 소자는 다음과 같은 연결 구조를 지닐 수 있다.
첫째, 제 1트랜지스터(100)의 소스 전극(142)과 제 2트랜지스터(200)의 드레인 영역(214)이 전기적으로 연결될 수 있다.
둘째, 제 1트랜지스터(100)의 게이트 전극(150)과 제 2트랜지스터(200)의 소스 영역(214)이 전기적으로 연결될 수 있다.
셋째, 제 1트랜지스터(100)의 콘츄롤 전극(170)과 제 2트랜지스터(200)의 게이트 전극(230)은 전기적으로 연결될 수 있다.
이러한 구조를 지닌 본 발명의 실시예에 따른 전자 장치는, 턴온 동작 시 제 1트랜지스터(100)의 콘츄롤 게이트(170)를 통하여 양의 바이어스(positive bias)가 인가될 수 있도록 하여, 고전자 이동도 트랜지스터(100)의 드레인 전극(144) 측의 채널 공급층(130) 또는 그 표면에 트랩된 전자에 의하여 발생된 채널(2DEG)(122)의 공핍 현상을 보상해줄 수 있다. 이 과정을 채널 강화(channel enhancement)라 칭할 수 있다. 따라서, 채널의 공핍 현상에 따라 온 저항이 증가하면서 발생할 수 있는 전류 붕괴 현상을 방지할 수 있다.
도 4a는 본 발명의 다른 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치를 나타낸 도면이다. 그리고, 도 4b는 도 4a의 본 발명의 다른 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치의 회로도를 개략적으로 나타낸 도면이다. 도 4a 및 도 4b를 참조하면, 본 발명의 일실시예에 따른 전자 소자는 다음과 같은 연결 구조를 지닐 수 있다.
첫째, 제 1트랜지스터(100)의 소스 전극(142)과 제 2트랜지스터(200)의 드레인 영역(214)이 전기적으로 연결될 수 있다.
둘째, 제 1트랜지스터(100)의 게이트 전극(150)과 제 2트랜지스터(200)의 소스 영역(214)이 전기적으로 연결될 수 있다.
이러한 구조를 지닌 본 발명의 실시예에 따른 전자 장치의 구동 방법에 대해 설명하면 다음과 같다.
오프 상태(Off-state)에서는 콘츄롤 전극(170)을 플로팅(floating)시키거나, 그라운드 상태 또는 네가티브 바이어스(negative bias)를 인가한다. 이에 따라 게이트 구조체 영역의 필드(field)를 최소화시킬 수 있다.
오프 상태에서 온 상태(on-state)로 변경되는 경우, 짧은 네가티브 펄스를 인가하여 트랩된 전자를 제거할 수 있으며(디트랩(detrap)),
온 상태에서는 게이트와 동일한 파형을 유지하여 온-전류(on current)를 향상시킬 수 있다.
도 5는 본 발명의 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치의 구동 방법을 나타내는 타이밍도이다. 여기서는 상기 도 4a 및 도 4b의 실시예에 따른 전자 장치의 구동 방법을 나타낸 것이다.
도 4a, 도 4b 및 도 5(a)를 참조하면, 고전자 이동도 트랜지스터를 포함하는 전자 장치에서, 고전자 이동도 트랜지스터(100)가 턴오프된 상태에서 드레인 전극(144)에는 고전압, 예컨대 수백 ~ 수천 볼트 전압이 걸릴 수 있다. 이에 따라, 게이트 전극(150)으로부터 드레인 전극(144) 측의 채널 공급층(130) 또는 보호층(160)과 채널 공급층(130) 사이의 경계면에 전자가 트랩될 수 있다. 또한, 채널에서의 핫 전자(hot electron)가 채널 공급층(130)에 트랩될 수 있다. 이와같이 트랩된 전자로 인하여 고전자 이동도 트랜지스터(100)가 턴온되는 경우 전류 붕괴 현상이 발생될 수 있다.
고전자 이동도 트랜지스터(100)의 게이트 전극(150)에 게이트를 턴온시키는 게이트 전압(Vg)을 인가하여 고전자 이동도 트랜지스터(100)를 턴-온하기 전에 콘츄롤 전극(170)에 네거티브 콘트롤 전압(-Vc)을 인가한다. 콘트롤 전극(170)에 인가된 네거티브 콘츄롤 전압(-Vc)은 채널 공급층(130)에 트랩된 전자를 채널층(120), 특히 2DEG(122)에서 전자를 공핍된 영역으로 이동시킨다. 이러한 과정을 디트랩(detrap)이라 할 수 있다. 게이트 전압(Vg)은 약 10 내지 12V 일 수 있으며, 네거티브 콘트롤 전압(-Vc)은 약 -5 내지 -20V 일 수 있다. 그리고, 게이트 전극(150)에 게이트 전압(Vg)을 인가하면, 고전자 이동도 트랜지스터(100)를 전류 붕괴 현상을 최소화하면서 턴온시킬 수 있다. 네거티브 콘트롤 전압(-Vc) 인가 시점이 게이트 전압 인가 시점보다 빠를 수 있으며, 반드시 이에 한정되는 것은 아니다. 예를 들어, 게이트 전압은 콘트롤 전압과 동시에 인가될 수 있다.
도 4a, 도 4b 및 도 5(b)를 참조하면, 고전자 이동도 트랜지스터(100)의 게이트 전극(150)에 게이트 전압(Vg)을 인가하여 고전자 이동도 트랜지스터(100)를 턴온할 때, 콘츄롤 전극(170)에 포지티브 콘트롤 전압(+Vc)을 인가할 수 있다. 콘트롤 전극(170)에 인가된 포지티브 콘트롤 전압(+Vc)은 채널층(120)의 전자를 2DEG(122)의 전자가 공핍된 영역으로 이동시킬 수 있다. 이 과정을 채널 강화(channel enhancement)라 칭할 수 있다. 이 때, 콘트롤 전극(170)은 게이트 전극(150)과 같은 역할을 수행할 수 있다. 게이트 전압(Vg)은 약 10 내지 12V 일 수 있으며, 포지티브 콘트롤 전압(+Vc)은 약 5 내지 20V 일 수 있다. 게이트 전극(150)에 게이트 전압(Vg)을 인가하면, 전류 붕괴가 거의 없이 고전자 이동도 트랜지스터(100)를 턴온시킬 수 있다. 여기서, 콘트롤 전압과 게이트 전압 인가가 동시에 이루어지는 것을 개시하였으나, 본 실시예는 반드시 이에 한정되지 않는다. 예를 들어, 게이트 전압이 콘트롤 전압보다 먼저 인가될 수 있으며, 그 반대일 수 있다.
도 5(c)는 도 5(a) 및 도 5(b)의 구동 방법을 결합한 것으로 도 4a, 도 4b 및 도 5(c)를 참조하면, 고전자 이동도 트랜지스터(100)의 게이트 전극(150)에 게이트 전압(Vg)을 인가하여 고전자 이동도 트랜지스터(100)를 턴온하기 전에 콘트롤 전극(170)에 네거티브 전압(-Vc)을 인가한다. 콘트롤 전극(170)에 인가된 콘트롤 전압(-Vc)은 채널 공급층(130)에 트랩된 전자를 채널층(120), 특히 2DEG(122)의 전자가 공핍된 영역으로 이동시킨다(디트랩(detrap)). 그리고, 고전자 이동도 트랜지스터(100)의 게이트 전극(150)에 게이트 전압(Vg)을 인가하여 고전자 이동도 트랜지스터(100)를 턴온할 때, 콘트롤 전극(170)에 포지티브 콘트롤 전압(+Vc)을 인가한다. 콘트롤 전극(170)에 인가된 포지티브 콘트롤 전압(+Vc)은 채널층(120)의 전자를 2DEG(122)에서 전자가 공핍된 영역으로 이동시킨다(채널 강화(channel enhancement)). 포지티브 콘트롤 전압(+Vc) 인가는 게이트 전압(Vg) 인가와 동시에 종료될 수 있다. 게이트 전극(150)에 게이트 전압(Vg)을 인가하면, 전류 붕괴가 거의 없이 파워 소자(100)는 턴온될 수 있다.
개시된 실시예에서는 보호층 상에 콘트롤 전극이 형성된 전자 장치의 예를 개시하였으나, 본 실시예는 이에 한정되지 않으며, 보호층없이 콘트롤 전극이 채널 공급층 상에 형성될 수 있다. 그리고, 기판은 도전성 기판이며, 콘트롤 전극으로 이용될 수 있다. 또한, 기판 및 버퍼층이 제거되고 채널층 하부에 콘트롤 전극이 형성될 수도 있다. 또한, 게이트 하부에 채널 공핍층이 더 형성될 수도 있다. 그리고, 채널 공급층과 채널층의 일부가 오목한 구조(recessed structure)일 수도 있다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: 파워 소자 110: 기판
112: 버퍼층 120: 채널층
122: 2DEG 130: 채널 공급층
142: 소스 전극 144: 드레인 전극
150: 게이트 전극 160: 보호층
170: 콘트롤 전극 Vg: 게이트 전압
Vc: 콘트롤 전압
112: 버퍼층 120: 채널층
122: 2DEG 130: 채널 공급층
142: 소스 전극 144: 드레인 전극
150: 게이트 전극 160: 보호층
170: 콘트롤 전극 Vg: 게이트 전압
Vc: 콘트롤 전압
Claims (9)
- 제 1트랜지스터 및 제 2트랜지스터를 포함하며,
상기 제 1트랜지스터의 소스 전극과 상기 제 2트랜지스터의 드레인 영역이 전기적으로 연결되며, 상기 제 1트랜지스터의 게이트 전극과 상기 제 2트랜지스터의 소스 영역이 전기적으로 연결되며,
상기 제 1트랜지스터는,
채널층;
상기 채널층 상에 형성된 채널 공급층;
상기 상기 채널 공급층의 일영역 상에 형성된 게이트 전극;
상기 게이트 전극의 양측부에 형성된 소스 전극과 상기 드레인 전극; 및
상기 채널층 또는 상기 채널 공급층의 일영역 상에 형성된 콘츄롤 전극을 포함하는 고전자 이동도 트랜지스터를 포함하는 전자 장치. - 제 1항에 있어서,
상기 제 1트랜지스터의 콘츄롤 전극과 상기 제 2트랜지스터의 게이트 전극은 전기적으로 연결된 고전자 이동도 트랜지스터를 포함하는 전자 장치. - 제 1항에 있어서,
상기 제 1트랜지스터는 고전자 이동도 트랜지스터이며,
상기 제 2트랜지스터는 MOSFET인 고전자 이동도 트랜지스터를 포함하는 전자 장치. - 제 1항에 있어서,
상기 채널 공급층 및 상기 게이트 전극 상에 형성된 보호층; 및
상기 보호층 상에 형성된 콘츄롤 전극;을 포함하는 고전자 이동도 트랜지스터를 포함하는 전자 장치. - 제 1 항에 있어서,
상기 콘트롤 전극은 상기 게이트 전극 및 상기 드레인 전극 사이에 형성된 고전자 이동도 트랜지스터를 포함하는 전자 장치. - 제 1 항에 있어서,
상기 콘트롤 전극은 상기 채널층 하부에 형성된 고전자 이동도 트랜지스터를 포함하는 전자 장치. - 제 2항의 전자 장치의 구동 방법에 있어서,
턴온 동작 시 상기 제 1트랜지스터의 상기 콘츄롤 게이트를 통하여 양의 바이어스를 인가하여, 상기 제 1트랜지스터의 채널(2DEG)의 공핍 현상을 보상하는 고전자 이동도 트랜지스터를 포함하는 전자 장치의 구동 방법. - 제 1항의 전자 장치의 구동 방법에 있어서,
상기 제 1트랜지스터의 상기 콘츄롤 전극에 네거티브 콘트롤 전압(-Vc)을 인가하며,
상기 게이트 전극에 게이트를 턴온시키는 게이트 전압(Vg)을 인가하여 고전자 이동도 트랜지스터를 턴-온시키는 고전자 이동도 트랜지스터를 포함하는 전자 장치의 구동 방법. - 제 1항에 있어서,
상기 제 1트랜지스터의 상기 게이트 전극에 게이트 전압(Vg)을 인가하여 상기 제 1트랜지스터를 턴온할 때,
상기 콘츄롤 전극에 포지티브 콘트롤 전압(+Vc)을 인가하는 고전자 이동도 트랜지스터를 포함하는 전자 장치의 구동 방법.
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| KR20130123595A KR20150044325A (ko) | 2013-10-16 | 2013-10-16 | 고전자 이동도 트랜지스터를 포함하는 전자 장치 |
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| KR (1) | KR20150044325A (ko) |
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2013
- 2013-10-16 KR KR20130123595A patent/KR20150044325A/ko not_active Application Discontinuation
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