KR20150065068A - 고전자 이동도 트랜지스터 및 이를 포함하는 전자 장치 - Google Patents
고전자 이동도 트랜지스터 및 이를 포함하는 전자 장치 Download PDFInfo
- Publication number
- KR20150065068A KR20150065068A KR1020130150163A KR20130150163A KR20150065068A KR 20150065068 A KR20150065068 A KR 20150065068A KR 1020130150163 A KR1020130150163 A KR 1020130150163A KR 20130150163 A KR20130150163 A KR 20130150163A KR 20150065068 A KR20150065068 A KR 20150065068A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- channel
- substrate
- electron mobility
- high electron
- Prior art date
Links
- 239000000758 substrate Substances 0.000 claims abstract description 65
- 239000003990 capacitor Substances 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims description 249
- 238000000034 method Methods 0.000 claims description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 239000011229 interlayer Substances 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 229910003460 diamond Inorganic materials 0.000 claims description 4
- 239000010432 diamond Substances 0.000 claims description 4
- 239000000463 material Substances 0.000 description 25
- 239000004065 semiconductor Substances 0.000 description 24
- 229910002704 AlGaN Inorganic materials 0.000 description 10
- 230000005533 two-dimensional electron gas Effects 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 239000004020 conductor Substances 0.000 description 8
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 8
- 230000005283 ground state Effects 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 239000012790 adhesive layer Substances 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 230000010287 polarization Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- 239000002356 single layer Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- 229910052741 iridium Inorganic materials 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910004166 TaN Inorganic materials 0.000 description 2
- -1 at least one of Al Chemical class 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
고전자 이동도 트랜지스터 및 이를 포함하는 전자 장치에 대해 개시된다. 개시된 고전자 이동도 트랜지스터는 기판의 제 1면 상에 형성된 채널층, 채널 공급층, 게이트 구조체, 소스 및 드레인을 형성시키고, 기판의 제 2면과 캐패시터 구조체를 연결시킴으로써, 기판을 그라운드 상태화할 수 있다. 캐패시터 구조체는 절연층을 포함할 수 있다.
Description
본 개시는 고전자 이동도 트랜지스터에 관한 것으로, 자세하게는 전류 붕괴(current cllapse)를 방지할 수 있으며, 노멀리 오프(Normally off) 특성을 지니는 고전자 이동도 트랜지스터 및 이를 포함하는 전자 장치에 관한 것이다.
전력 변환 시스템에 있어서, 반도체 스위칭 소자의 효율이 전체 시스템의 효율을 좌우한다. 반도체 스위칭 소자로 실리콘(silicon)을 이용한 파워 MOSFET (Metal Oxide Semiconductor Field Effect Transistor)나 IGBT (Iusulated Gate Bipolar Transistor)가 사용되었다. 그러나 실리콘의 물성 한계와 제조공정의 한계 등으로 인해, 실리콘을 기반으로 하는 파워소자의 효율을 증가시키는 것이 어렵다.
이러한 실리콘의 재료적인 한계를 벗어나기 위한 시도로서, Ⅲ-Ⅴ족 계열의 화합물 반도체를 이용한 고전자 이동도 트랜지스터(High electron mobility transistor)에 대한 연구가 활발히 진행되고 있다. 고전자 이동도 트랜지스터는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함할 수 있다. 고전자 이동도 트랜지스터에서 상대적으로 큰 분극률을 갖는 반도체층은 그와 이종 접합된 다른 반도체층에 2차원 전자가스(2-dimensional electron gas: 2DEG)를 유발할 수 있다.
고전자 이동도 트랜지스터의 구동 과정의 onn/off 스위칭에서, 드레인 전극에는 고전압이 걸릴 수 있으며, 이에 따라 게이트 전극으로부터 전자가 드레인 전극 측의 채널 공급층 또는 그 표면에 트랩될 수 있다. 또한, 채널에서의 핫 전자(hot electron)가 채널 공급층에 트랩될 수 있다. 고전자 이동도 트랜지스터의 오프 상태에서 온 상태로 전환 시, 트랩된 전자가 트랩 사이트로부터 빠져나오지 못해 채널의 일부 영역이 공핍되면서 소자 저항이 증가하여 전류 붕괴(current collapse) 현상이 발생할 수 있다. 또한 전자 트랩과 별도로 오프(off)에서 온(on)으로 동작 시 드레인 전압은 고전압에서 저전압으로 변한다. 이 때, 드레인과 실리콘 기판 사이의 캐패시티브 커플링(capacitive coupling)에 의해 기판에 음의 전압이 인가될 수 있고, 이로 인한 채널 공핍이 발생하여 전류 붕괴 현상을 유발할 수 있다. 전류 붕괴 현상으로 인하여 고전자 이동도 트랜지스터의 저항 및 발열이 증가하여 소자 열화가 촉진될 수 있다.
개시된 실시예에서는 고전자 이동도 트랜지스터의 구동 과정, 즉 온/오프 스위칭 과정에서 캐패시티브 커플링에 의한 전류 붕괴를 감소시킬 수 있는 구조를 지닌 고전자 이동도 트랜지스터 및 이를 포함하는 전자 장치를 제공한다.
본 발명의 실시예에서는,
기판의 제 1면 상에 형성된 채널층,
상기 채널층 상에 형성된 채널 공급층;
상기 채널 공급층의 일영역 상에 형성된 중간층 및 게이트 전극;
상기 게이트 전극 양측에 각각 형성된 소스 및 드레인; 및
상기 기판의 제 2면에 형성된 캐패시터 구조체;를 포함하는 고전자 이동도 트랜지스터를 제공할 수 있다.
상기 캐패시터 구조체는, 상기 기판의 제 2면 상에 형성된 절연층;을 포함할 수 있다.
상기 기판 및 상기 채널층 사이에 형성된 버퍼층을 더 포함하며, 상기 절연층의 두께를 T1이라 하고, 상기 채널층 및 상기 버퍼층의 두께의 합을 Tc1이라 할 때, 상기 절연층 두께와 채널층 및 버퍼층의 두께의 합은 T1 < Tc1/5의 관계를 지닐 수 있다.
상기 캐패시터 구조체는, 상기 절연층 상에 형성된 전도층;을 포함할 수 있다.
상기 캐패시터 구조체는, 상기 기판의 제 2면 상에 형성된 전도층; 및
상기 전도층 상에 형성된 절연층;을 포함할 수 있다.
상기 기판 및 상기 채널층 사이에 형성된 버퍼층을 더 포함하며, 상기 절연층의 두께는 상기 채널층 및 버퍼층의 두께의 합보다 작을 수 있다.
상기 기판 및 상기 전도층 사이에 형성된 접합층을 포함할 수 있다.
상기 기판은 실리콘 기판일 수 있다.
상기 소스는 상기 게이트 전극을 둘러싸는 구조로 형성되며,
상기 게이트 전극, 소스 및 드레인 사이에 형성된 층간 절연막을 포함할 수 있다.
상기 절연층은 AlN 또는 다이아몬드로 형성될 수 있다.
또한, 본 발명의 실시예에서는,
기판의 제 1면 상에 형성된 채널층,
상기 채널층 상에 형성된 채널 공급층;
상기 채널 공급층의 일영역 상에 형성된 중간층 및 게이트 전극;
상기 게이트 전극 양측에 각각 형성된 소스 및 드레인; 및
상기 기판의 제 2면에 형성된 절연층;을 포함하며,
상기 절연층은 하부 구조체 상에 형성되며,
상기 소스 및 상기 하부 구조체는 캐패시터와 전기적으로 연결된 고전자 이동도 트랜지스터를 제공할 수 있다.
상기 절연층과 하부 구조체 사이에 형성된 전도층을 더 포함할 수 있다.
상기 전도층과 상기 하부 구조체 사이에 형성된 접착층을 더 포함할 수 있다.
개시된 실시예에 따르면, 고전자 이동도 트랜지스터의 바디, 즉 기판을 그라운드(ground)시켜 소스와 동일한 포텐셜(potential)을 유지시킬 수 있는 구성을 지닌 고전자 이동도 트랜지스터를 포함하는 전자 장치를 제공할 수 있다. 고전자 이동도 트랜지스터의 기판을 그라운드 상태 또는 버추얼 그라운드 상태로 형성함으로써 전류 붕괴 현상을 감소시키며 전자 장치의 온-저항을 감소시키며, 열화를 방지할 수 있다.
도 1 내지 도 3은 본 발명의 실시예에 따른 전자 장치의 고전자 이동도 트랜지스터를 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치의 회로도를 개략적으로 나타낸 도면이다.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 고전자 이동도 트랜지스터에 제조 방법을 예시적으로 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치의 회로도를 개략적으로 나타낸 도면이다.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 고전자 이동도 트랜지스터에 제조 방법을 예시적으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치에 대해 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것일 수 있다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1 내지 도 3은 본 발명의 실시예에 따른 전자 장치의 고전자 이동도 트랜지스터를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 의한 고전자 이동도 트랜지스터(10)는 기판(100)의 제 1면 상에 형성된 버퍼층(101), 채널층(102) 및 채널 공급층(104)을 포함할 수 있다. 채널 공급층(104)의 일영역 상에는 게이트 구조체(106, 108)가 형성될 수 있으며, 게이트 구조체(106, 108)는 중간층(106) 및 게이트 전극(108)을 포함할 수 있다. 게이트 구조체(106, 108) 양측에는 각각 소스(112a, 112b, 112c) 및 드레인(114)이 형성될 수 있다. 도 1에서는 소스(112a, 112b, 112c) 및 드레인(114)이 채널층(102)의 노출면 상에 형성된 예를 나타내었으나, 이에 한정된 것이 아니며, 소스(112a, 112b, 112c) 및 드레인(114)은 채널 공급층(104) 상에 형성될 수 있다. 게이트 구조체(106, 108)와 소스(112a, 112b, 112c) 및 드레인(114) 사이에는 층간 절연막(110)이 형성될 수 있다.
기판(100)의 제 2면에는 캐패시터(capacitor) 구조체가 형성될 수 있다. 기판(100)의 제 2면 상에는 절연층(120)이 형성될 수 있으며, 선택적으로 절연층(120) 상에는 전도층(122)이 더 형성될 수 있다. 기판(100)의 제 2면에 절연층(120) 또는 절연층(120)과 전도층(122)을 형성시킴으로써 캐패시터(capacitor) 구조체를 형성할 수 있고, 이에 의해 기판(100)을 그라운드(ground) 상태 또는 버추얼 그라운드(virtual ground) 상태로 설정할 수 있다. 고전자 이동도 트랜지스터의 구동 시, 오프(off) 상태에서 온(on) 상태로 스위칭을 시키는 경우 기판(100)에 네가티브 바이어스(negative bias)가 인가될 수 있으며, 이에 의하여 채널층(102)의 채널 영역에 디플리션(depletion) 현상에 따라 온 저항이 증가할 수 있다. 본 발명의 실시예에 의한 고전자 이동도 트랜지스터의 경우, 도 1에 나타낸 바와 같은 구조에 의하여 기판(100)을 그라운드 상태로 설정하여 전류 붕괴 현상과 온 저항값의 증가 현상을 방지할 수 있다. 이 때, 절연층(120)의 두께를 T1이라 하고, 채널층(102)과 버퍼층(101)의 두께의 합을 Tc1이라 하면, 절연층(120)의 두께와 채널층(102) 및 버퍼층(101)의 두께의 합과의 관계는 T1 < Tc1/5로 나타낼 수 있다.
도 2에서는 기판(100)의 제 2면에 형성된 캐패시터 구조체를 포함하며, 고전자 이동도 트랜지스터(20)가 패키지 프레임(240) 상에 형성된 예를 나타내었다.
도 2를 참조하면, 본 발명의 실시예에 의한 고전자 이동도 트랜지스터(20)는 기판(100)의 제 1면 상에 형성된 버퍼층(101), 채널층(102) 및 채널 공급층(104)을 포함할 수 있다. 채널 공급층(104)의 일영역 상에는 게이트 구조체(106, 108)가 형성될 수 있으며, 게이트 구조체(106, 108)는 중간층(106) 및 게이트 전극(108)을 포함할 수 있다. 게이트 구조체(106, 108) 양측에는 각각 소스(112a, 112b, 112c) 및 드레인(114)이 형성될 수 있다. 게이트 구조체(106, 108)와 소스(112a, 112b, 112c) 및 드레인(114) 사이에는 층간 절연막(110)이 형성될 수 있다.
기판(100)의 제 2면에는 캐패시터 구조체(220, 230)가 형성될 수 있다. 기판(100)의 제 2면 상에는 전도층(220)이 형성될 수 있으며, 전도층(220) 상에는 절연층(230)이 형성될 수 있다. 기판(100)의 제 2면에 전도층(220) 및 절연층(230)을 형성함으로써, 캐패시터 구조체를 형성할 수 있으며 기판(100)을 그라운드 상태 또는 버추얼 그라운드 상태로 설정할 수 있다. 절연층(120)의 두께를 T2라 하고, 채널층(102)과 버퍼층(101)의 두께의 합을 Tc2라 하면, 절연층(120)의 두께는 채널층(102) 및 버퍼층(101)의 두께의 합보다 작을 수 있으며, 이를 T2 < Tc2인 관계로 나타낼 수 있다. 기판(100)과 전도층(220) 사이에는 전도성 페이스트로로 형성된 접착층(210)을 더 포함할 수 있다.
도 3에서는 고전자 이동도 트랜지스터(30)가 패키지 프레임(340) 상에 형성되며, 소스(112a, 112b, 112c)와 패키지 프레임(340)이 외부의 캐패시터(C)와 연결된 구조를 나타내었다.
도 3을 참조하면, 본 발명의 실시예에 의한 고전자 이동도 트랜지스터(30)는 기판(100)의 제 1면 상에 형성된 버퍼층(101), 채널층(102) 및 채널 공급층(104)을 포함할 수 있다. 채널 공급층(104)의 일영역 상에는 게이트 구조체(106, 108)가 형성될 수 있으며, 게이트 구조체(106, 108)는 중간층(106) 및 게이트 전극(108)을 포함할 수 있다. 게이트 구조체(106, 108) 양측에는 각각 소스(112a, 112b, 112c) 및 드레인(114)이 형성될 수 있다. 게이트 구조체(106, 108)와 소스(112a, 112b, 112c) 및 드레인(114) 사이에는 층간 절연막(110)이 형성될 수 있다.
기판(100)의 제 2면 상에는 절연층(310)이 형성될 수 있다. 그리고, 절연층(310) 상에는 선택적으로 전도층(320)이 더 형성될 수 있다. 이와 같은 구조를 지닌 고전자 이동도 트랜지스터(30)는 하부 구조체, 즉 패키지 프레임(340) 상에 형성될 수 있다. 전도층(320)과 패키지 프레임(340) 사이에는 전도성 패이스트로 형성된 접착층(330)이 더 형성될 수 있다. 캐패시터(C)는 절연 물질층(insulator) 양쪽에 각각 형성된 전극층을 지닌 MIM(metal-insulator-metal) 형태일 수 있으며, 전극층들은 소스(112a, 112b, 112c) 및 하부 구조체, 즉 패키지 프레임(340)과 각각 전기적으로 연결될 수 있다. 도 3의 절연층(310)의 두께는 제한이 없다. 캐패시터(C)가 소스(112a, 112b, 112c) 및 패키지 프레임(340)과 각각 전기적으로 연결됨으로써 기판(100)은 그라운드 상태 또는 버추얼 그라운드 상태가 될 수 있다.
도 4는 본 발명의 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치의 회로도를 개략적으로 나타낸 도면이다.
도 4를 참조하면, 본 발명의 실시예에 따른 고전자 이동도 트랜지스터를 포함하는 전자 장치는, 소스(112a, 112b, 112c)와 기판(100)과 연결될 수 있는 캐패시터(C)를 포함할 수 있으며, 기판(100)은 그라운드로 설정될 수 있다. 이와 같은 구조를 지닌 고전자 이동도 트랜지스터는 전류 붕괴 현상을 감소시킬 수 있으며, 구동 시 온-저항을 감소시키며, 열화를 방지할 수 있다.
이하, 도 1 내지 도 3에 나타낸 본 발명의 실시예에 의한 고전자 이동도 트랜지스터를 포함하는 전자 소자의 각 층에 대해 설명하고자 한다.
기판(100)은 실리콘(Si)으로 형성된 실리콘 기판일 수 있다. 기판(100)의 제 1면은 기판(100)의 상면일 수 있으며, 기판(100)의 제 2면은 기판(100)의 하면일 수 있으며, 그 반대일 수 있다.
버퍼층(101)은 기판(100)과 채널층(102) 사이의 격자상수 및 열팽창계수 차이를 완화시키기 위하여 선택적으로 형성된 것으로, 경우에 따라서는 형성되지 않을 수 있다. 버퍼층(101)은 질화물로 형성될 수 있으며, Al, Ga, In 및 B 중 적어도 하나의 물질을 포함할 수 있다. 버퍼층(101)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y=1)의 화학식을 지닐 수 있으며, 예를 들어 버퍼층(101)은 AlN, GaN, AlGaN, InGaN, AlInN 또는 AlGaInN를 포함할 수 있다. 버퍼층(101)은 단층 또는 다층 구조로 형성된 것일 수 있다. 그리고, 선택적으로 기판(100)과 버퍼층(101) 사이에는 반도체 물질층의 성장을 위한 시드층(seed layer)이 더 구비될 수 있다.
채널층(102)은 제 1반도체 물질로 형성될 수 있다. 채널층(102)은 소스 전극(112a, 112b, 112c)와 드레인(114) 사이에 채널 영역(channel region)을 형성할 수 있는 층으로서, 단층 또는 다층으로 형성될 수 있다. 채널층(102)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y=1)의 화학식을 지닌 반도체 물질로 형성될 수 있다. 예를 들어 채널층(102)은 AlN, GaN, InN, InGaN, AlGaN, AlInN 및 AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함할 수 있다. 다만, 채널층(102)의 물질은 이에 한정된 것이 아니며, 그 내부에 2차원 전자 가스(2-dimensional electron gas)(이하, 2DEG)이 형성될 수 있는 물질이라면 채널층(102)으로 사용될 수 있다. 채널층(102)은 언도핑된 층일 수 있지만, 경우에 따라서는 소정의 불순물이 도핑된 층일 수 있다.
채널층(102)에서는 자발 분극(Spontaneous polarization)(PSP)과 인장 응력(tensile strain)으로 인한 피에조 분극(Piezo polarization)(PPE)에 의해 2DEG층이 형성될 수 있다. 예를 들어, 채널층(102)은 GaN을 포함하여 형성될 수 있으며, 이 경우, 채널층(102)은 언도핑된 GaN층이 될 수 있으며, 소정의 불순물이 도핑된 GaN층이 될 수도 있다. GaN계 반도체 물질은 에너지 밴드갭이 크고, 높은 열적·화학적 안정성, 높은 전자 포화속도(∼3×107 cm/sec) 등 우수한 물성을 가지고 있어 광소자 뿐만 아니라 고주파·고출력용 전자 소자로의 응용이 가능하다. GaN계 반도체 물질을 이용한 전자 소자는 높은 항복 전계(∼3×106 V/cm), 높은 최대 전류밀도, 안정된 고온 동작 특성, 높은 열전도도 등 다양한 특성을 가지고 있다. GaN계 이종접합구조를 이용하여 형성된 고전자 이동도 트랜지스터의 경우, 채널층(102)과 채널 공급층(104) 사이의 밴드 불연속(band-discontinuity)이 크기 때문에 접합 계면에 전자가 높은 농도로 집중될 수 있어 전자이동도(electron mobility)를 높일 수 있다. 채널층(102)의 두께는 수백 nm 이하일 수 있다.
채널 공급층(104)은 제 2반도체 물질로 형성될 수 있다. 채널 공급층(104)은 채널층(102)과 분극 특성, 에너지 밴드갭(bandgap), 격자 상수 중 적어도 하나가 다른 반도체 물질을 포함할 수 있다. 채널 공급층(104)은 채널층(102)보다 분극률 및/또는 에너지 밴드갭이 큰 물질을 포함할 수 있다. 채널 공급층(104)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질로 형성될 수 있으며, 단층 또는 다층 구조를 지닐 수 있다. 예를 들어, 채널 공급층(104)은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y=1)의 화학식을 지닌 반도체 물질을 포함할 수 있다. 채널 공급층(104)은 AlGaN, AlInN, InGaN, AlN, AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함할 수 있다. 채널 공급층(104)은 소정의 불순물로 도핑된 층이거나, 불순물이 도핑되지 않은 미도핑된(undoped) 층일 수 있다. 채널 공급층(104)의 두께는 수십 nm 이하일 수 있다.
채널 공급층(104)은 채널층(102)에 2차원 전자가스(2DEG)를 유발할 수 있다. 여기서, 2차원 전자가스는 채널층(102)과 채널공급층(104)의 계면에 인접하는 채널층(102) 내에 형성될 수 있다. 채널층(102)에 형성된 2차원 전자가스는 소스(112a, 112b, 112c)와 드레인(114) 사이의 전류 통로 즉, 채널로 이용될 수 있다.
소스(112a, 112b, 112c)와 드레인(114)는 전도성 물질로 형성될 수 있다. 전도성 물질은 금속, 합금, 전도성 금속 산화물 또는 전도성 금속 질화물을 포함할 수 있다. 예를 들어, 전도성 물질은 Ag, Cu, Au, Al, Pt, Ni, Ti, Pd, Ir, W, Mo, Ta, TiN, TaN 및 WN 중 적어도 하나의 물질을 포함할 수 있다. 소스(112a, 112b, 112c)는 게이트 구조체(106, 108)을 둘러싸는 구조를 지니도록 형성될 수 있으며, 예를 들어, 소스(112a, 112b, 112c)는 제 1영역(112a), 제 2영역(112b) 및 제 3영역(112c)을 포함하며, 여기서 제 3영역(112c)는 게이트 구조체(106, 108)의 상방으로 연장되어 형성될 수 있다. 또한, 소스(112a, 112b, 112c)와 드레인(114)은 2차원 전자가스를 채널로 이용할 수 있는 다양한 구조를 지닐 수 있다. 도 1에서는 소스(112a, 112b, 112c)와 드레인(114)이 채널층(102)의 표면 상에 형성되며, 채널 공급층(104)이 소스(112a, 112b, 112c)와 드레인(114) 사이의 채널층(102)의 표면 상에 형성된 구조를 나타내었다. 그러나 이에 한정된 것은 아니며, 소스(112a, 112b, 112c)와 드레인(114)은 채널 공급층(104)의 표면 상에 형성된 것일 수 있다.
중간층(106)은 디플리션 형성부라고도 할 수 있으며, 채널층(102)의 2차원 전자가스(2DEG)에 디플리션 영역(depletion region)을 형성하는 역할을 할 수 있다. 중간층(106)에 의하여, 그 하부의 채널 공급층(104) 부분의 전도대(conduction band)의 에너지와 가전자대(valence band) 에너지가 높아질 수 있고, 중간층(106)에 대응되는 채널층(102) 영역에 2차원 전자가스(2DEG)의 디플리션 영역이 형성될 수 있다. 이에 따라 중간층(106)에 대응하는 채널층(102) 영역에는 2차원 전자가스가 끊어지거나 감소될 수 있다. 2차원 전자가스(2DEG)가 끊어진 영역을 '단절 영역'이라 할 수 있으며, 이러한 단절 영역에 의해 본 발명의 실시예에 따른 고전자 이동도 트랜지스터는 노멀리-오프(normally-off) 특성을 가질 수 있다. 노멀리 오프(Normally off) 구조란 게이트 전극(108)에 전압이 인가되지 않는 경우에, 즉, 노멀(normal) 상태일 때에 고전자 이동도 트랜지스터가 오프(off) 상태이며, 게이트 전극(108)에 전압이 인가되는 때에 고전자 이동도 트랜지스터가 온(on) 상태가 되는 구조를 말한다. 중간층(106)는 p형 반도체 물질을 포함할 수 있으며, p형 불순물로 도핑된 반도체층이 될 수 있다. 그리고, 중간층(106)은 Ⅲ-Ⅴ족 계열의 질화물 반도체를 포함할 수 있다. 중간층(106)은 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나를 포함할 수 있고, 여기에 p형 불순물로 도핑될 수 있다. 예를 들어, 중간층(106)은 p-GaN층 또는 p-AlGaN층일 수 있다. 중간층(106)은 단층 또는 다층 구조로 형성될 수 있다. 중간층(106)은 수백 nm 이하의 두께로 형성할 수 있으며, 예를 들어 30 내지 200nm의 두께로 형성할 수 있다.
게이트 전극(108)은 드레인(114)에 비해 소스(112a, 112b, 112c)에 가까운 채널 공급층(104) 상에 형성될 수 있다. 게이트 전극(108)은 전도성 물질로 형성될 수 있으며, 금속, 합금, 전도성 금속 산화물 또는 전도성 금속 질화물을 포함할 수 있다. 예를 들어, 게이트 전극(108)은 Ag, Cu, Au, Al, Pt, Ni, Ti, Pd, Ir, W, Mo, Ta, TiN, TaN 및 WN 중 적어도 하나의 물질을 포함할 수 있다.
층간 절연막(110)은 절연 물질로 형성될 수 있으며, 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 알루미늄 질화물, 하프늄 산화물 등으로 형성될 수 있다.
절연층(120, 230, 310)은 절연 물질로 형성될 수 있으며, 실리콘 산화물보다 높은 유전율을 지닌 물질로 형성될 수 있다. 그리고, 절연층(120, 230, 310)은 고전자 이동도 트랜지스터의 발열을 외부로 방출하는데 유리하도록 열전도도가 높은 물질로 형성될 수 있다. 예를 들어 절연층(120, 230, 310)은 알루미늄 질화물(AlN)이나 다이아몬드 등으로 형성될 수 있다.
전도층(122, 220, 320)은 전도성 물질로 형성될 수 있으며, 예를 들어 Ag, Cu, Au, Al, Pt, Ni, Ti, Pd, Ir, W, Mo, Ta, TiN, TaN 및 WN 등의 전도성 물질을 포함하는 금속, 합금, 전도성 금속 산화물 또는 전도성 금속 질화물 등으로 형성될 수 있다.
접착층(210, 330)은 전도성 페이스트를 포함하여 형성될 수 있으며, 예를 들어 Ag 페이스트로 형성될 수 있다. 도 1의 경우 접착층을 도시하지 않았으나, 도 1의 고전자 이동도 트랜지스터가 패키지 프레임 등의 하부 구조체 상에 장착되는 경우, 전도층(122)과 하부 구조체 사이에 전도성 페이스트로 형성된 접착층이 마련될 수 있다.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 고전자 이동도 트랜지스터에 제조 방법의 예를 나타낸 도면이다. 여기서는 도 1에 나타낸 본 발명 실시예에 따른 고전자 이동도 트랜지스터의 제조 공정의 예를 나타낸 것이다. 본 발명의 실시예에 따른 고전자 이동도 트랜지스터는 CVD(chemical vapor deposition: 화학 기상 증착), PVD(physical vapor deposition: 물리 기상 증착) 또는 ALD(atomic layer deposotion: 원자층 증착) 공정 등 제한없이 이용하여 형성될 수 있다.
도 5a를 참조하면, 기판(100)의 제 1면 상에 버퍼층(101), 채널층(102) 및 채널 공급층(104)을 순차적으로 형성할 수 있다. 기판(100)은 실리콘(Si) 기판을 이용할 수 있다. 버퍼층(101)은 그 상부에 형성되는 채널층(102)의 결정성 저하를 방지하기 위해 형성한 것으로, 버퍼층(101)은 AlN, GaN, InN, AlGaN, InGaN, AlInN, AlGaInN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성시킬 수 있다. 버퍼층(101)을 형성하기 전에 기판(100)에 시드층(seed layer)을 형성할 수 있다. 시드층 및 버퍼층(101)은 선택적으로 형성될 수 있다.
채널층(102)은 반도체 물질로 형성할 수 있으며, 예를 들어, AlN, GaN, InN, AlInN, InGaN, AlGaInN 또는 AlGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하여 형성할 수 있다. 채널층(102)은 언도핑된(undoped) 층일 수 있지만, 경우에 따라서는 소정의 불순물을 도핑하여 형성할 수 있다. 그리고, 채널 공급층(104)은 채널층(102)과 다른 반도체 물질로 형성할 수 있다. 채널 공급층(104)은 채널층(102) 상에서 에피탁시 성장(epitaxial growth)시킬 수 있다. 채널 공급층(104)은 Al, Ga 및 In 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조로 형성할 수 있다. 예를 들어, 채널 공급층(104)은 GaN, InN, AlGaN, AlInN, InGaN, AlN, AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 물질로 형성할 수 있다. 채널 공급층(130)은 언도핑된(undoped) 층일 수 있으며, 불순물이 도핑될 수 있다.
도 5b 및 도 5c를 참조하면, 채널 공급층(104) 상에 게이트 구조체(106, 108)을 형성시키고, 게이트 구조체(106, 108) 상에 층간 절연막(110)을 형성시킬 수 있다. 중간층(106)은 p형 반도체 물질로 형성할 수 있으며, 예를 들어 AlN, GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나의 물질을 포함하여 형성할 수 있다. 그리고, 중간층(106)은 p형 불순물을 도핑하여 p형 반도체 물질층으로 형성할 수 있다. 예를 들어, 중간층(106)은 p-GaN층 또는 p-AlGaN층일 수 있다. 그리고, 중간층(106) 상에 게이트 전극(108)을 형성할 수 있다. 게이트 전극(108)은 금속, 합금, 전도성 금속 산화물 또는 전도성 금속 질화물로 형성할 수 있다. 게이트 구조체(106, 108) 형성 공정 시 전극 물질의 종류에 따라 마스크, 식각 공정등을 제한없이 사용할 수 있다.
도 5d를 참조하면, 층간 절연막(100)의 양측부를 식각하여 전극 형성부(113a, 113b)를 형성시킨다. 전극 형성부(113a, 113b)는 소스 및 드레인의 위치를 한정하기 위하여 형성시킬 수 있다. 도 5d에서는 전극 형성부(113a, 113b)는 채널 공급층(104)의 양측부를 모두 식각하고, 채널층(102)의 일부 표면을 제거하여 형성된 예를 나타내었다. 그러나, 전극 형성부(113a, 113b)의 형태는 이에 한정된 것은 아니다.
도 5e를 참조하면, 전극 형성부(113a, 113b) 및 층간 절연막(110) 상에 전도성 물질을 증착한 뒤, 식각 공정에 의하여 소스(112a, 112b, 112c) 및 드레인(114)을 형성한다. 그리고, 기판(100)의 제 2면, 예를 들어 기판(100)의 하면에 절연 물질을 이용하여 절연층(120)을 형성한 뒤, 절연층(120) 상에 전도성 물질을 증착하여 전도층(122)을 형성할 수 있다. 절연층(120)은 절연 물질 중 전도성이 비교적 우수한 알루미늄 질화물(AlN)으로 형성할 수 있으며, 전도층(122)은 금속 등의 전도성 물질로 형성할 수 있다. 이러한 공정에 의하여, 고전자 이동도 트랜지스터를 제조할 수 있다.
지금까지 설명한 고전자 이동도 트랜지스터는 다양한 전자 장치에 이용될 수 있다. 예를 들어 파워소자(power device)로 사용될 수 있다. 그러나 본 발명의 실시예에 따른 고전자 이동도 트랜지스터의 적용 분야는 파워소자에 한정되지 않고, 다양하게 변화될 수 있다. 즉, 본 발명의 실시예에 따른 고전자 이동도 트랜지스터는 파워소자뿐 아니라, RF(radio frequency) 스위칭 소자 등의 그 밖에 다른 용도로도 사용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도면 상의 고전자 이동도 트랜지스터의 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 또한 고전자 이동도 트랜지스터도의 제조 방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 부가해서, 당업자라면 본 발명의 사상은 다른 반도체소자에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
10, 20, 30: 고전자 이동도 트랜지스터 100: 기판
101: 버퍼층 102: 채널층
104: 채널 공급층 106: 중간층
108: 게이트 전극 110: 층간 절연막
112a, 112b, 112c: 소스 114: 드레인
120, 230, 310: 절연층 122, 220, 320: 전도층
240, 340: 패키지 프레임
101: 버퍼층 102: 채널층
104: 채널 공급층 106: 중간층
108: 게이트 전극 110: 층간 절연막
112a, 112b, 112c: 소스 114: 드레인
120, 230, 310: 절연층 122, 220, 320: 전도층
240, 340: 패키지 프레임
Claims (16)
- 기판의 제 1면 상에 형성된 채널층,
상기 채널층 상에 형성된 채널 공급층;
상기 채널 공급층의 일영역 상에 형성된 중간층 및 게이트 전극;
상기 게이트 전극 양측에 각각 형성된 소스 및 드레인; 및
상기 기판의 제 2면에 형성된 캐패시터 구조체;를 포함하는 고전자 이동도 트랜지스터. - 제 1항에 있어서,
상기 캐패시터 구조체는,
상기 기판의 제 2면 상에 형성된 절연층;을 포함하는 고전자 이동도 트랜지스터. - 제 2항에 있어서,
상기 기판 및 상기 채널층 사이에 형성된 버퍼층을 더 포함하며,
상기 절연층의 두께를 T1이라 하고, 상기 채널층 및 상기 버퍼층의 두께의 합을 Tc1이라 할 때,
상기 절연층 두께와 채널층 및 버퍼층의 두께의 합은 T1 < Tc1/5의 관계를 지닌 고전자 이동도 트랜지스터. - 제 2항에 있어서,
상기 캐패시터 구조체는,
상기 절연층 상에 형성된 전도층;을 포함하는 고전자 이동도 트랜지스터. - 제 1항에 있어서,
상기 캐패시터 구조체는,
상기 기판의 제 2면 상에 형성된 전도층; 및
상기 전도층 상에 형성된 절연층;을 포함하는 고전자 이동도 트랜지스터. - 제 5항에 있어서,
상기 기판 및 상기 채널층 사이에 형성된 버퍼층을 더 포함하며,
상기 절연층의 두께는 상기 채널층 및 버퍼층의 두께의 합보다 작은 고전자 이동도 트랜지스터. - 제 5항에 있어서,
상기 기판 및 상기 전도층 사이에 형성된 접합층을 포함하는 고전자 이동도 트랜지스터. - 제 1항 내지 제 7항 중 어느 한 항에 있어서,
상기 기판은 실리콘 기판인 고전자 이동도 트랜지스터. - 제 1항 내지 제 7항 중 어느 한 항에 있어서,
상기 소스는 상기 게이트 전극을 둘러싸는 구조로 형성되며,
상기 게이트 전극, 소스 및 드레인 사이에 형성된 층간 절연막을 포함하는 고전자 이동도 트랜지스터. - 제 2항 내지 제 7항 중 어느 한 항에 있어서,
상기 절연층은 AlN 또는 다이아몬드로 형성된 고전자 이동도 트랜지스터. - 기판의 제 1면 상에 형성된 채널층,
상기 채널층 상에 형성된 채널 공급층;
상기 채널 공급층의 일영역 상에 형성된 중간층 및 게이트 전극;
상기 게이트 전극 양측에 각각 형성된 소스 및 드레인; 및
상기 기판의 제 2면에 형성된 절연층;을 포함하며,
상기 절연층은 하부 구조체 상에 형성되며,
상기 소스 및 상기 하부 구조체는 캐패시터와 전기적으로 연결된 고전자 이동도 트랜지스터. - 제 11항에 있어서,
상기 절연층과 하부 구조체 사이에 형성된 전도층을 더 포함하는 고전자 이동도 트랜지스터. - 제 12항에 있어서,
상기 전도층과 상기 하부 구조체 사이에 형성된 접착층을 더 포함하는 고전자 이동도 트랜지스터. - 제 11항 내지 제 13항 중 어느 한 항에 있어서,
상기 기판은 실리콘 기판인 고전자 이동도 트랜지스터. - 제 11항 내지 제 13항 중 어느 한 항에 있어서,
상기 소스는 상기 게이트 전극을 둘러싸는 구조로 형성되며,
상기 게이트 전극, 소스 및 드레인 사이에 형성된 층간 절연막을 포함하는 고전자 이동도 트랜지스터. - 제 11항 내지 제 13항 중 어느 한 항에 있어서,
상기 절연층은 AlN 또는 다이아몬드로 형성된 고전자 이동도 트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130150163A KR20150065068A (ko) | 2013-12-04 | 2013-12-04 | 고전자 이동도 트랜지스터 및 이를 포함하는 전자 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130150163A KR20150065068A (ko) | 2013-12-04 | 2013-12-04 | 고전자 이동도 트랜지스터 및 이를 포함하는 전자 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20150065068A true KR20150065068A (ko) | 2015-06-12 |
Family
ID=53503584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130150163A KR20150065068A (ko) | 2013-12-04 | 2013-12-04 | 고전자 이동도 트랜지스터 및 이를 포함하는 전자 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20150065068A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10134854B2 (en) | 2016-02-12 | 2018-11-20 | Electronics And Telecommunications Research Institute | High electron mobility transistor and fabrication method thereof |
-
2013
- 2013-12-04 KR KR1020130150163A patent/KR20150065068A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10134854B2 (en) | 2016-02-12 | 2018-11-20 | Electronics And Telecommunications Research Institute | High electron mobility transistor and fabrication method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6362248B2 (ja) | Ｍｉｓｈｆｅｔおよびショットキーデバイスの統合 | |
| TWI431770B (zh) | 半導體裝置及製造其之方法 | |
| JP6173661B2 (ja) | Ｉｉｉ−窒化物デバイスの製造方法およびｉｉｉ−窒化物デバイス | |
| US8766276B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| US8890212B2 (en) | Normally-off high electron mobility transistor | |
| KR101927408B1 (ko) | 고전자 이동도 트랜지스터 및 그 제조방법 | |
| US9252255B2 (en) | High electron mobility transistor and method of manufacturing the same | |
| KR20070001095A (ko) | ＧａＮ계 반도체장치 | |
| US8860089B2 (en) | High electron mobility transistor and method of manufacturing the same | |
| KR20150051822A (ko) | 고전자 이동도 트랜지스터 및 그 제조방법 | |
| US9252253B2 (en) | High electron mobility transistor | |
| US20160056145A1 (en) | Semiconductor device | |
| JP2008078526A (ja) | 窒化物半導体装置及びその製造方法 | |
| US9136346B2 (en) | High electron mobility transistor (HEMT) capable of absorbing a stored hole more efficiently | |
| JP5415668B2 (ja) | 半導体素子 | |
| KR20140112272A (ko) | 고전자 이동도 트랜지스터 및 그 제조방법 | |
| JP4850423B2 (ja) | 窒化物半導体装置 | |
| KR20130031690A (ko) | 파워 소자 및 그 제조 방법 | |
| JP4444188B2 (ja) | ＧａＮ系半導体装置 | |
| JP2015126034A (ja) | 電界効果型半導体素子 | |
| JP2015008244A (ja) | ヘテロ接合電界効果型トランジスタおよびその製造方法 | |
| KR20150065068A (ko) | 고전자 이동도 트랜지스터 및 이를 포함하는 전자 장치 | |
| US20070196993A1 (en) | Semiconductor element | |
| JP2008147552A (ja) | 窒化物半導体装置 | |
| JP2015099865A (ja) | ヘテロ接合電界効果型トランジスタおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |