KR20130031690A - 파워 소자 및 그 제조 방법 - Google Patents
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Abstract
파워 소자 및 그 제조 방법이 개시된다.
개시된 파워 소자는 기판과, 상기 기판 상의 질화물 적층체를 포함하고, 상기 기판과 적층체 사이에 전계가 상대적으로 크게 생기는 영역에 전계 분산 유닛을 구비하여, 내전압 특성과 방열 특성을 개선할 수 있다.
개시된 파워 소자는 기판과, 상기 기판 상의 질화물 적층체를 포함하고, 상기 기판과 적층체 사이에 전계가 상대적으로 크게 생기는 영역에 전계 분산 유닛을 구비하여, 내전압 특성과 방열 특성을 개선할 수 있다.
Description
내전압 특성과 방열 특성을 개선한 파워 소자 및 그 제조 방법에 관한 것이다.
질화물 반도체 소자는 예를 들어, 전력 제어에 사용되는 파워 소자로 사용될 수 있다. 질화물 반도체 소자는 사파이어, 실리콘 카바이드, 실리콘 등의 기판 상에 질화물층을 성장시켜 형성될 수 있다. 그런데, 사파이어 기판은 열저항이 크기 때문에 소자로부터의 방열이 어렵고, 실리콘 카바이드 기판은 열저항이 작기 때문에 방열은 잘 되지만, 대구경의 기판을 얻는 것이 어렵다. 대구경 기판으로는 실리콘 기판이 사용될 수 있다.
파워 소자 중 하나가 고전자 이동도 트랜지스터(High Electron Mobility Transistor)(이하, HEMT)이다. HEMT는 채널층에 캐리어(carrier)로 사용되는 2차원 전자 가스(2-Dimensional Electron Gas)(2DEG)를 포함한다. 2DEG가 캐리어로 사용되므로, HEMT의 전자 이동도는 일반 트랜지스터보다 높다.
HEMT는 넓은 밴드 갭(wide band gap)을 갖는 화합물 반도체를 포함한다. 따라서 HEMT의 파괴 전압(breakdown voltage)은 일반 트랜지스터보다 높을 수 있다. HEMT의 파괴 전압은 2DEG를 포함하는 화합물 반도체층, 예를 들어 GaN층의 두께에 비례하여 증가할 수 있다.
그런데, HEMT의 실리콘 기판의 임계 필드(critical field)는 GaN층의 임계 필드보다 낮다. 곧, HEMT에 포함된 실리콘 기판의 파괴 전압은 그 위에 형성되는 GaN층의 파괴 전압보다 낮다. 이러한 실리콘 기판으로 인해 HEMT의 파괴 전압은 낮아질 수 있다. 따라서, 실리콘 기판을 제거하여 파괴 전압을 높일 수 있는데, 실리콘 기판을 제거하면 열 방출 효율이 낮아질 수 있다.
내전압 특성과 방열 특성을 개선한 파워 소자를 제공한다.
공정이 간단한 파워 소자의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 파워 소자는, 기판; 상기 기판 상의 질화물 적층체; 상기 질화물 적층체 상의 소스 전극, 드레인 전극 및 게이트 전극; 및 상기 기판과 적층체 사이에 전계가 상대적으로 크게 생기는 영역에 구비된 전계 분산 유닛;을 포함할 수 있다.
상기 전계 분산 유닛은 유전체로 형성될 수 있다.
상기 전계 분산 유닛은 상기 질화물 적층체의 후면 일부에 형성될 수 있다.
상기 유전체는 SiO2 ,SiN, AlN, 또는 Al2O3 으로 형성될 수 있다.
상기 전계 분산 유닛은 상기 질화물 적층체의 후면 전체 또는 일부에 이온 임플란테이션으로 형성될 수 있다.
상기 이온 임플란테이션은 질화물 적층체의 후면에 딥 트랩(deep trap)을 형성하는 소스를 사용할 수 있다.
상기 이온 임플란테이션은 N, O, He, H, F, C, Fe로 이루어진 그룹으로부터 선택된 적어도 하나의 소스를 사용할 수 있다.
상기 이온 임플란테이션의 깊이는 10nm 이상일 수 있다.
상기 전계 분산 유닛은 고 저항 특성을 가질 수 있다.
상기 전계 분산 유닛은 드레인 전극의 하부 영역을 적어도 일부 포함하는 영역에 구비될 수 있다.
상기 전계 분산 유닛은 게이트 전극과 드레인 전극 사이의 하부 영역을 포함하는 영역에 구비될 수 있다.
상기 파워 소자는 고 전자 이동도 트랜지스터일 수 있다.
상기 질화물 적층체와 기판 사이에 본딩 금속층이 더 포함될 수 있다.
상기 본딩 금속층은 Cu, Au, Sn 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
상기 기판은 열전도성이 큰 재질로 형성될 수 있다.
상기 기판은 Si, Al, Cu, SiC, GaN, AlN, DBC(Direct Bonded Copper) 중 어느 하나로 형성될 수 있다.
본 발명의 다른 실시예에 따른 파워 소자는, 기판; 상기 기판 상의 버퍼층; 상기 버퍼층 상에 형성된 GaN 채널층; 상기 채널층 상의 채널 공급층; 상기 채널 공급층 상의 소스 전극, 드레인 전극 및 게이트 전극; 및 상기 버퍼층 또는 상기 버퍼층의 후면의 적어도 일부에 구비된 것으로 전계를 분산시키는 전계 분산 유닛;을 포함할 수 있다.
상기 버퍼층은 B, Al, Ga, In 중 적어도 하나를 포함하는 질화물 또는 이들의 혼합물이 적층된 구조로 형성될 수 있다.
상기 채널 공급층은 B, Al, Ga, In 중 적어도 하나를 포함하는 질화물 또는 이들의 혼합물이 적층된 구조로 형성될 수 있다.
본 발명의 일 실시예에 따른 파워 소자의 제조 방법은, 제1기판 상에 버퍼층을 적층하는 단계; 상기 버퍼층 상에 적어도 하나의 질화물 반도체층을 적층하는 단계; 상기 적어도 하나의 질화물 반도체층 상에 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 단계; 상기 제1기판을 제거하는 단계; 상기 버퍼층의 후면의 적어도 일부에 전계 분산 유닛을 형성하는 단계; 및 상기 버퍼층과 전계 분산 유닛에 제2기판을 형성하는 단계;를 포함할 수 있다.
상기 전계 분산 유닛을 형성하는 단계는, 상기 버퍼층의 일부를 패터닝하는 단계와 패터닝된 부분에 유전체를 적층하는 단계를 포함할 수 있다.
상기 전계 분산 유닛을 형성하는 단계는, 상기 버퍼층에 본딩 금속층을 형성하는 단계, 상기 본딩 금속층의 일부를 패터닝하는 단계, 상기 본딩 금속층의 패터닝된 부분에 유전체를 적층하는 단계, 상기 제2기판을 패터닝하는 단계, 상기 유전체와 제2기판의 패터닝된 부분이 결합되도록 제2기판을 상기 본딩 금속층에 결합하는 단계를 포함할 수 있다.
상기 전계 분산 유닛을 형성하는 단계는, 상기 버퍼층의 일부 또는 전체에 이온 임플란테이션을 하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 파워 소자는 질화물 적층체와 기판 사이의 전계 분산 유닛에 의해 고내압 특성을 유지하는 동시에, 열 전도도가 높은 기판을 통해 소자에서 발생하는 열을 효율적으로 방출함으로써 자가 히팅(self-heating)으로 인한 전류 특성 감소를 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 파워 소자의 개략적인 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 파워 소자의 개략적인 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 파워 소자의 개략적인 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 파워 소자의 개략적인 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 파워 소자의 개략적인 단면도이다.
도 6a 내지 도 6h는 본 발명의 일 실시예에 따른 파워 소자의 제조 방법을 도시한 것이다.
도 7a 내지 도 7g는 본 발명의 다른 실시예에 따른 파워 소자의 제조 방법을 도시한 것이다.
도 8a 내지 도 8g는 본 발명의 또 다른 실시예에 따른 파워 소자의 제조 방법을 도시한 것이다.
도 2는 본 발명의 다른 실시예에 따른 파워 소자의 개략적인 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 파워 소자의 개략적인 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 파워 소자의 개략적인 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 파워 소자의 개략적인 단면도이다.
도 6a 내지 도 6h는 본 발명의 일 실시예에 따른 파워 소자의 제조 방법을 도시한 것이다.
도 7a 내지 도 7g는 본 발명의 다른 실시예에 따른 파워 소자의 제조 방법을 도시한 것이다.
도 8a 내지 도 8g는 본 발명의 또 다른 실시예에 따른 파워 소자의 제조 방법을 도시한 것이다.
이하, 본 발명의 실시예에 따른 파워 소자 및 그 제조 방법에 대해 첨부 도면을 참조하여 상세히 설명한다. 도면에서 동일한 참조번호는 동일한 구성 요소를 지칭하며, 각 구성 요소의 크기나 두께는 설명의 편의를 위해 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 파워 소자(1)를 개략적으로 도시한 것이다. 도 1을 참조하면, 기판(10) 위에 질화물 적층체(20)가 구비될 수 있다. 기판(10)은 열전도성이 큰 재질로 형성될 수 있다. 상기 기판(10)은 예를 들어, Si, Al, Cu, SiC, GaN, AlN, DBC(Direct Bonded Copper) 중 어느 하나로 형성될 수 있다. 질화물 적층체(20)는 복수 개의 질화물층을 포함할 수 있다. 질화물층은 예를 들어, AlxInyGa1-x-yN(0≤x,y≤1, x+y<1)으로 형성될 수 있다. 상기 복수 개의 질화물층은 예를 들어, GaN, InN, AlN, AlGaN, AlInN, InGaN, 또는 AlInGaN 중 어느 하나를 포함하는 물질로 형성될 수 있다.
상기 질화물 적층체(20) 상에 소스 전극(S1), 드레인 전극(D1) 및 게이트 전극(G1)이 구비될 수 있다. 질화물 적층체(20) 상에 소스 전극(S1)과 드레인 전극(D1)이 이격되게 배치되고, 소스 전극(S1)과 드레인 전극(D1) 사이에 게이트 전극(G1)이 소스 전극과 드레이 전극에 각각 이격되게 배치될 수 있다. 게이트 전극(G1)은 드레인 전극(D1)보다 소스 전극(S1)쪽에 가깝게 위치할 수 있다.
상기 기판(10)과 질화물 적층체(20) 사이에 다른 영역에 비해 전계가 상대적으로 크게 생기는 영역을 포함한 영역에 전계 분산 유닛(25)이 구비될 수 있다. 기판(10)과 질화물 적층체(20) 사이는 질화물 적층체(20)의 기판측 후면으로부터 질화물 적층체(20) 중 일부 층 사이 또는 질화물 적층체(20)의 기판측 후면으로부터 기판 사이를 포함할 수 있다.
도 1에서는 질화물 적층체(20)의 기판측 후면으로부터 질화물 적층체(20) 중 일부 층 사이에 전계 분산 유닛(25)이 구비된 예를 보여준다. 상기 전계 분산 유닛(25)은 상기 질화물 적층체(20)의 후면 전체 또는 일부에 형성될 수 있다. 예를 들어, 전계 분산 유닛(25)은 드레인 전극의 하부 영역을 적어도 일부 포함하는 영역에 구비될 수 있다. 또는, 전계 분산 유닛(25)은 예를 들어, 질화물 적층체(20)의 후면으로부터 게이트 전극(G1)과 드레인 전극(D1) 사이의 하부 영역에 구비될 수 있다.
질화물 적층체(20)에서 다른 영역에 비해 상대적으로 전계가 크게 집중되는 영역이 있을 수 있으며, 이 영역에서 파괴(breakdown)가 많이 발생될 수 있다. 예를 들어, 질화물 적층체(20)에서 게이트 전극(G1)과 드레인 전극(D1) 사이의 하부 영역에 전계(electric field)가 집중되어 고전압에서 파괴에 취약할 수 있다. 여기서, 질화물 적층체(20)의 후면으로부터 게이트 전극(G1)과 드레인 전극(D1) 사이의 하부 영역에 전계 분산 유닛(25)을 구비하여 집중된 전계를 분산시킴으로써 내전압 특성을 향상시킬 수 있다. 또한, 질화물 적층체(20)에서 발생하는 열을 기판(10)을 통해 방열함으로써 열로 인한 전류 특성 저하를 감소시킬 수 있다.
전계 분산 유닛(25)은 내전압 특성을 향상시키기 위해 고 저항 특성을 가지는 재질로 형성될 수 있다. 전계 분산 유닛(25)은 예를 들어, 유전체로 형성될 수 있다. 유전체로는 SiO2, SiN, AiN, 또는 Al2O3 등이 사용될 수 있다. 또는, 전계 분산 유닛(25)은 이온 임플란테이션(implantation)으로 형성될 수 있다. 이온 임플란테이션은 질화물 적층체의 후면에 딥 트랩(deep trap)을 형성하는 소스를 사용하여 이루어질 수 있다. 이온 임플란테이션은 예를 들어, N, O, He, H, F, C, Fe로 이루어진 그룹으로부터 선택된 적어도 하나의 소스를 사용하여 이루어질 수 있다. 상기 이온 임플란테이션은 예를 들어, 10nm 이상의 깊이까지 이루어질 수 있다.
한편, 기판(10)과 질화물 적층체(20) 사이에는 적어도 하나의 본딩 금속층이 더 포함될 수 있다. 적어도 하나의 본딩 금속층(bonding metal layer)은 제1본딩 금속층(15) 및 제2본딩 금속층(17)을 포함할 수 있다. 상기 제1 및 제2 본딩 금속층은 예를 들어, Cu, Au, Sn 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 기판(10)과 질화물 적층체(20)는 본딩 금속층에 의해 결합될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 파워 소자(100)를 개략적으로 도시한 것이다. 도 2을 참조하면, 기판(110) 위에 적어도 하나의 본딩 금속층이 구비되고, 적어도 하나의 본딩 금속층 위에 질화물 적층체(120)가 구비될 수 있다. 기판(110)은 열전도성이 큰 재질로 형성될 수 있다. 상기 기판(110)은 예를 들어, Si, Al, Cu, SiC, GaN, AlN, DBC(Direct Bonded Copper) 중 어느 하나로 형성될 수 있다. 그리고, 상기 질화물 적층체(120) 상에 소스 전극(S2), 드레인 전극(D2) 및 게이트 전극(G2)이 구비될 수 있다.
상기 적어도 하나의 본딩 금속층은 제1 본딩 금속층(115)과 제2 본딩 금속층(117)을 포함할 수 있다. 상기 기판(110)과 질화물 적층체(120) 사이에 다른 영역에 비해 전계가 상대적으로 크게 생기는 영역을 포함한 영역에 전계 분산 유닛(125)이 구비될 수 있다. 기판(110)과 질화물 적층체(120)의 기판측 후면 사이에 전계 분산 유닛(125)이 구비될 수 있다. 예를 들어, 전계 분산 유닛(125)이 제1 본딩 금속층(115)과 제2 본딩 금속층(117)의 일부 영역에 구비될 수 있다. 전계 분산 유닛(125)은 제1 본딩 금속층(115)과 제2 본딩 금속층(117)에서 드레인 전극의 하부 영역을 적어도 일부 포함하는 영역에 구비될 수 있다. 또는, 전계 분산 유닛(125)은 예를 들어, 제1 본딩 금속층(115)과 제2 본딩 금속층(117)에서 적어도 게이트 전극(G2)과 드레인 전극(D2) 사이의 하부 영역을 포함하는 영역에 구비될 수 있다. 즉, 게이트 전극(G2)과 드레인 전극(D2) 사이의 하부 영역 또는 게이트 전극과 드레인 전극 사이의 영역을 포함하여 좀더 확장된 영역에까지 전계 분산 유닛(125)이 구비될 수 있다.
전계 분산 유닛(125)은 내전압 특성을 향상시키기 위해 고 저항 특성을 가지는 재질로 형성될 수 있다. 전계 분산 유닛(125)은 예를 들어, 유전체로 형성될 수 있다. 유전체로는 SiO2, SiN, AiN, 또는 Al2O3 등이 사용될 수 있다.
게이트 전극(G2)과 드레인 전극(D2) 사이의 하부 영역에 전계 분산 유닛(125)을 구비하여 집중된 전계를 분산시킴으로써 내전압 특성을 향상시킬 수 있다. 또한, 질화물 적층체(120)에서 발생하는 열을 기판(110)을 통해 방열함으로써 열로 인한 전류 특성 저하를 감소시킬 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 파워 소자(200)를 도시한 것이다. 도 3을 참조하면, 기판(210) 위에 질화물 적층체(220)가 구비될 수 있다. 질화물 적층체(220) 상에 소스 전극(S3)과 드레인 전극(D3)이 이격되게 배치되고, 소스 전극(S3)과 드레인 전극(D3) 사이에 게이트 전극(G3)이 소스 전극과 드레이 전극에 각각 이격되게 배치될 수 있다.
상기 기판(210)과 질화물 적층체(220) 사이에 전계 분산 유닛(225)이 구비될 수 있다. 상기 전계 분산 유닛(225)은 기판(210)과 질화물 적층체(220) 사이의 전체 영역에 형성될 수 있다. 전계 분산 유닛(225)은 예를 들어, 이온 임플란테이션으로 형성될 수 있다. 전계 분산 유닛(225)이 기판(210)과 질화물 적층체(220) 사이의 전체 영역에 형성되는 경우에는, 블랭크 임플란테이션(blank implantation)을 통해 형성될 수 있다. 그럼으로써, 국부적으로 전계가 집중되는 영역에서는 전계를 분산시킴과 아울러 다른 영역에서는 질화물 적층체(220)로부터의 열흐름을 방해하지 않도록 할 수 있다. 이온 임플란테이션은 예를 들어, N, O, He, H, F, C, Fe로 이루어진 그룹으로부터 선택된 적어도 하나의 소스를 사용하여 이루어질 수 있다.
상기 기판(210)과 질화물 적층체(220) 사이에 제1 및 제2 본딩 금속층(215)(217)이 더 구비될 수 있다. 기판(210), 질화물 적층체(220), 및 제1 및 제2 본딩 금속층(215)(217)에 대해서는 도 1을 참조하여 설명한 것과 실질적으로 동일하므로 여기서는 상세한 설명을 생략하기로 한다.
도 4는 본 발명의 또 다른 실시예에 따른 파워 소자(300)를 도시한 것이다. 도 4를 참조하면, 기판(310) 위에 질화물 적층체(320)가 구비되고, 상기 질화물 적층체(320)의 기판측 후면으로부터 질화물 적층체(320)의 일부 층에 전계 분산 유닛(325)이 구비될 수 있다. 기판(310)은 열전도성이 큰 재질로 형성될 수 있다. 상기 기판(310)은 예를 들어, Si, Al, Cu, SiC, GaN, AlN, DBC(Direct Bonded Copper) 중 어느 하나로 형성될 수 있다. 질화물 적층체(320)는 복수 개의 질화물층을 포함할 수 있다.
상기 질화물 적층체(320)는 예를 들어, 버퍼층(321), 채널층(323) 및 채널공급층(324)을 포함할 수 있다. 버퍼층(321)은 질화물 적층체를 성장시키는 기판과 채널층 사이의 격자 상수 불일치로 인한 결함 밀도(dislocation density)을 줄이고, 열팽창 계수의 불일치로 인해 발생되는 크랙 생성을 억제하기 위해 구비될 수 있다. 버퍼층(321)은 B, Al, Ga, In 중 적어도 하나를 포함하는 질화물 또는 이들의 혼합물이 적층된 구조로 형성될 수 있다. 또는, 버퍼층(321)은 예를 들어, AlxInyGa1-x-yN(0≤x,y≤1, x+y<1), 스텝 그레이드 AlxInyGa1-x-yN (0≤x,y≤1,x+y≤1), Alx1Iny1Ga1-x1-y1N/ Alx2Iny2Ga1-x2-y2N (0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1,x2+y2≤1) 초격자로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 물질로 형성될 수 있다. 버퍼층(321)은 복수 개의 층으로 이루어질 수 있으며, 예를 들어, GaN, AlN 또는 AlGaN으로 형성될 수 있다. 버퍼층(321)이 복수 개의 층으로 구성되는 경우, 복수 개의 층 중 하나가 핵성장층으로 작용할 수 있다.
채널층(323)은 예를 들어, 질화물 반도체층으로 형성될 수 있다. 예를 들어, 채널층(323)은 GaN층과 같은 화합물 반도체층일 수 있다. 채널층(323)은 미도핑된(undoped) GaN층일 수 있지만, 경우에 따라서는, 소정의 불순물이 도핑된 GaN층일 수도 있다. 채널공급층(324)은 채널층(323)과 분극 특성이 다른 물질을 포함할 수 있다. 예컨대, 채널공급층(324)은 채널층(323)보다 분극률이 큰 물질을 포함할 수 있다. 채널공급층(324)은 채널층(323)보다 큰 에너지 밴드갭이 큰 물질을 포함할 수 있다. 예를 들어, 채널공급층(324)은 B, Al, Ga, In 중 적어도 하나를 포함하는 질화물 또는 이들의 혼합물이 적층된 구조로 형성될 수 있다. 이러한 채널공급층(324)에 의해 채널층(323)에 2차원 전자가스(2-dimensional electron gas)(2DEG)가 형성될 수 있다. 2DEG는 채널층(323)과 채널공급층(324)의 계면 아래의 채널층(323) 부분에 형성될 수 있다. 2DEG는 n형 채널로 사용될 수 있다.
상기 채널공급층(324) 상에 소스 전극(S4), 드레인 전극(D4) 및 게이트 전극(G4)이 구비될 수 있다. 소슥 전극(S4), 드레인 전극(D4) 및 게이트 전극(G4)은 각각 서로에 대해 이격되게 배치되어 있다.
상기 버퍼층(321)의 적어도 일부 영역에 전계 분산 유닛(325)이 구비될 수 있다. 여기서, 버퍼층(321)은 채널 이하의 질화물 층 전체를 포함할 수 있다. 전계 분산 유닛(325)은 상대적으로 전계가 집중되는 영역에 구비되어 전계를 분산시킴으로써 내전압 특성을 향상시킬 수 있다. 따라서, 전계 분산 유닛(325)은 전계가 상대적으로 집중되는 게이트 전극(G4)과 드레인 전극(D4) 사이의 하부 영역의 버퍼층에 구비될 수 있다. 전계 분산 유닛(325)은 버퍼층(321)의 일부 두께까지 형성되는 것도 가능하다. 전계 분산 유닛(325)은 내전압 특성을 향상시키기 위해 고 저항 특성을 가지는 재질로 형성될 수 있다. 전계 분산 유닛(325)은 예를 들어, 유전체로 형성될 수 있다. 유전체로는 SiO2, SiN, AiN, 또는 Al2O3 등이 사용될 수 있다. 또는, 전계 분산 유닛(325)은 이온 임플란테이션(implantation)으로 형성될 수 있다. 이온 임플란테이션은 버퍼층(321)에 딥 트랩(deep trap)을 형성하는 소스를 사용하여 이루어질 수 있다. 이온 임플란테이션은 예를 들어, N, O, He, H, F, C, Fe로 이루어진 그룹으로부터 선택된 적어도 하나의 소스를 사용하여 이루어질 수 있다.
한편, 상기 기판(310)과 버퍼층(321) 사이에 적어도 하나의 본딩 금속층이 구비될 수 있다. 예를 들어, 상기 적어도 하나의 본딩 금속층은 제1본딩 금속층(315)과 제2본딩 금속층(317)을 포함할 수 있다.
상기 전계 분산 유닛(325)을 통해, 전계가 분산되어 내전압 특성이 향상될 수 있다. 그리고, 상기 기판(310)을 통해 질화물 적층체(320)에서 발생된 열이 방출됨으로써 전류 특성 저하를 방지할 수 있다. 또한, 본 발명의 실시예에 따른 파워 소자는 예를 들어 고전자 이동도 트랜지스터(High electron mobility transistor)일 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 파워 소자(400)를 도시한 것이다. 도 5를 참조하면, 기판(410) 위에 질화물 적층체(420)가 구비되고, 상기 기판(410)과 상기 질화물 적층체(420) 사이에 전계 분산 유닛(425)이 구비될 수 있다. 전계 분산 유닛(425)은 이온 임플란테이션에 의해 형성될 수 있으며, 질화물 적층체(420)의 기판(410)측 후면 전 영역에 구비될 수 있다.
상기 질화물 적층체(420)는 예를 들어, 버퍼층(421), 채널층(423) 및 채널공급층(424)을 포함할 수 있다. 버퍼층(421), 채널층(423) 및 채널공급층(424)은 도 4를 참조하여 설명한 것과 실질적으로 동일하므로 여기서는 상세한 설명을 생략한다. 상기 채널공급층(424) 상에 소스 전극(S5), 드레인 전극(D5) 및 게이트 전극(G5)이 구비될 수 있다. 소슥 전극(S5), 드레인 전극(D5) 및 게이트 전극(G5)은 각각 서로에 대해 이격되게 배치되어 있다.
상기 버퍼층(421)의 하면에 전계 분산 유닛(425)이 구비될 수 있다. 이온 임플란테이션은 버퍼층(421)에 딥 트랩(deep trap)을 형성하는 소스를 사용하여 이루어질 수 있다. 이온 임플란테이션은 예를 들어, N, O, He, H, F, C, Fe로 이루어진 그룹으로부터 선택된 적어도 하나의 소스를 사용하여 이루어질 수 있다. 전계 분산 유닛(325)이 블랭크 임플란테이션으로 형성되는 경우, 전계 분산 유닛(325)이 버퍼층(421)의 하면 전체 영역에 구비된다 하더라도 질화물 적층체로부터의 열이 기판쪽으로 방출되는 것에 영향을 적게 미치므로 방열 문제가 해소될 수 있다.
상기 기판(410)과 전계 분산 유닛(325) 사이에 적어도 하나의 본딩 금속층이 구비될 수 있다. 적어도 하나의 본딩 금속층은 예를 들어, 제1 본딩 금속층(415)과 제2 본딩 금속층(417)을 포함할 수 있다.
다음은 본 발명의 실시예에 따른 파워 소자의 제조 방법에 대해 설명한다.
도 6a 내지 도 6h는 본 발명의 일 실시예에 따른 파워 소자의 제조 방법을 도시한 것이다.
도 6a를 참조하면, 제1기판(510) 상에 질화물 적층체(520)를 성장한다. 질화물 적층체(520)는 복수 개의 질화물층을 포함할 수 있다. 질화물 적층체(620)는 예를 들어, 버퍼층, 채널층, 및 채널 공급층을 포함할 수 있다(도 4 참조). 상기 제1기판(510)은 예를 들어, 실리콘 기판일 수 있다. 실리콘 기판은 열전도도가 높기 때문에 고온에서 성장하는 질화물 박막 성장 온도에서도 기판의 휨 정도가 크지 않아 대구경의 박막 성장이 가능하다. 하지만, 실리콘 기판은 전계에 약하여 내전압 특성이 불량할 수 있다. 따라서, 기판을 제거하여 내전압 특성을 향상시킬 수 있다. 하지만, 제1기판(510)은 실리콘 기판에만 한정되지 않고, 질화물 적층체를 성장할 수 있는 기판이면 어느 것이라도 좋다. 도시 되지는 않았지만, 상기 질화물 적층체(520) 위에 소스 전극, 게이트 전극 및 드레인 전극을 형성할 수 있다. 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 공정은 이미 널리 알려져 있으므로 여기서는 상세한 설명을 생략한다.
도 6b를 참조하면, 제1기판(510)을 제거하기 전에 질화물 적층체(520) 상에 캐리어 웨이퍼(carrier wafer)(530)를 적층한다. 그런 다음, 도 6c에 도시된 바와 같이 제1기판(510)을 제거할 수 있다. 도 6d를 참조하면, 질화물 적층체(520)의 하면에 적어도 하나의 제1 본딩 금속층(532)을 증착할 수 있다. 그리고, 제2기판(540) 상에 적어도 하나의 제2 본딩 금속층(545)을 증착할 수 있다. 제2기판(540)은 열전도성이 큰 재질로 형성될 수 있다. 상기 제2기판(540)은 예를 들어, Si, Al, Cu, SiC, GaN, AlN, DBC(Direct Bonded Copper) 중 어느 하나로 형성될 수 있다. 제1 및 제2 본딩 금속층(532)(545)은 Cu, Au, Sn 중 적어도 하나를 포함하는 재질로 형성될 수 있다.
도 6e를 참조하면, 제1 본딩 금속층(532)에 제1영역(534)을 패터닝하고, 제2 본딩 금속층(545)에 제2영역(550)을 패터닝할 수 있다. 제1영역(534)과 제2영역(550)은 포토레지스트(미도시)와 마스크(미도시)를 이용하여 식각함으로써 패터닝될 수 있다. 포토레지스트를 이용한 식각 방법은 이미 널리 알려져 있으므로 여기서는 상세한 설명을 생략하기로 한다. 도 6f를 참조하면, 제1영역(534)에 전계 분산 유닛(535)을 적층할 수 있다. 전계 분산 유닛(535)은 유전체로 형성될 수 있으며, 상기 유전체는 예를 들어, SiO2, SiN, AiN, 또는 Al2O3를 포함할 수 있다.
전계 분산 유닛(535)은 제1영역(534)의 두께보다 높게 적층될 수 있다. 예를 들어, 포토레지스트와 마스크를 이용하여 패터닝된 제1영역(534)에 전계 분산 유닛(535)을 적층한 다음 포토레지스트를 제거할 수 있다. 상기 전계 분산 유닛(535)은 제1영역(536)과 제2영역(550)에 대응되는 사이즈를 가질 수 있으며, 제1 본딩 금속층(532)와 제2 본딩 금속층(545)에 의해 웨이퍼 본딩할 수 있다(도 6g 참조). 그런 다음, 도 6h를 참조하면, 질화물 적층체(520)로부터 상기 캐리어 기판(530)을 분리한다. 본 발명의 실시예에 따른 파워 소자는 전계 분산 유닛(535)에 의해 전계를 분산시킴으로써 내전압 특성을 향상시킴과 아울러, 제2기판(540)을 통해 열이 방출되도록 함으로써 열로 인한 전류 특성 저하를 방지할 수 있다.
도 7a 내지 도 7g는 본 발명의 다른 실시예에 따른 파워 소자의 제조 방법을 도시한 것이다.
도 7a를 참조하면, 제1기판(610) 상에 질화물 적층체(620)를 성장한다. 질화물 적층체(620)는 복수 개의 질화물층을 포함할 수 있다. 상기 제1기판(610)은 예를 들어, 실리콘 기판, 실리콘 카바이드 기판, 또는 GaN 기판일 수 있다.
도 7b를 참조하면, 질화물 적층체(620) 상에 캐리어 웨이퍼(carrier wafer)(630)를 적층한다. 그런 다음, 도 7c에 도시된 바와 같이 제1기판(610)을 제거할 수 있다. 도 7d를 참조하면, 질화물 적층체(620)의 하면에 일부 영역(623)을 패터닝할 수 있다. 일부 영역(623)은 질화물 적층체(620)의 일부 층에 패터닝될 수 있다. 일부 영역(623)은 예를 들어, 포토레지스트(미도시)와 마스크(미도시)를 이용하여 식각함으로써 패터닝될 수 있다. 도 7f를 참조하면, 일부 영역(623)에 전계 분산 유닛(625)을 적층할 수 있다. 전계 분산 유닛(625)은 유전체로 형성될 수 있으며, 상기 유전체는 예를 들어, SiO2 ,SiN, AiN, 또는 Al2O3를 포함할 수 있다. 상기 질화물 적층체(620)와 전계 분산 유닛(625)의 하면에 적어도 하나의 제1 본딩 금속층(627)을 증착할 수 있다. 그리고, 제2기판(640) 상에 적어도 하나의 제2 본딩 금속층(645)을 증착할 수 있다. 제2기판(640)은 열전도성이 큰 재질로 형성될 수 있다. 상기 제2기판(640)은 예를 들어, Si, Al, Cu, SiC, GaN, AlN, DBC(Direct Bonded Copper) 중 어느 하나로 형성될 수 있다. 제1 및 제2 본딩 금속층(627)(645)은 Cu, Au, Sn 중 적어도 하나를 포함하는 재질로 형성될 수 있다.
제1 본딩 금속층(627)과 제2 본딩 금속층(645)에 의해 질화물 적층체(620)와 제2기판(640)을 웨이퍼 본딩할 수 있다(도 7f 참조). 그런 다음, 도 7g를 참조하면, 질화물 적층체(620)로부터 상기 캐리어 기판(630)을 분리한다.
도 8a 내지 도 8g는 본 발명의 또 다른 실시예에 따른 파워 소자의 제조 방법을 도시한 것이다.
도 8a를 참조하면, 제1기판(610) 상에 질화물 적층체(720)를 성장한다. 질화물 적층체(720)는 복수 개의 질화물층을 포함할 수 있다. 상기 제1기판(710)은 예를 들어, 실리콘 기판, 실리콘 카바이드 기판, 또는 GaN 기판일 수 있다.
도 8b를 참조하면, 질화물 적층체(720) 상에 캐리어 웨이퍼(carrier wafer)(730)를 적층한다. 그런 다음, 도 8c에 도시된 바와 같이 제1기판(710)을 제거할 수 있다. 도 8d를 참조하면, 질화물 적층체(720)의 하면의 일부 영역 또는 전체 영역에 이온 임플란테이션을 통해 전계 분산 유닛(725)을 형성할 수 있다. 이온 임플란테이션은 질화물 적층체의 일부층에 딥 트랩(deep trap)을 형성하는 소스를 사용하여 이루어질 수 있다. 이온 임플란테이션은 예를 들어, N, O, He, H, F, C, Fe로 이루어진 그룹으로부터 선택된 적어도 하나의 소스를 사용하여 이루어질 수 있다. 또한, 블랭크 이온 임플란테이션을 통해 전계 분산 유닛(725)이 질화물 적층체의 하면 전체 영역에 형성되는 것도 가능하다. 예를 들어, 질화물 적층체는 버퍼층, 채널층, 채널 공급층을 포함하고, 버퍼층의 하면 일부 영역 또는 전체 영역에 이온 임플란테이션을 통해 전계 분산 유닛이 형성될 수 있다.
도 8e를 참조하면, 상기 질화물 적층체(720)와 전계 분산 유닛(725)의 하면에 적어도 하나의 제1 본딩 금속층(727)을 증착할 수 있다. 그리고, 제2기판(740) 상에 적어도 하나의 제2 본딩 금속층(745)을 증착할 수 있다. 제2기판(740)은 열전도성이 큰 재질로 형성될 수 있다. 상기 제2기판(740)은 예를 들어, Si, Al, Cu, SiC, GaN, AlN, DBC(Direct Bonded Copper) 중 어느 하나로 형성될 수 있다. 제1 및 제2 본딩 금속층(727)(745)은 Cu, Au, Sn 중 적어도 하나를 포함하는 재질로 형성될 수 있다.
도 8f를 참조하면, 제1 본딩 금속층(727)과 제2 본딩 금속층(545)에 의해 질화물 적층체(720)와 제2기판(740)을 웨이퍼 본딩할 수 있다. 그런 다음, 도 8g를 참조하면, 질화물 적층체(720)로부터 상기 캐리어 기판(730)을 분리할 수 있다.
본 실시예에 따른 파워 소자는 질화물 적층체와 제2기판이 전계 분산 유닛에 의해 가로 막혀 있어 고내압 특성을 유지하는 동시에, 열 전도도가 높은 제2기판을 통해 소자에서 발생하는 열을 효율적으로 방출함으로써 자가 히팅(self-heating)으로 인한 소자 특성 감소를 줄일 수 있다.
상기한 실시예들은 예시적인 것에 불과한 것으로, 당해 기술분야의 통상을 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다. 따라서, 본 발명의 진정한 기술적 보호범위는 하기의 특허청구범위에 기재된 발명의 기술적 사상에 의해 정해져야만 할 것이다.
1,100,200,300,400...파워 소자, 10,110,210,310,410...기판
15,17,115,117,215,217,315,317415,417...본딩 금속층
20,120,220,320,420,520,620,720...질화물 적층체
25,125,225,325,425,535,625,725...전계 분산 유닛
15,17,115,117,215,217,315,317415,417...본딩 금속층
20,120,220,320,420,520,620,720...질화물 적층체
25,125,225,325,425,535,625,725...전계 분산 유닛
Claims (40)
- 기판;
상기 기판 상의 질화물 적층체;
상기 질화물 적층체 상의 소스 전극, 드레인 전극 및 게이트 전극; 및
상기 기판과 적층체 사이에 전계가 상대적으로 크게 생기는 영역에 구비된 전계 분산 유닛;을 포함하는 파워 소자. - 제1항에 있어서,
상기 전계 분산 유닛은 유전체로 형성된 파워 소자. - 제2항에 있어서,
상기 전계 분산 유닛은 상기 질화물 적층체의 후면 일부에 형성되는 파워 소자. - 제2항에 있어서,
상기 유전체는 SiO2 ,SiN, AlN, 또는 Al2O3 으로 형성된 파워 소자. - 제1항에 있어서,
상기 전계 분산 유닛은 상기 질화물 적층체의 후면 전체 또는 일부에 이온 임플란테이션으로 형성된 파워 소자. - 제5항에 있어서,
상기 이온 임플란테이션은 질화물 적층체의 후면에 딥 트랩(deep trap)을 형성하는 소스를 사용하는 파워 소자. - 제5항에 있어서,
상기 이온 임플란테이션은 N, O, He, H, F, C, Fe로 이루어진 그룹으로부터 선택된 적어도 하나의 소스를 사용하는 파워 소자. - 제5항에 있어서,
상기 이온 임플란테이션의 깊이는 10nm 이상인 파워 소자. - 제1항 내지 제8항 중 어느 한 항에 있어서,
상기 전계 분산 유닛은 고 저항 특성을 가지는 파워 소자. - 제1항 내지 제8항 중 어느 한 항에 있어서,
상기 전계 분산 유닛은 드레인 전극의 하부 영역을 적어도 일부 포함하는 영역에 구비되는 파워 소자. - 제1항 내지 제8항 중 어느 한 항에 있어서,
상기 전계 분산 유닛은 게이트 전극과 드레인 전극 사이의 하부 영역을 포함하는 영역에 구비되는 파워 소자. - 제1항 내지 제8항 중 어느 한 항에 있어서,
상기 파워 소자는 고 전자 이동도 트랜지스터인 파워 소자. - 제1항 내지 제8항 중 어느 한 항에 있어서,
상기 질화물 적층체와 기판 사이에 본딩 금속층이 더 포함되는 파워 소자. - 제13항에 있어서,
상기 본딩 금속층은 Cu, Au, Sn 중 적어도 하나를 포함하는 물질로 형성된 파워 소자. - 제1항 내지 제8항 중 어느 한 항에 있어서,
상기 기판은 열전도성이 큰 재질로 형성된 파워 소자. - 제1항 내지 제8항 중 어느 한 항에 있어서,
상기 기판은 Si, Al, Cu, SiC, GaN, AlN, DBC(Direct Bonded Copper) 중 어느 하나로 형성된 파워 소자. - 기판;
상기 기판 상의 버퍼층;
상기 버퍼층 상에 형성된 GaN 채널층;
상기 채널층 상의 채널 공급층;
상기 채널 공급층 상의 소스 전극, 드레인 전극 및 게이트 전극; 및
상기 버퍼층 또는 상기 버퍼층의 후면의 적어도 일부에 구비된 것으로 전계를 분산시키는 전계 분산 유닛;을 포함하는 파워 소자. - 제17항에 있어서,
상기 버퍼층은 B, Al, Ga, In 중 적어도 하나를 포함하는 질화물 또는 이들의 혼합물이 적층된 구조로 형성된 파워 소자. - 제17항에 있어서,
상기 채널 공급층은 B, Al, Ga, In 중 적어도 하나를 포함하는 질화물 또는 이들의 혼합물이 적층된 구조로 형성된 파워 소자. - 제17항에 있어서,
상기 전계 분산 유닛은 유전체로 형성된 파워 소자. - 제20항에 있어서,
상기 유전체는 SiO2 ,SiN, AlN, 또는 Al2O3으로 형성된 파워 소자. - 제17항에 있어서,
상기 전계 분산 유닛은 이온 임플란테이션으로 형성된 파워 소자. - 제22항에 있어서,
상기 이온 임플란테이션은 상기 버퍼층에 딥 트랩(deep trap)을 형성하는 소스를 사용하는 파워 소자. - 제23항에 있어서,
상기 이온 임플란테이션은 N, O, He, H, F, C, Fe로 이루어진 그룹으로부터 선택된 적어도 하나의 소스를 사용하는 파워 소자. - 제17항 내지 제24항 중 어느 한 항에 있어서,
상기 전계 분산 유닛은 고 저항 특성을 가지는 파워 소자. - 제17항 내지 제24항 중 어느 한 항에 있어서,
상기 전계 분산 유닛은 드레인 전극의 하부 영역을 적어도 일부 포함하는 영역에 구비되는 파워 소자. - 제17항 내지 제24항 중 어느 한 항에 있어서,
상기 전계 분산 유닛은 게이트 전극의 하부 영역과 드레인 전극의 하부 영역 사이의 영역에 구비되는 파워 소자. - 제17항 내지 제24항 중 어느 한 항에 있어서,
상기 버퍼층과 기판 사이에 본딩 금속층이 더 포함되는 파워 소자. - 제28에 있어서,
상기 본딩 금속층은 Cu, Au, Sn 중 적어도 하나를 포함하는 물질로 형성된 파워 소자. - 제17항 내지 제24항 중 어느 한 항에 있어서,
상기 기판은 열전도성이 큰 재질로 형성된 파워 소자. - 제17항 내지 제24항 중 어느 한 항에 있어서,
상기 기판은 Si, Al, Cu, SiC, GaN, AlN, DBC(Direct Bonded Copper) 중 어느 하나로 형성된 파워 소자. - 제1기판 상에 버퍼층을 적층하는 단계;
상기 버퍼층 상에 적어도 하나의 질화물 반도체층을 적층하는 단계;
상기 적어도 하나의 질화물 반도체층 상에 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 단계;
상기 제1기판을 제거하는 단계;
상기 버퍼층의 후면의 적어도 일부에 전계 분산 유닛을 형성하는 단계; 및
상기 버퍼층과 전계 분산 유닛에 제2기판을 형성하는 단계;를 포함하는 파워 소자의 제조 방법. - 제32항에 있어서,
상기 전계 분산 유닛을 형성하는 단계는, 상기 버퍼층의 일부를 패터닝하는 단계와 패터닝된 부분에 유전체를 적층하는 단계를 포함하는 파워 소자의 제조 방법. - 제33항에 있어서,
상기 유전체는 SiO2, SiN, AlN, 또는 Al2O3으로 형성된 파워 소자의 제조 방법. - 제32항에 있어서,
상기 전계 분산 유닛을 형성하는 단계는, 상기 버퍼층에 본딩 금속층을 형성하는 단계, 상기 본딩 금속층의 일부를 패터닝하는 단계, 상기 본딩 금속층의 패터닝된 부분에 유전체를 적층하는 단계, 상기 제2기판을 패터닝하는 단계, 상기 유전체와 제2기판의 패터닝된 부분이 결합되도록 제2기판을 상기 본딩 금속층에 결합하는 단계를 포함하는 파워 소자의 제조 방법. - 제32항에 있어서,
상기 전계 분산 유닛을 형성하는 단계는, 상기 버퍼층의 일부 또는 전체에 이온 임플란테이션을 하는 단계를 포함하는 파워 소자의 제조 방법. - 제36항에 있어서,
상기 이온 임플란테이션은 N, O, He, H, F, C, Fe로 이루어진 그룹으로부터 선택된 적어도 하나의 소스를 사용하는 파워 소자의 제조 방법. - 제32항 내지 제37항 중 어느 한 항에 있어서,
상기 전계 분산 유닛은 드레인 전극의 하부 영역을 적어도 일부 포함하는 영역에 구비되는 파워 소자의 제조 방법. - 제32항 내지 제37항 중 어느 한 항에 있어서,
상기 전계 분산 유닛은 게이트 전극의 하부 영역과 드레인 전극의 하부 영역 사이의 영역에 구비되는 파워 소자의 제조 방법. - 제32항 내지 제37항 중 어느 한 항에 있어서,
상기 제2기판은 Si, Al, Cu, SiC, GaN, AlN, DBC(Direct Bonded Copper) 중 어느 하나로 형성된 파워 소자의 제조 방법.
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