TW202118064A - 複合半導體裝置電場之改變 - Google Patents

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Abstract

積體電路係可包含具有背面場板之半導體裝置。上述半導體裝置係可形成於內部具有導電層之基板上。上述導電層係可包含可改變上述半導體裝置所產生之電場之導電材料或半導電材料中至少一者。上述半導體裝置係可包含一個或多個半導體層，其等係包括具有至少一IIIA族元素與至少一VA族元素之複合材料。

Description

複合半導體裝置電場之改變
本發明概關於與利用導電層改變半導體裝置所產生電場相關之設備及方法，但不以此為限。
複合半導體製成之電子裝置相較於類似的矽基裝置而言，係可於更高頻率及更高功率水平下作業。此等複合半導體裝置之優點係至少部分來自例如氮化鎵（GaN）等複合半導體相較於矽（Si）所具有更高之臨界擊穿場。例如，氮化鎵之臨界擊穿場為3MV/cm，而Si之臨界擊穿場為0.3MV/cm。 此等複合半導體裝置之效能係可透過對此等裝置內所產生之電場進行塑形來改善，例如透過使用源場板將電場峰值降至最小，藉此使此等裝置係可由更高之電壓安全驅動。
積體電路係可包括具有背面場板之半導體裝置。上述半導體裝置係可形成在具有位於基板內導電層之基板上。導電層係可包括導電材料或半導體材料中至少一種，其可改變由半導體裝置產生之電場。上述半導體裝置係可包括一個或多個半導體層，其係包含一種或多種材料，上述材料具有包括IIIA族（Group 13）元素及VA族（Group 15）元素中至少一種之複合材料。
半導體裝置係可包含背面場板，以改變由半導體裝置產生之電場。半導體裝置係可包括基板，其包括設置於基板區域中之導電層。導電層係可包含背面場板之至少一部分，且導電層係可包含導電材料或半導電材料中至少一種。半導體裝置亦可包括設置於基板表面之一的渠道層。渠道層係可包括具有IIIA族元素及VA族元素之第一複合材料。此外，半導體裝置係可包括設置於渠道層上之阻障層。阻障層係可包括具有IIIA族元素及VA族元素之第二複合材料。
一種改變由半導體裝置所產生電場之程序係可包括於基板之區域形成導電層。程序係可包括於基板上設置複合半導體層。複合半導體層係可包含阻障層及渠道層，其中渠道層係可由具有IIIA族元素及VA族元素之複合材料。此外，程序係可包括以複合半導體層形成半導體裝置。導電層係可經配置以改變由半導體裝置產生之電場。
積體電路元件係可利用一個或多個複合半導體形成。一個或多個複合半導體係可包含IIIA族元素與VA族元素之組合。本文所述之積體電路組件亦可包含一個或多個複合半導體，其具有與IIIA族元素與VA族元素不同之元素組合。例如，本文所述之積體電路組件係可包含氧化鋅（ZnO）。
本文所述之積體電路組件係可包含電晶體，例如場效電晶體。於特定範例中，係可生產高電子移動率電晶體（HEMT）。HEMT係可包含具有第一複合半導體之第一層，其係耦合於包含一個或多個第二複合半導體之一個或多個第二層耦合。一個或多個第二複合半導體係可具有與第一複合半導體不同之帶隙與極化場。第一層與一個或多個第二層係可共同形成一個或多個異質結構。
具有第一層之第一複合半導體係可包含一個或多個IIIA族元素與一個或多個VA族元素之組合。例如，第一複合半導體係可包括氮化鎵（GaN）。此外，第一複合半導體係可包括氮化鋁（AlN）。再者，第一複合半導體係可包括砷化鎵（GaAs）。第一複合半導體亦可包括磷化銦（InP）。
具有與第一層耦合之第二層的第二複合半導體係可包括一個或多個IIIA族元素與一個或多個VA族元素的組合。例如，第二複合半導體係可包括氮化鋁鎵（AlGaN）。此外，第二複合半導體係可包括氮化鋁銦鎵（AlInGaN）。再者，第二複合半導體係可包括氮化銦鋁（InAlN）。
具有第一複合半導體與一個或多個第二複合半導體之異質結構的範例係可包含與AlGaN層耦合之GaN層。具有第一複合半導體與一個或多個第二複合半導體之異質結構的另一範例係可包括與InAlN層耦合之AlN層。異質結構之其他範例係可包括AlN/GaN/AlN與InAlN/GaN。此外，取自IIIA族元素（例如硼（B）、鋁（Al）、鎵（Ga）、銦（In）與鉈（Tl））與取自VA族元素（例如氮（N）、磷（P）、砷（As）、銻（Sb）與鉍（Bi））之元素的各種其他組合係可形成可用於形成複合半導體裝置之異質結構。
包含第一複合半導體之第一層與包含一個或多個第二複合半導體之一個或多個第二層的耦合，係可於具有相對較高電子遷移率的層體之間產生介面。介面係可為二維電子氣（2DEG）。當施加電壓至複合半導體裝置之閘極電接點時，會產生電場，其係可導致電子於包括2DEG之渠道區域內移動。依此，係可控制複合半導體裝置之源極區與汲極區間之電流。
複合半導體裝置之一個或多個範例係可包括GaN基半導體裝置，GaN基半導體裝置包含GaN層體。GaN基半導體裝置係可用於功率電路系統中，例如高功率密度積體電路與功率轉換積體電路。GaN基電晶體亦可用於在相對較高之頻率工作的單晶微波積體電路（MMIC）。MMIC係可包括於電磁輻射之微波範圍內之頻率作業的電子組件。例如，MMIC係可包括以自大約300兆赫（MHz）至大約300千兆赫（GHz）之頻率作業之電子組件。於說明範例中，高功率密度係可為至少5瓦/毫米（W/mm）之功率密度，而高頻率係可為至少5千兆赫（GHz）之頻率。
至少一導電層係可置於複合半導體裝置周圍不同位置，以影響複合半導體裝置作業所產生之電場。一個或多個導電層係可包括導體電或半導體材料。例如，一個或多個導電層係可包括一種或多種n型材料或一種或多種p型材料。於說明範例中，一個或多個導電層係可包括GaN、鍺（Ge）、矽（Si）或其等之一種或多種組合。此外，導電層係可包括金屬材料。導電層係可相對於複合半導體裝置設置於不同位置。導電層係可被稱為「場板」。於說明範例中，可將一個或多個場板形成於複合半導體裝置之源極電接點、汲極電接點或閘極電接點中至少一者上。於其他範例中，可將一個或多個場板形成於複合半導體裝置之渠道下方。此等場板係可稱為「背面場板」。
於複合半導體裝置之一個或多個區域附近設置一個或多個場板，係可於複合半導體裝置之一個或多個部分上產生期望之電場分佈。例如，設置於複合半導體裝置渠道上方之場板係可延伸電場並減低電場之峰值。結果，複合半導體裝置之擊穿電壓將會增加。此外，設置於複合半導體裝置渠道下方之場板亦可將複合半導體裝置所產生之電場塑形，進而使電荷捕捉、裝置擊穿與其他可靠性與效能問題降至最小。
於半導體裝置成形期間，係可例如透過生長與圖樣化之方法在複合半導體裝置之基板上外延形成背面場板。於此所用者，術語外延係指於結晶基板之表面上形成（例如沉積或生長）結晶層或膜，藉此形成之層體具有基板之晶體結構與晶格性質。外延係可用於半導體裝置之製造中以形成單晶體薄膜。外延係可於氣相、液相或固相中進行。於說明範例中，分子束之外延（「MBE」）係可用於在複合半導體裝置之製造期間生長場板。
本文描述之實施方式係涉及製造複合半導體裝置，其具有一個或多個背面場板，位於複合半導體裝置形成之基板內。一個或多個背面場板之形成，係可透過於基板中產生溝槽並於溝槽內植入或生成一個或多個背面場板來形成。於其他範例中，可將一個或多個背面場板植入基板內，再進行啟動與拋光加工。此外，可利用一個或多個臨時基板將具有場板之基礎基板接附至複合材料導體層。根據在此描述用以製造複合半導體裝置之實施方式，於某些狀態中，係可控制並減少複合半導體渠道層之厚度。複合半導體裝置渠道層之厚度會影響背面場板之有效性。例如，隨著背面場板之設置更靠近複合半導體裝置，可以提高改變電場之有效性。因此，具有相對較低厚度之複合半導體渠道層係可提高背面場板在改變由複合半導體裝置所產生電場之有效性。在複合半導體渠道相對較厚之狀態下，背面場板在改變複合半導體裝置電場時的有效性將會降低。
為減少洩漏電流並提升擊穿電壓，複合半導體裝置之傳統緩衝層係可摻雜有鐵（Fe）摻雜物與/或碳（C）摻雜物。然而，Fe摻雜物與/或Si摻雜物可能導致電流在渠道中受到捕捉，可能導致此等複合半導體裝置之暫態響應不良。本文所述之複合半導體裝置係可不含Fe摻雜物與Si摻雜物，進而導致電流崩塌改善，當複合半導體材料之導通電阻因渠道中之電子捕捉增加時，便可能發生電流崩塌。此外，本文描述之複合半導體裝置之熱性能係可比傳統複合半導體裝置提升。例如，複合半導體渠道層所設置之基板係可具有比複合半導體渠道層更高之導熱性。例如，碳化矽（SiC）基板係可具有比GaN渠道層更高之導熱性。因此，由於本文所述之複合半導體裝置係可具有較傳統複合半導體裝置更薄之渠道層，所以基於渠道層較傳統複合半導體裝置而言更加接近導熱基板之原因，熱量更能分布於複合半導體裝置各處。
圖1之示意圖描繪範例積體電路100之部分剖視圖，積體電路100包含複合半導體裝置102，其具有一個或多個導電層，以改變複合半導體裝置102產生之電場。複合半導體裝置102係可包含複合半導體層，其具有渠道層以及阻障層。渠道層係可包含GaN層。渠道層亦可包含GaAs層。於一個或多個其他範例中，渠道層係可包含AlN層。於一個或多個進一步範例中，渠道層係可包含InP層。組障層係可包含AlGaN層。此外，阻障層係可包含AlInGaN層。
複合半導體裝置102亦可包含渠道層形於其上之成核層。此外，複合半導體裝置102係可包含汲極區、源極區、以及閘極區，位於阻障層中。於說明範例中，汲極區、源極區或閘極區中至少一者係可包含一個或多個摻雜物。汲極區係可耦合至汲極電接點，源極區係可耦合至源極電接點，且閘極區係可耦合至閘極電接點。於複合半導體裝置102作業期間，係可產生電場104。例如，於電流流經複合半導體裝置102之渠道之狀態下，係可產生電場104。
積體電路100係可包含基板106。基板106係可包括含Si材料。例如，基板106係可為含SiC基板。此外，基板106係可為含藍寶石基板。基板106亦可為含氮化鋁（AlN）基板。再者，基板106係可包含多晶型AlN。
基板106亦可包含導電層108。導電層108係可具有n型材料。於說明範例中，導電層108係可具有GaN材料。於其他範例中，導電層108係可具有AlN材料。再者，導電層108係可包括含Si材料。導電層108亦可包括含Ge材料。導電層108係可影響電場104，以改善複合半導體裝置102相對於傳統複合半導體裝置之效能。
導電層108係可位於複合半導體裝置102之一個或多個組件之距離閾值內。距離閾值係可對應於由複合半導體裝置產生電場之距離，並可由例如導電層之電性特徵所改變。於傳統複合半導體裝置中，鄰近於複合半導體裝置102之基板102與產生電場之複合半導體裝置102的一個或多個組件之間的距離係大於距離閾值。因此，鄰近於複合半導體裝置之基板中所包含之導電層距離複合半導體裝置過遠，難以塑形由複合半導體裝置產生之電場。於本文所述之實施方式中，導電層108係位於與複合半導體裝置102足夠近之距離，可改變複合半導體裝置102產生之電場。於一個或多個說明範例中，由於相對於傳統裝置之中間層體厚度而言，導電層108與複合半導體裝置102之間的一個或多個中間層體厚度降低，因此導電層108係可位於複合半導體裝置102之距離閾值內。
一個或多個額外層體110係可設置於複合半導體裝置102上。例如，一個或多個介電層係可設置於複合半導體裝置上102。一個或多個介電層係可包含至少含SiN材料、含SiO2 材料或含Si2 N3 材料。一個或多個額外層體110亦可包含金屬材料。舉例而言，可將一個或多個的場板設置於複合半導體裝置之部分上。此外，一個或多個額外層體110係可包括含金屬特徵，例如電容器、誘導器與互連裝置。再者，可將一個或多個將積體電路100之電子組件耦合至另一組件者包含在一個或多個額外層體110中，以將複合半導體裝置102耦合至其他電子組件。
圖2示意圖描繪範例積體電路200元件之部分剖視圖，積體電路200包含複合半導體裝置，其具有一個或多個導電層，以改變複合半導體裝置產生之電場。積體電路200係可包含基板202。於說明範例中，基板202係可為含SiC基板。基板202亦可包括含Si基板。再者，基板202係可包含藍寶石基板。於一個或多個範例中，基板202係可包括含氮化鋁（AlN）基板。基板202之厚度係可介於約100微米至約800微米間、約200微米至約700微米間，或約300微米至約600微米之間。
導電層204係可設置於基板202內。於某些範例中，導電層204係可包含基板202表面之一部分。再者，導電層204係可位於基板202表面下方。於說明範例中，導電層204係可位於基板202表面一個或多個深度下。舉例而言，導電層204係可位於基板202表面下方約0奈米至不大於約100奈米處。此外，導電層204係可位於基板202表面下方約10奈米至不大於約100奈米處。導電層204亦可位於基板202表面下方約50奈米至約250奈米處。再者，導電層204係可位於基板202表面下方約10奈米至約500奈米處。
於某些實施方式中，導電層204係可包含n型材料。導電層204亦可包含p型材料。於說明範例中，導電層204係可包括含Si材料。此外，導電層204係可包括含GaN材料。導電層204亦可包括含Ge材料。再者，導電層204係可包括含多晶矽材料。於其他範例中，導電層204係可包括含SiC材料。於不同實施方式中，導電層204係可包括n型材料、p型材料、含Si材料、含GaN材料、含SiC材料、含Ge材料或含多晶矽材料中之一種或多種組合。
導電層204係可經配置為背面場板，以塑形由積體電路200之複合半導體裝置所產生之電場。導電層204之厚度係可介於約200奈米（nm）至約1500 nm、約300 nm至約1200 nm或約400 nm至約1000 nm之間。雖然圖2之說明範例中係示出單一導電層204，但於其他實施方式中，背面場板係可包含多個導電層。
成核層206係可設置於基板202上並位於導電層204上。成核層206之厚度係可介於約10奈米至約200奈米、約20奈米至約100奈米或約20奈米至約80奈米之間。成核層206係可包括含AlN材料。成核層206係可用以形成第一複合半導體層208。第一複合半導體層208係可包括一個或多個複合半導體。一個或多個複合半導體係可包括元素週期表中至少IIIA族（Group 13）元素與元素週期表中至少VA族（Group 15）元素。舉例而言，第一複合半導體層208係可包含GaN。此外，第一複合半導體層208係可包含GaAs。再者，第一複合半導體材料208係可包括AlN。第一複合半導體材料層208亦可包括InP。
第一複合半導體層208之厚度係可介於約250 nm至約1500 nm、約400 nm至約1200 nm、約500 nm至約1000 nm、約100 nm至約500 nm、約100 nm至約300 nm或約30 nm至約250 nm之間。於說明範例中，第一複合半導體層208之厚度係可小於傳統複合半導體裝置之複合半導體層之厚度。舉例而言，傳統複合半導體裝置係可包含第一複合半導體層，其具有渠道部分與緩衝部分。第一複合半導體層之緩衝部分係可增加第一複合半導體層之厚度。然而，第一複合半導體層208之厚度係可減少，因為第一複合半導體層208並未包含緩衝部分。因此，第一複合半導體層208僅單純為渠道層。減少第一複合半導體層208之厚度係可使複合半導體裝置相較於傳統複合半導體裝置更靠近基板202。複合半導體裝置係可包含至少第二複合半導體層，例如阻障層、閘極電接點、源極電接點、汲極電接點以及介電層，如下所述。複合半導體裝置與基板202間之距離相對於傳統複合半導體裝置減少，由於基板202之導熱性係相對於第一複合半導體層208之導熱性有所增加，因此係可改善積體電路200之散熱。第一複合半導體層208之厚度減少，亦可由於導電層204與複合半導體裝置間更加接近，從而改善對於複合半導體裝置所產生電場之控制。
此外，第二複合半導體層210係可設置於第一複合半導體層208上。第二複合半導體層210係可包括一個或多個複合半導體。一個或多個複合半導體係可包括元素週期表中至少IIIA族元素與元素週期表中至少VA族元素。舉例而言，於不同實施方式中，第二複合半導體層210係可為AlGaN阻障層。第二複合半導體層210亦可為AlInGaN阻障層。二維電子氣（2DEG）層係可形成於第一複合半導體層208與第二複合半導體層210能夠使電子流經2DEG之介面。成核層206、第一複合半導體層208以及第二複合半導體層210係可包含可用以形成一個或多個如電晶體等半導體裝置之半導體層212。於說明範例中，2DEG層係可形成於含有GaN之第一複合半導體層208與含有AlGaN之第二複合半導體層210之介面上。
第一介電層214係可設置於第二複合半導體層210上。第一介電層214係可包括含SiN材料。此外，閘極電接點216係可設置於第二複合半導體層210之閘極區上。閘極電接點216係可包含一種或多種適用金屬材料。舉例而言，閘極電接點216係可包含氮化鈦（TiN）/Al材料。閘極電接點216亦可包含鎳（Ni）/金（Au）材料。
再者，源極電接點218係可設置於半導體層212之源極區上，且汲極電接點220係可設置於半導體層212之汲極區上。源極電接點218與汲極電接點220係可包含一種或多種適用金屬材料。例如，源極電接點218與汲極電接點220係可包含Ti/Al材料。於其他說明範例中，源極電接點218與汲極電接點220係可包含Ti/Au金屬材料。導電層接點222係可將源極電接點218電耦合至導電層204。
至少一額外介電層224係可設置於閘極電接點216上。再者，源極電接點218至少一部分與汲極電接點220至少一部分係可設置於至少一額外介電層224中。於某些實施方式中，至少一額外介電層224係可包含SiO2 材料。至少一額外介電層224亦可包含Si2 N3 材料。
雖然圖2之說明範例中未示出，但積體電路200係可包含額外電子組件。舉例而言，積體電路200係可包含一個或多個電阻器。此外，積體電路200係可包含一個或多個電容器。再者，積體電路200亦可包含一個或多個場板，設置於一個或多個介電層214、224上方或內部。積體電路200亦可包含個或多個誘導器。於不同範例中，積體電路200係可包含一個或多個互連裝置。
再者，雖然圖2之說明範例中顯示導電層204係位於閘極電接點216與源極電接點218下方，但於其他實施方式中，導電層204係可設置於源極電接點218、閘極電接點216或汲極電接點220至少一者之下方。於其他範例中，導電層204係可與閘極電接點216以及設置於閘極電接點216上之前側場板對齊。於此等狀態中，導電層204係可受負偏壓並做為增強閘極裝置，以於對閘極電接點216施加大於0瓦（V）之電壓時消耗渠道。於進一步範例中，導電層204係可設置於汲極電接點220與閘極電接點216下方。於此等實施方式中，導電層204係可藉由導電層接點耦合至汲極電接點204。於一個或多個範例中，導電層204係可耦合至汲極電接點220而非源極電接點218。
圖3之示意圖描繪另一範例積體電路300之部分剖視圖，積體電路300包含複合半導體裝置，其具有一個或多個導電層，以改變複合半導體裝置產生之電場。圖3之說明範例係可包含相似於圖2特徵之技術特徵。圖3實施範例與圖2實施範例間之差異至少在於導電層至電壓源之電耦合，以使電壓係可經施加於導電層。
積體電路300係可包含基板302。於說明範例中，基板302係可為含SiC基板。基板302亦可包括含Si基板。再者，基板302係可包含藍寶石基板。此外，基板302係可為含AlN基板。於一個或多個範例中，基板302係可為含多晶型AlN基板。基板302之厚度係可介於約100微米至約800微米、約200微米至約700微米或約300微米至約600微米之間。
導電層304係可設置於基板302中。於某些範例中，導電層304係可包含基板302表面之一部分。再者，導電層304係可位於基板302表面下方。於說明範例中，導電層304係可位於基板302表面一個或多個深度下方。舉例而言，導電層304係可位於基板302表面下方約0奈米至不大於約100奈米處。此外，導電層304係可位於基板表面下方約10奈米至不大於約100奈米處。導電層304亦可位於基板302表面下方約50奈米至約250奈米處。再者，導電層304係可位於基板302表面下方約10奈米至約500奈米處。
於某些實施方式中，導電層304係可包含n型材料。導電層304亦可包含p型材料。於說明範例中，導電層304係可包括含Si材料。此外，導電層304係可包括含GaN材料。導電層304亦可包括含Ge材料。再者，導電層304係可包括含多晶矽材料。於其他範例中，導電層304係可包括含SiC材料。於不同實施方式中，導電層304係可包括n型材料、p型材料、含Si材料、含GaN材料、含SiC材料、含Ge材料或含多晶矽材料中之一種或多種組合。
導電層304係可經配置為背面場板，以塑形由積體電路300之複合半導體裝置所產生之電場。導電層304之厚度係可介於約200奈米（nm）至約1500 nm、約300 nm至約1200 nm或約400 nm至約1000 nm之間。雖然圖3之說明範例中係示出單一導電層204，但於其他實施方式中，背面場板係可包含多個導電層。
成核層306係可設置於基板302上並位於導電層304上。成核層306之厚度係可介於約10奈米至約200奈米、約20奈米至約100奈米或約20奈米至約80奈米之間。成核層306係可包括含AlN材料。成核層306係可用以形成第一複合半導體層308。第一複合半導體層308係可包括一個或多個複合半導體。一個或多個複合半導體係可包括元素週期表中至少IIIA族元素與元素週期表中至少VA族元素。舉例而言，第一複合半導體層308係可包含GaN。此外，第一複合半導體層308係可包含GaAs。再者，第一複合半導體材料308係可包括AlN。第一複合半導體材料層308亦可包括InP。
第一複合半導體層308之厚度係可介於約250 nm至約1500 nm、約400 nm至約1200 nm、約500 nm至約1000 nm、約100 nm至約500 nm、約100 nm至約300 nm或約30 nm至約250 nm之間。與先前對圖2之描述方式相似，第一複合半導體層308之厚度係可小於傳統複合半導體裝置之複合半導體層之厚度。以此方式，減少第一複合半導體層308之厚度係可使複合半導體裝置相較於傳統複合半導體裝置更靠近基板302。複合半導體裝置與基板302間之距離相對於傳統複合半導體裝置減少，由於基板302之導熱性係相對於第複合半導體層308之導熱性有所增加，因此係可改善積體電路300之散熱。第一複合半導體層308之厚度減少，亦可由於導電層304與複合半導體裝置間更加接近，從而改善對於複合半導體裝置所產生電場之控制。
此外，第二複合半導體層310係可設置於第一複合半導體層308上。第二複合半導體層310係可包括一個或多個複合半導體。一個或多個複合半導體係可包括元素週期表中至少IIIA族元素與元素週期表中至少VA族元素。舉例而言，於不同實施方式中，第二複合半導體層310係可為AlGaN阻障層。第二複合半導體層310亦可為AlInGaN阻障層。二維電子氣（2DEG）層係可形成於第複合半導體層308與第二複合半導體層310能夠使電子流經2DEG之介面。成核層306、第一複合半導體層308以及第二複合半導體層310係可包含可用以形成一個或多個如電晶體等半導體裝置之半導體層312。於說明範例中，2DEG層係可形成於含有GaN之第一複合半導體層308與含有AlGaN之第二複合半導體層310之介面上。
第一介電層314係可設置於第二複合半導體層310上。第一介電層314係可包括含SiN材料。此外，閘極電接點316係可設置於第二複合半導體層310之閘極區上。閘極電接點316係可包含一種或多種適用金屬材料。舉例而言，閘極電接點316係可包含氮化鈦（TiN）/Al材料。閘極電接點316亦可包含鎳（Ni）/金（Au）材料。
再者，源極電接點318係可設置於半導體層312之源極區上，且汲極電接點320係可設置於半導體層312之汲極區上。源極電接點318與汲極電接點320係可包含一種或多種適用金屬材料。例如，源極電接點318與汲極電接點320係可包含Ti/Al材料。於其他說明範例中，源極電接點318與汲極電接點320係可包含Ti/Au金屬材料。
至少一額外介電層322係可設置於閘極電接點316上。再者，源極電接點318至少一部分與汲極電接點320至少一部分係可設置於至少一額外介電層322中。於某些實施方式中，至少一額外介電層322係可包含SiO2 材料。至少一額外介電層322亦可包含Si2 N3 材料。
導電層304係可利用導電層接點324耦合至電壓源。導電層接點324係可用以施加正電壓至導電層304。此外，導電層接點324係可用以施加負電壓至導電層304。當對導電層304施加正電壓時，第一複合半導體材料層308與第二複合半導體材料層310之間2DEG中之電子密度將會增加。即，2DEG中之電子會被拉近於導電層304以響應施加於導電層304之正電壓。對導電層304施加正電壓，係可在沒有對導電層304施加電壓時，導致複合半導體裝置具有更為線性之響應。即，複合半導體裝置之輸出，相較於沒有電壓施加至導電層304之複合半導體裝置而言，更容易以線性函數來表現，以響應輸入。
於將負電壓施加至導電層304之實施方式中，2DEG之電子密度係可受到降低。再者，於將負電壓施加至導電層304之狀態中，係可增加導電層304之長度，導電層304增加由額外導電層部分326所顯示之量。因此，導電層304加上額外導電層部分326係可設置於源極電接點318、閘極電接點316之下並朝向汲極電接點320。
雖然圖3之說明範例中未示出，但積體電路300係可包含額外電子組件。舉例而言，積體電路300係可包含一個或多個電阻器。此外，積體電路300係可包含一個或多個電容器。再者，積體電路300係可包含一個或多個場板，設置於一個或多個介電層314、322上方或內部。積體電路300亦可包含一個或多個誘導器。於不同範例中，積體電路300係可包含一個或多個互連裝置。
圖4之示意圖描繪範例積體電路400之部分剖視圖，積體電路400包含複合半導體裝置，其具有p型材料導電層以及n型材料導電層，以改變複合半導體裝置產生之電場。積體電路400係可包含基板402。於說明範例中，基板402係可為含SiC基板。基板402亦可包括含Si基板。再者，基板402係可包含藍寶石基板。於一個或多個範例中，基板402係可包括含AlN基板。再者，基板402係可包含p型材料。基板402之厚度係可介於約100微米至約800微米、約200微米至約700微米或約300微米至約600微米之間。
第一導電層404係可設置於基板402中。於某些範例中，第一導電層404係可包含基板402表面之一部分。再者，第一導電層404係可位於基板402表面下方。於說明範例中，第一導電層404係可位於基板402表面個或多個深度下方。舉例而言，第一導電層404係可位於基板402表面下方約0奈米至不大於約100奈米處。此外，第一導電層404係可位於基板表面下方約10奈米至不大於約100奈米處。第一導電層404亦可位於基板402表面下方約50奈米至約250奈米處。再者，第一導電層404係可位於基板402表面下方約10奈米至約500奈米處。
第一導電層404係可包含p型材料。於說明範例中，第一導電層404係可包括含Si材料。此外，第一導電層404係可包括含GaN材料。第一導電層404亦可包括含Ge材料。再者，第一導電層404係可包括含多晶矽材料。於其他範例中，第一導電層404係可包括含SiC材料。於不同實施方式中，第一導電層404係可包括p型材料，包含含Si材料、含GaN材料、含SiC材料、含Ge材料或含多晶矽材料中之一個或多個。
第二導電層406係可設置於基板402中。第二導電層406係可與第一導電層404側向對齊。第二導電層406亦可設置於基板402之深度，深度係不同於第一導電層404之深度。於某些範例中，第二導電層406係可包含基板402表面之一部分。再者，第二導電層406係可位於基板402表面下方。於說明範例中，第二導電層406係可位於基板402表面一個或多個深度下方。舉例而言，第二導電層406係可位於基板402表面下方約0奈米至不大於約100奈米處。此外，第二導電層406係可位於基板表面下方約10奈米至不大於約100奈米處。第二導電層406亦可位於基板402表面下方約50奈米至約250奈米處。再者，第二導電層406係可位於基板402表面下方約10奈米至約500奈米處。
第二導電層406係可包含n型材料。於說明範例中，第二導電層406係可包括含Si材料。此外，第二導電層406係可包括含GaN材料。第二導電層406亦可包括含Ge材料。再者，第二導電層406係可包括含多晶矽材料。於其他範例中，第二導電層406係可包括含SiC材料。於不同實施方式中，第二導電層406係可包括n型材料，包含含Si材料、含GaN材料、含SiC材料、含Ge材料或含多晶矽材料中之一個或多個。
第一導電層404及第二導電層406係可經配置為背面場板，以塑形由積體電路400之複合半導體裝置所產生之電場。於作業中，具有p型材料之第一導電層404以及具有n型材料之第二導電層406係可做為pn裝置，例如反向偏壓二極體，其係於半導體裝置發生超過閾值量之電壓時崩潰。導電層404、406之厚度係可介於約200奈米（nm）至約1500 nm、約300 nm至約1200 nm或約400 nm至約1000 nm之間。
成核層408係可設置於基板402上並位於第一導電層404及第二導電層406上。成核層408之厚度係可介於約10奈米至約200奈米、約20奈米至約100奈米或約20奈米至約80奈米之間。成核層408係可包括含AlN材料。成核層408係可用以形成第一複合半導體層410。第一複合半導體層410係可包括一個或多個複合半導體。一個或多個複合半導體係可包括元素週期表中至少IIIA族元素與元素週期表中至少VA族元素。舉例而言，第一複合半導體層410係可包含GaN。此外，第一複合半導體層410係可包含GaAs。再者，第一複合半導體材料410係可包括AlN。第一複合半導體材料層410亦可包括InP。
第一複合半導體層410之厚度係可介於約250 nm至約1500 nm、約400 nm至約1200 nm、約500 nm至約1000 nm、約100 nm至約500 nm、約100 nm至約300 nm或約30 nm至約250 nm之間。與先前對圖2之描述方式相似，第一複合半導體層410之厚度係可小於傳統複合半導體裝置之複合半導體層之厚度。因此，減少第一複合半導體層410之厚度係可使複合半導體裝置相較於傳統複合半導體裝置更靠近基板402。複合半導體裝置係可包含至少一第二複合半導體層，例如阻障層、閘極電接點、依源極電接點、汲極電接點以及介電層，如下所述。複合半導體裝置與基板402間之距離相對於傳統複合半導體裝置減少，由於基板402之導熱性係相對於第一複合半導體層410之導熱性有所增加，因此係可改善積體電路400之散熱。第一複合半導體層410之厚度減少，亦可由於第一導電層404以及第二導電層406相對於複合半導體裝置間更加接近，從而改善對於複合半導體裝置所產生電場之控制。
此外，第二複合半導體層412係可設置於第一複合半導體層410上。第二複合半導體層412係可包括一個或多個複合半導體。一個或多個複合半導體係可包括元素週期表中至少一IIIA族元素與元素週期表中至少一VA族元素。舉例而言，於不同實施方式中，第二複合半導體層412係可為AlGaN阻障層。第二複合半導體層412亦可為AlInGaN阻障層。二維電子氣（2DEG）層係可形成於第一複合半導體層410與第二複合半導體層412能夠使電子流經2DEG之介面。成核層408、第一複合半導體層410以及第二複合半導體層412係可包含可用以形成一個或多個如電晶體等半導體裝置之半導體層414。於說明範例中，2DEG層係可形成於含有GaN之第一複合半導體層410與含有AlGaN之第二複合半導體層412之介面上。
第一介電層416係可設置於第二複合半導體層412上。第一介電層416係可包括含SiN材料。此外，閘極電接點418係可設置於第二複合半導體層412之閘極區上。閘極電接點418係可包含一種或多種適用金屬材料。舉例而言，閘極電接點418係可包含氮化鈦（TiN）/Al材料。閘極電接點418亦可包含鎳（Ni）/金（Au）材料。
再者，源極電接點420係可設置於半導體層414之源極區上，且汲極電接點422係可設置於半導體層404之汲極區上。源極電接點420與汲極電接點422係可包含一種或多種適用金屬材料。例如，源極電接點420與汲極電接點422係可包含Ti/Al材料。於其他說明範例中，源極電接點420與汲極電接點422係可包含Ti/Au金屬材料。第一導電層接點424係可將源極電接點420電耦合至第一導電層404。第二導電層接點426係可將汲極電接點422電耦合至第二導電層406。
至少一額外介電層428係可設置於閘極電接點418上。再者，源極電接點420至少一部分與汲極電接點422至少一部分係可設置於至少一額外介電層428中。於某些實施方式中，至少一額外介電層428係可包含SiO2 材料。至少一額外介電層428亦可包含Si2 N3 材料。
雖然圖4之說明範例中未示出，但積體電路400係可包含額外電子組件。舉例而言，積體電路400係可包含一個或多個電阻器。此外，積體電路400係可包含一個或多個電容器。再者，積體電路400係可包含一個或多個場板，設置於一個或多個介電層416、428上方或內部。積體電路400亦可包含一個或多個誘導器。於不同範例中，積體電路400係可包含一個或多個互連裝置。
圖5之示意圖描繪一種用於在複合半導體層所設置之基板中形成一個或多個導電層之第一範例程序500。舉例而言，於作業502，導電層504係可形成於基板506上。導電層504係可透過將導電材料植入基板506所形成。於植入後，即可啟動含有導電層504之導電材料。可於植入與啟動後對基板506之頂面進行拋光作業，以形成導電層504。導電層504係可形成於基板中506之一個或多個深度。
於某些實施方式中，導電層504係可包括含GaN材料。舉例而言，導電層504係可包括具有n型摻雜物之含GaN材料或具有p型摻雜物之含GaN材料中至少一者。此外，導電層504係可包括含Si材料。例如，導電層504係可包括具有n型摻雜物之含Si材料或具有p型摻雜物之含Si材料中至少一者。再者，導電層504係可包括含Ge材料。於說明範例中，導電層504係可包括具有n型摻雜物之含Ge材料或具有p型摻雜物之含Ge材料中至少一者。
於不同實施方式中，除了透過植入與啟動形成導電層504之外，程序500於作業508係可包括於基板506中製成溝槽510。溝槽510係可透過移除基板506之一部分所製成。舉例而言，係可利用一個或多個蝕刻作業製成溝槽510。於說明範例中，基板506係可為SiC基板，且係可透過利用氫氟酸（hydrofluoric acid）搭配鉑（Pt）催化劑蝕刻基板506形成溝槽510。此外，於基板506係為SiC基板之狀態中，係可透過利用電感耦合電漿蝕刻來蝕刻基板506形成溝槽510。於不同範例中，可於基板506上形成遮罩層，並於蝕刻基板506以形成溝槽510前根據溝槽510位置將遮罩層圖樣化。於遮罩層圖樣化後，即可將基板506對應溝槽510之部分移除。
於基板506中型成溝槽510後，可於溝槽510中形成導電層504。於不同實施方式中，係可利用一種或多種能在不具溝槽情況下形成導電層504之技術將導電層504形成於溝槽510中，如前所述。舉例而言，導電層504係可經植入溝槽510中。導電層504亦可經生長於溝槽510中。舉例而言，係可利用一種或多種化學氣相沉積技術於溝槽510中形成導電層504。此外，係可利用一種或多種外延技術使導電層504於溝槽510中成長。於導電層504係為含GaN層之狀態中，係可利用金屬有機化學氣相沉積於溝槽510中形成導電層504。此外，係可利用分子束外延於溝槽510中形成含GaN導電層504。再者，係可利用混合氣相外延於溝槽510中形成含GaN導電層。於不同實施方式，係可於使導電層504形成於溝槽510中之前，進行一個或多個蝕刻作業、一個或多個清潔作業與/或一個或多個洗滌作業。於說明範例中，基板506及導電層504之表面係可經過一種或多種化學機械拋光（CMP）作業。
於作業512，係可將一個或多個複合半導體層形成於基板506上並置於導電層504上。例如，係可將成核層514形成於基板506上，並於成核層514上形成第一複合半導體層516。此外，係可將第二複合半導體層518形成於第一複合半導體層516上。於說明範例中，係可利用金屬有機化學氣相沉積程序將第一複合半導體層516與第二複合半導體層518形成於成核層514上。再者，係可利用分子束外延將第一複合半導體層516形成於成核層514上。
第一複合半導體層516係可包含渠道層，且第二複合半導體層518係可包含阻障層。於個或多個說明範例中，第一複合半導體層516係可包括含GaN渠道層。此外，第二複合半導體層518係可包括含AlGaN阻障層。
導電層504之形成，係可將導電層504頂面與第一複合半導體層516以及第二複合半導體層518之介面522間之距離520減至最小。於說明範例中，係可控制第一複合半導體層516之厚度，以將導電層504頂面與第一複合半導體層516以及第二複合半導體層518之介面522間之距離520減至最小。於說明範例中，距離520係可為不大於約1000奈米、不大於約800奈米、不大於約600奈米、不大於約500奈米、不大於約400奈米、不大於約300奈米、不大於約200奈米或不大於約100奈米。舉例而言，導電層504與介面522間之距離520係可介於約50 nm至約1000 nm、約50 nm至約500 nm、約50 nm至約200 nm、約100 nm至約500 nm、約200 nm至約500 nm或約100 nm至約300 nm之間。
圖6之示意圖描繪一種用於在複合半導體層所設置之基板中形成一個或多個導電層之第二範例程序。於作業602，係可將複合半導體層形成於基礎基板604上。基礎基板604係可包括含Si基板。基礎基板之厚度係可介於約500微米至約1200微米或約600微米至約800微米之間。係可利用一種或多種金屬有機化學氣相沉積程序將複合半導體材料層形成於基礎基板604上。此外，係可利用如分子束外延等一種或多種外延技術將複合半導體材料層形成於基礎基板604上。
形成於基礎基板604上之複合半導體層係可包含第一複合半導體層606以及第二複合半導體層608。第一複合半導體層606係可包括含GaN渠道層。此外，第二複合半導體層608係可包含阻障層。第二複合半導體層608係可為AlGaN層。此外，第二複合半導體層608係可為AlInGaN層。第一複合半導體層606係可具有第一厚度610。於說明範例中，第一複合半導體層606係可包含第一部分，鄰近於基礎基板604並經配置為緩衝部分。第一複合半導體層606亦可包含第二部分，鄰近於第二複合半導體層608並經配置為渠道部分。第一複合半導體材料層606之第一厚度610係可介於約1000奈米至約3000奈米、約1000奈米至約2000奈米或約1500奈米至約3000奈米之間。
於作業612，程序600係可包括將基礎基板604自複合半導體層移除，並減少第一複合半導體層606之厚度。係可利用一種或多種化學程序將基礎基板604自第一複合半導體層606分離。再者，係可利用一種或多種機械程序將基礎基板604自第一複合半導體層606分離。將基礎基板604自第一複合半導體層606分離之作業，亦可包含將第一複合半導體層606與基礎基板604之間所設置之一個或多個層體移除。舉例而言，係可將設置於基礎基板604與第一複合半導體層606間之成核層移除。此外，亦可將設置於基礎基板604與第一複合半導體層606間之一個或多個緩衝層移除。
此外，第一複合半導體層606之厚度610係可自第一厚度610減少為第二厚度614，以產生調整後第一複合半導體層616。調整後第一複合半導體層616係可經配置為複合半導體裝置中之渠道層。可利用一種或多種化學程序將第一複合半導體層606之厚度自第一厚度610減少為第二厚度614。亦可利用一種或多種機械程序將第一複合半導體層606之厚度自第一厚度610減少為第二厚度614。於說明範例中，可利用一種或多種蝕刻程序將第複合半導體層606之厚度減少為第二厚度614。舉例而言，可利用電漿蝕刻程序將第一複合半導體層606之厚度自第一厚度610減少為第二厚度614。亦可利用一種或多種化學機械拋光作業將第一複合半導體層606之厚度減少為第二厚度614。於不同範例中，亦可利用電感耦合電漿蝕刻程序再加上化學機械拋光將第一複合半導體層606之厚度自第一厚度610減少為第二厚度614。調整後第一複合半導體層616之第二厚度614係可介於約400 nm至約1200 nm、約500 nm至約1000 nm、約400 nm至約800 nm、約200 nm至約800 nm或約200 nm至約500 nm。
程序600於作業618亦可包含將載體基板620附接第二複合半導體層608。載體基板620與包含第二複合半導體層608以及調整後第一複合半導體層616之調整後複合半導體層的結合，係可構成第一中間基板組件622。載體基板620係可包括含藍寶石基板。於其他範例中，載體基板620係可包括含多晶型AlN基板。再者，載體基板620係可包括含SiC基板。可利用一個或多個結合層將載體基板620耦合至第二複合半導體層608。於某些實施方式中，一個或多個結合層係可包括種或多種接著劑。此外，一個或多個結合層係可包含一種或多種介電材料。
此外，程序600於作業624亦可包含於半導體裝置基板628內形成導電層626。半導體裝置基板628係可包括含Si基板。半導體裝置基板628亦可包括含SiC基板。再者，半導體裝置基板628亦可包括藍寶石基板。於一個或多個實施方式中，半導體裝置基板628係可包括AlN基板。舉例而言，半導體裝置基板628係可包括多晶型AlN基板。
於不同實施方式中，係可將導電層626植入半導體裝置基板628中。此外，亦可使導電層626於半導體裝置基板628中生長。舉例而言，係可利用一種或多種化學氣相沉積技術將導電層626形成於半導體裝置基板628中。亦可利用一種或多種外延技術使導電層626於半導體裝置基板628中生長。於不同實施方式中，係可於形成導電層626前對半導體裝置基板628進行一種或多種蝕刻作業、一種或多種清潔作業與/或一種或多種洗滌作業。於說明範例中，在導電層626形成於半導體裝置基板628上之後，半導體裝置基板628之表面以及/或導電層626之表現係可經過一種或多種化學機械拋光（CMP）作業。
於某些實施方式中，導電層626係可包括含SiC材料。舉例而言，導電層626係可包含具有n型材料摻雜物之含SiC材料或具有p型摻雜物之含SiC材料中至少一者。此外，導電層626係可包括含Si材料。例如，導電層626係可包括具有n型摻雜物之含Si材料或具有p型摻雜物之含Si材料中至少一者。再者，導電層626係可包括含Ge材料。於說明範例中，導電層626係可包括具有p型摻雜物之含Ge材料或具有n型摻雜物之含Ge材料中至少一者。
於作業630，第一中間基板組件622係可耦合至半導體裝置基板628，以形成第二中間基板組件632。可利用一個或多個結合層將半導體裝置基板628耦合至第一中間基板組件622。於說明範例中，係可利用一個或多個結合層將具有導電層626之半導體裝置基板628耦合至調整後第一複合半導體材料層616。一個或多個結合層係可包括一種或多種接著劑。舉例而言，用以將第一中間基板組件622耦合至半導體裝置基板528之一個或多個結合層係可包含SiN。可透過於第一中間基板組件622或半導體裝置基板628至少一者上沉積一個或多個SiN層，並於將第一中間基板組件622耦合至半導體裝置基板628前，對於一個或多個進行電漿啟動，從而將第一中間基板組件622耦合至半導體裝置基板628。
此外，程序600於作業634係可包含自第二中間基板組件632移除載體基板620。舉例而言，係可將載體基板620自第二複合半導體層608去耦合。係可利用一種或多種化學程序將載體基板620自第二中間基板組件632移除。亦可利用一種或多種機械程序將載體基板620自第二中間基板組件632移除。於說明範例中，係可透過將載體基板620與第二複合半導體層608耦合之一個或多個結合層移除，從而將載體基板620自第二複合半導體層608分離。
雖然圖6說明範例中未示出，但包含第二複合半導體層608、調整後第複合半導體層616、導電層626以及半導體裝置基板628之複合半導體裝置亦可包含一個或多個額外層體。舉例而言，根據程序600所製成之複合半導體材料裝置係可包含成核層，位於半導體裝置基板628與調整後第一複合半導體層616之間。此外，根據程序600所製成之複合半導體材料裝置係可包含接著層，位於半導體裝置基板628與調整後第一複合半導體層616之間。
係可利用包含至少調整後第一複合半導體層616以及第二複合半導體層608之半導體層形成一個或多個半導體裝置，例如一個或多個電晶體。可將導電層626相對於由調整後第一複合半導體層616與第二複合半導體層608形成之一個或多個電晶體做為背面場板。亦可形成額外電子組件以製程可置入電子裝置之一個或多個積體電路。例如，除了由第二複合半導體層608與調整後第一複合半導體層616形成之一個或多個電晶體以外，係可額外形成一個或多個電容器、一個或多個誘導器、一個或多個電阻器、一個或多個電接點、一個或多個連接器、一個或多個場板或一個或多個其等之組合。包含由第二複合半導體層608與調整後第一複合半導體層616形成之一個或多個電晶體之一個或多個積體電路，係可包含射頻積體電路、單片微波積體電路或功率切換積體電路中至少一者。
圖7之示意圖描繪範例積體電路700之部分剖視圖，積體電路700包含複合半導體裝置，其具有複數導電層，以改變複合半導體裝置產生之電場。積體電路700係可具有基板702。於說明範例中，基板702係可為含SiC基板。基板702亦可包括含Si基板。再者，基板702係可包含藍寶石基板。基板702之厚度係可介於約100微米至約800微米、約200微米至約700微米或約300微米至約600微米之間。
複數導電層係可設置於基板702內。複數導電層係可以樓梯式排列，且各導電層係相對於複數導電層之額外導電層側向橫移。圖7之說明範例係包括第一導電層704、第二導電層706以及第三導電層708，設置於基板702內。第一導電層704係可包括基板702表面之一部分。此外，第一導電層704係可設置於基板702表面之下。第一導電層704與第二導電層706係彼此相對橫移第一橫移量，且第二導電層706與第三導電層708係彼此相對橫移第二橫移量。第一橫移量與第二橫移量係可為至少實質上相等。此外，第一橫移量與第二橫移量係可不同。第一導電層704、第二導電層706與第三導電層708亦可位於基板702內之不同深度。於某些實施方式中，導電層704、706、708係可經植入於基板702內。此外，導電層704、706、708係可生長於基板內702。
於某些實施方式中，導電層704、706、708係可包含n型材料。導電層704、706、708亦可包含p型材料。於說明範例中，導電層704、706、708係可包括含Si材料。此外，導電層704、706、708係可包括含GaN材料。導電層704、706、708亦可包括含Ge材料。再者，導電層704、706、708係可包括含多晶矽材料。於其他範例中，導電層704、706、708係可包括含SiC材料。於不同實施方式中，導電層704、706、708係可包括n型材料、p型材料、含Si材料、含GaN材料、含Ge材料或含多晶矽材料中之一種或多種組合。導電層704、706、708之厚度係可介於約200奈米（nm）至約1500 nm、約300 nm至約1200 nm或約400 nm至約1000 nm之間。於導電層704、706、708包含p型材料之實施方式中，係可將n型材料層穿插於導電層704、706、708之間。此外，於導電層704、706、708包含n型材料之實施方式中，係可將p型材料層穿插於導電層704、706、708之間。
導電層704、706、708係可經配置為背面場板，以塑形由積體電路700之複合半導體裝置所產生之電場。各導電層704、706、708係可改變由積體電路700之複合半導體裝置所產生電場之不同部分。此外，各導電層704、706、708係可用以改變具有不同強度之電場。舉例而言，第一導電層704係可改變第一電場強度範圍，第二導電層706係可改變第二電場強度範圍，且第三導電層708係可改變第三電場強度範圍。於說明範例中，第一導電層704係可改變介於約1瓦/公尺（V/m）至約20 V/m之電場強度，第二導電層706係可改變介於約20 V/m至約40 V/m之電場強度，第三導電層708係可改變介於約40 V/m至約80 V/m之電場強度。
成核層710係可設置於基板702上並位於導電層704、706、708上。成核層710之厚度係可介於約10奈米至約200奈米、約20奈米至約100奈米或約20奈米至約80奈米之間。成核層710係可包括含AlN材料。成核層710係可用以形成第一複合半導體層712。第一複合半導體層712係可包括一個或多個複合半導體。一個或多個複合半導體係可包括元素週期表中至少一IIIA族元素與元素週期表中至少一VA族元素。舉例而言，第一複合半導體層712係可包含GaN。此外，第一複合半導體層712係可包含GaAs。再者，第一複合半導體材料712係可包括AlN。第一複合半導體材料層712亦可包括InP。
第一複合半導體層712之厚度係可介於約250 nm至約1500 nm、約400 nm至約1200 nm、約500 nm至約1000 nm、約100 nm至約500 nm、約100 nm至約300 nm或約30 nm至約250 nm之間。於說明範例中，第一複合半導體層712之厚度係可小於傳統複合半導體裝置之複合半導體層之厚度。
此外，第二複合半導體層714係可設置於第一複合半導體層712上。第二複合半導體層714係可包括一個或多個複合半導體。一個或多個複合半導體係可包括元素週期表中至少一IIIA族元素與元素週期表中至少一VA族元素。舉例而言，於不同實施方式中，第二複合半導體層714係可為AlGaN阻障層。第二複合半導體層714亦可為AlInGaN阻障層。二維電子氣（2DEG）層係可形成於第一複合半導體層712與第二複合半導體層714能夠使電子流經2DEG之介面716。成核層710、第一複合半導體層712以及第二複合半導體層714係可包含可用以形成一個或多個如電晶體等半導體裝置之半導體層。於說明範例中，2DEG層係可形成於含有GaN之第一複合半導體層712與含有AlGaN之第二複合半導體層714之介面716上。
第一介電層718係可設置於第二複合半導體層714上。第一介電層718係可包括含SiN材料。此外，閘極電接點720係可設置於第二複合半導體層714之閘極區上。閘極電接點720係可包含一種或多種適用金屬材料。舉例而言，閘極電接點720係可包含氮化鈦（TiN）/Al材料。閘極電接點720亦可包含鎳（Ni）/金（Au）材料。
再者，源極電接點722係可設置於第二複合半導體層714之源極區上，且汲極電接點724係可設置於第二複合半導體層714之汲極區上。源極電接點722與汲極電接點724係可包含一種或多種適用金屬材料。例如，源極電接點722與汲極電接點724係可包含Ti/Al材料。於其他說明範例中，源極電接點722與汲極電接點724係可包含Ti/Au金屬材料。
至少一額外介電層726係可設置於閘極電接點720上。再者，源極電接點722至少一部分與汲極電接點724至少一部分係可設置於至少一額外介電層726中。於某些實施方式中，至少一額外介電層726係可包含SiO2 材料。至少一額外介電層726亦可包含Si2 N3 材料。
第四導電層728、第五導電層730與第六導電層732係可設置於包含至少成核層710、第一複合半導體層712與第二複合半導體層714之半導體層上。導電層728、730、732亦可設置於第一介電層618上。再者，導電層728、730、732係可設置於至少一額外成核層726上。導電層728、730、732係可做為正面場板並於積體電路700作業期間改變所產生之電場。導電層728、730、732係可設置為樓梯式排列，且各導電層728、730、732係相對於其他導電層728、730、732側向橫移。第四導電層728與第五導電層730係彼此相對橫移第三橫移量，且第五導電層730與第六導電層732係彼此相對橫移第四橫移量。第三橫移量與第四橫移量係可為至少實質上相等。此外，第三橫移量與第四橫移量係可不同。於其他範例中，第三橫移量係可對應於第一導電層704與第二導電層706之間之第一橫移量，且第四橫移量係可對應於第二導電層706與第三導電層708之間之第二橫移量。可利用生長與啟動程序製成導電層728、730、732。
導電層728、730、732之設置係可為導電層704、706、708之排列呈現鏡像排列。於圖7之說明範例中，第一導電層704之位置排列係可對應於第四導電層728之位置，第二導電層706之位置排列係可對應於第五導電層730之位置，且第三導電層708之位置排列係可對應於第六導電層732之位置。於一個或多個範例中，第一導電層704係可垂直對齊第四導電層728，第二導電層706係可垂直對齊第五導電層730，且第三導電層708係可垂直對齊第六導電層732。
第一導電層704之位置與第一複合半導體層712與第二複合半導體層714間之介面716之間具有第一距離734。第一距離734係可介於約50 nm至約500 nm、約50 nm至約300 nm、約50 nm至約200 nm或約100 nm至約300 nm之間。第二導電層706之位置與第一複合半導體層712與第二複合半導體層714間之介面716之間具有第二距離736。第二距離736係可介於約100 nm至約800 nm、約100 nm至約500 nm、約100 nm至約300 nm或約200 nm至約400 nm之間。此外，第三導電層708之位置與第一複合半導體層712與第二複合半導體層714間之介面716具有第三距離738。第三距離738係可介於約300 nm至約2000 nm、約500 nm至約1200 nm、約500 nm至約1000 nm或約800 nm至約1200 nm之間。
第四導電層728係可位於與閘極電接點720具有第四距離740處。第四距離734係可介於約200 nm至約1000 nm、約200 nm至約800 nm、約300 nm至約1000 nm或約400 nm至約800 nm之間。第五導電層730係可位於與閘極電接點720具有第五距離742處。第五距離742係可介於約400 nm至約1500 nm、約400 nm至約1000 nm、約500 nm至約1200 nm或約800 nm至約1500 nm之間。此外，第六導電層732係可位於與閘極電接點720具有第六距離744處。第六距離744係可介於約600 nm至約1800 nm、約600 nm至約1500 nm、約800 nm至約2000 nm或約1200 nm至約2000 nm之間。
雖然圖7之說明範例並未示出，但積體電路700係可包含額外電子組件。舉例而言，積體電路700係可包含一個或多個電阻器。此外，積體電路700係可包含一個或多個電容器。再者，積體電路700係可包含一個或多個場板，設置於介電層718、726上方或內部。積體電路700亦可包含一個或多個誘導器。於不同範例中，積體電路700係可包含一個或多個互連裝置。
再者，雖然圖7之說明範例並未示出，但係可將導電層704、706、708耦合至汲極電接點724。此外，雖然於圖7之說明範例中，導電層704、706、708係經顯示位於閘極電接點720至少一部分下方以及位於汲極電接點724之至少一部分下方，但導電層704、706、708亦可設置於其他位置。例如，導電層704、706、708係可位於閘極電接點724與源極電接點722之至少一部分下方。於此等狀態中，係可將導電層704、706、708耦合至源極電接點722。
此外，雖然圖7之說明範例並未示出，但係可將導電層728、730、732耦合至汲極電接點724。此外，雖然於圖7之說明範例中，導電層728、730、732係經顯示位於閘極電接點720至少一部分上以及位於汲極電接點724之至少一部分上，但導電層728、730、732亦可設置於其他位置。例如，導電層728、730、732係可位於閘極電接點724與源極電接點722之至少一部分上。於此等狀態中，係可將導電層728、730、732耦合至源極電接點722。
圖8之示意圖描繪一種用於在複合半導體裝置所設置之基板中製造導電結構之範例程序800，導電結構具有樓梯式排列。程序800於作業802係可包含形成基板806內導電結構之圖樣804。於圖8之說明範例中，圖樣804係具有樓梯狀。可透過根據對應圖樣804之形狀移除包含基板806之材料之一部分。舉例而言，係可製成腔室808，並使腔室之一個或多個邊根據圖樣804成形。可利用一個或多個化學程序、一種或多種機械程序，或一種或多種化學程序與一種或多種機械程序之組合製成腔室808。例如，係可透過一種或多種蝕刻程序製成腔室808。於不同範例中，係可利用一種或多種圖樣化程序結合一種或多種蝕刻程序製成具有圖樣804之腔室808。此外，係可利用一種或多種化學機械拋光程序製成腔室808。基板806係可包括含Si基板。於一個或多個範例中，基板806係可包括含SiC基板。於其他範例中，基板806係可包括含藍寶石基板。再者，基板806係可包括含AlN基板。例如，基板806係可包括含多晶型AlN基板。
於作業810，程序800係可包含根據圖樣804將導電材料加入腔室808。藉由根據圖樣804將導電材料加入腔室808，係可製成導電結構812。導電結構812係可具有樓梯狀。舉例而言，導電結構812係可包含複數個別階級，其等係自基板806頂面側向橫移並垂直降至腔室808中。係可利用一種或多種沉積程序將導電材料設置於腔室808中。於一個或多個實施範例中，係可利用一種或多種化學氣相沉積程序將導電材料設置於腔室808中，以形成導電結構812。於其他範例中，係可利用一種或多種物理氣相沉積程序將導電材料設置於腔室808中，以形成導電結構812。於進一步範例中，係可利用一種或多種分子束外延程序將導電材料設置於腔室808中，以形成導電結構812。導電結構812係可包括含GaN材料。導電結構812亦可包括含Ge材料。再者，導電結構812係可包括含多晶矽材料。於其他範例中，導電結構812係可包括含SiC材料。於不同實施方式中，導電結構812係可包括n型材料、p型材料、含Si材料、含GaN材料、含SiC材料、含Ge材料或含多晶粒材料之一種或多種組合。程序800亦可於作業814包含於基板806之腔室808內加入填充材料816。填充材料816係可包含介電材料。舉例而言，填充材料816係可包括含SiN材料。
再者，於作業818，程序800係可包含於基板806上形成半導體層820。半導體層820係可包含成核層822。成核層822係可包括含AlN材料。半導體層820亦可包括第一複合半導體層824。第一複合半導體層824係可包含一個或多個複合半導體。一個或多個複合半導體係可包括元素週期表中至少一IIIA族元素與元素週期表中至少一VA族元素。第一複合半導體層824係可包含渠道層。舉例而言，第一複合半導體層824係可包含GaN。此外，第一複合半導體層824係可包含GaAs。再者，第一複合半導體層824係可包括AlN。第一複合半導體層824亦可包括InP。再者，半導體層820係可包含第二複合半導體層826。於一個或多個說明範例中，第二複合半導體材料層826係可包括一個或多個複合半導體。一個或多個複合半導體係可包括元素週期表中至少一IIIA族元素與元素週期表中至少一VA族元素。舉例而言，於不同實施方式中，第二複合半導體層826係可為AlGaN阻障層。第二複合半導體層826亦可為AlInGaN阻障層。
於作業828，程序800係可包含形成半導體裝置特徵。舉例而言，係可利用複合半導體層820形成一個或多個電晶體之特徵。於一個或多個說明範例中，係可利用半導體層820形成高電子移動率電晶體（HEMT）。於不同範例中，導電結構812係可改變利用半導體層820所形成之電晶體所產生之電場。以此方式，導電結構812係可相對於利用半導體層820所形成之電晶體做為背面場板。
可透過設置第一介電層830於第二複合半導體材料層826上形成半導體裝置特徵。第一介電層830係可包括含SiN材料。此外，係可於半導體層820之閘極區域上設置閘極電接點832。閘極電接點832係可包含一種或多種金屬材料。舉例而言，閘極電接點832係可包含氮化鈦（TiN）/Al材料。閘極電接點832亦可包含鎳（Ni）/金（Au）材料。
再者，係可於半導體層820之源極區域上設置源極電接點834，並可於半導體層820之汲極區域上設置汲極電接點836。源極電接點834與汲極電接點836係可包括一種或多種適用金屬材料。例如，源極電接點834與汲極電接點836係可包括Ti/Al材料。於其他說明範例中，源極電接點834與汲極電接點836係可包括Ti/Au金屬材料。導電結構812係可經耦合至汲極電接點836。於其他範例中，導電結構812係可經耦合至源極電接點834，導電結構812係可設置於源極電接點834附近。
可於閘極電接點832上設置至少一額外介電層838。再者，源極電接點834之至少一部分以及汲極電接點836之至少一部分係可設置於至少一額外介電層838中。於某些實施方式中，至少一額外介電層838係可包含SiO2 材料。至少一額外介電層838亦可包含Si2 N3 材料。
可將額外導電結構840設置於至少一額外介電層838之至少一部分中。額外導電結構840係可做為正面場板，並改變由包含半導體層820之電晶體所產生之電場。額外導電結構840係可設置於導電結構812上，藉此使導電結構812與額外導電結構840垂直對齊。額外導電結構840係可具有與導電結構812相同或相似之樓梯狀配置。此外，額外電結構840之配置係可具有如導電結構812配置方式之鏡像。舉例而言，導電結構812係位於半導體層820下方且其配置方式係使導電結構812之橫移層朝半導體層820之右方下降配置。於此等情況中，額外導電結構840係可具有位於半導體820上方並朝半導體層820右方上升配置之橫移層。於圖8未示出之其他範例中，導電結構812係可位於半導體層820下方且其配置方式係使導電結構812之橫移層朝半導體層820之左方下降配置。於此等情況中，導電結構812係可位於源極電接點834附近而非如圖8所示位於汲極電接點836附近。再者，於導電結構812位於半導體層820下方且其配置使導電結構812之橫移層朝半導體層820左方下降配置之情況下，額外導電結構840係可具有位於半導體820上方、接近源極電接點834並朝半導體層820左方上升配置之橫移層。係可將額外導電結構840耦合至汲極電接點836。於其他範例中，係可將額外導電結構840耦合至源極電接點834。
圖9之示意圖描繪一種透過於基板902中形成通孔以在基板902中製造導電結構之範例程序900，其中複合半導體裝置係設置於基板902上。程序900係可包含於作業904在基板902上形成半導體層906。半導體層906係可包含成核層908。成核層908係可包括含AlN材料。半導體層906亦可包括第一複合半導體層910。第一複合半導體層910係可包含一個或多個複合半導體。一個或多個複合半導體係可包括元素週期表中至少一IIIA族元素與元素週期表中至少一VA族元素。第一複合半導體層910係可包含渠道層。舉例而言，第一複合半導體層910係可包含GaN。此外，第一複合半導體層910係可包含GaAs。再者，第一複合半導體層910係可包括AlN。第一複合半導體層910亦可包括InP。再者，半導體層906係可包含第二複合半導體層912。於一個或多個說明範例中，第二複合半導體材料層912係可包括一個或多個複合半導體。一個或多個複合半導體係可包括元素週期表中至少一IIIA族元素與元素週期表中至少一VA族元素。舉例而言，於不同實施方式中，第二複合半導體層912係可為AlGaN阻障層。第二複合半導體層912亦可為AlInGaN阻障層。
於作業914，程序900係可包含形成半導體裝置特徵。舉例而言，係可利用複合半導體層906形成一個或多個電晶體之特徵。於一個或多個說明範例中，係可利用半導體層906形成高電子移動率電晶體（HEMT）。可透過設置第一介電層916於第二複合半導體材料層912上形成半導體裝置特徵。第一介電層916係可包括含SiN材料。此外，係可於半導體層906之閘極區域上設置閘極電接點918。閘極電接點918係可包含一種或多種適用金屬材料。舉例而言，閘極電接點918係可包含氮化鈦（TiN）/Al材料。閘極電接點918亦可包含鎳（Ni）/金（Au）材料。
再者，係可於半導體層906之源極區域上設置源極電接點920，並可於半導體層906之汲極區域上設置汲極電接點922。源極電接點920與汲極電接點922係可包括一種或多種適用金屬材料。例如，源極電接點920與汲極電接點922係可包括Ti/Al材料。於其他說明範例中，源極電接點920與汲極電接點922係可包括Ti/Au金屬材料。
可於閘極電接點918上設置至少一額外介電層924。再者，源極電接點920之至少一部分以及汲極電接點922之至少一部分係可設置於至少一額外介電層924中。於某些實施方式中，至少一額外介電層924係可包含SiO2 材料。至少一額外介電層924亦可包含Si2 N3 材料。
於作業926，程序900係可包含在基板902中形成通孔928。可利用一種或多種化學程序形成通孔928。可利用一種或多種機械程序形成通孔928。可利用一種或多種化學程序與一種或多種機械程序之組合形成通孔928。於一個或多個說明範例中，係可利用一種或多種蝕刻程序形成通孔928。可係用一種或多種圖樣化程序結合一種或多種蝕刻程序形成通孔928。基板902係可包括含Si基板。於一個或多個範例中，基板902係可包括含SiC基板。於其他範例中，基板902係可包含藍寶石基板。基板902亦可包括含AlN基板。
於作業930，程序900係可包含以至少一導電材料或半導體材料填充通孔928，以製成導電結構932。於不同範例中，導電結構932係可改變利用半導體層906所形成之電晶體所產生之電場。以此方式，導電結構932係相對於利用半導體層906所形成之電晶體做為背面場板。導電結構932係可經耦合至源極電接點920。於其他範例中，可將導電結構932耦合至汲極電接點922。
可透過植入導電材料至通孔928以填充通孔928。係可透過生長導電材料填充通孔928。舉例而言，係可利用一種或多種化學氣相沉積技術形成導電結構932。此外，係可利用一種或多種外延技術生長導電結構932。導電結構932係可包括含GaN材料。導電結構932亦可包括含Ge材料。再者，導電結構932係可包括含多晶矽材料。於其他範例中，導電結構932係可包括含SiC材料。於不同實施方式中，導電結構932係可包括n型材料、p型材料、含Si材料、含GaN材料、含SiC材料、含Ge材料或含多晶矽材料中之一種或多種組合。
圖10之示意圖描繪範例積體電路1000之部分剖視圖，積體電路1000包含複合半導體裝置，其具有T形閘極電接點以及圍繞T形閘極電接點至少部分之氣隙，且積體電路900包含一個或多個導電層，以改變半導體裝置產生之電場。積體電路1000係可包含基板1002。於說明範例中，基板1002係可為含SiC基板。基板1002亦可包括含Si基板。再者，基板1002係可包含藍寶石基板。再者，基板1002係可包括含AlN基板。基板1002之厚度係可介於約100微米至約800微米間、約200微米至約700微米間，或約300微米至約600微米之間。
導電層1004係可設置於基板1002內。於某些範例中，導電層1004係可包含基板1002表面之一部分。再者，導電層1004係可位於基板1002表面下方。於說明範例中，導電層1004係可位於基板1002表面一個或多個深度下。舉例而言，導電層1004係可位於基板1002表面下方約0奈米至不大於約100奈米處。此外，導電層1004係可位於基板1002表面下方約10奈米至不大於約100奈米處。導電層1004亦可位於基板1002表面下方約50奈米至約250奈米處。再者，導電層1004係可位於基板1002表面下方約10奈米至約500奈米處。
於某些實施方式中，導電層1004係可包含n型材料。導電層1004亦可包含p型材料。於說明範例中，導電層1004係可包括含Si材料。此外，導電層1004係可包括含GaN材料。導電層1004亦可包括含Ge材料。再者，導電層1004係可包括含多晶矽材料。於其他範例中，導電層1004係可包括含SiC材料。於不同實施方式中，導電層1004係可包括n型材料、p型材料、含Si材料、含GaN材料、含SiC材料、含Ge材料或含多晶矽材料中之一種或多種組合。
導電層1004係可經配置為背面場板，以塑形由積體電路1000之複合半導體裝置所產生之電場。導電層1004之厚度係可介於約200奈米（nm）至約1500 nm、約300 nm至約1200 nm或約400 nm至約1000 nm之間。雖然圖10之說明範例中係示出單一導電層1004，但於其他實施方式中，背面場板係可包含多個導電層。
成核層1006係可設置於基板1002上並位於導電層1004上。成核層1006之厚度係可介於約10奈米至約200奈米、約20奈米至約100奈米或約20奈米至約80奈米之間。成核層1006係可包括含AlN材料。成核層1006係可用以形成第一複合半導體層1008。第一複合半導體層1008係可包括一個或多個複合半導體。一個或多個複合半導體係可包括元素週期表中至少一IIIA族元素與元素週期表中至少一VA族元素。舉例而言，第一複合半導體層1008係可包含GaN。此外，第一複合半導體層1008係可包含GaAs。再者，第一複合半導體材料1008係可包括AlN。第一複合半導體材料層1008亦可包括InP。第一複合半導體層1008之厚度係可介於約250 nm至約1500 nm、約400 nm至約1200 nm、約500 nm至約1000 nm、約100 nm至約500 nm、約100 nm至約300 nm或約30 nm至約250 nm之間。
此外，第二複合半導體層1010係可設置於第一複合半導體層1008上。第二複合半導體層1010係可包括一個或多個複合半導體。一個或多個複合半導體係可包括元素週期表中至少一IIIA族元素與元素週期表中至少一VA族元素。舉例而言，於不同實施方式中，第二複合半導體層1010係可為AlGaN阻障層。第二複合半導體層1010亦可為AlInGaN阻障層。二維電子氣（2DEG）層係可形成於第一複合半導體層1008與第二複合半導體層1010能夠使電子流經2DEG之介面。成核層906、第一複合半導體層1008以及第二複合半導體層1010係可包含可用以形成一個或多個如電晶體等半導體裝置之半導體層1012。於說明範例中，2DEG層係可形成於含有GaN之第複合半導體層1008與含有AlGaN之第二複合半導體層1010之介面上。
第一介電層1014係可設置於第二複合半導體層1010上。第介電層1014係可包括含SiN材料。此外，閘極電接點1016係可設置於第二複合半導體層1010之閘極區上。閘極電接點1016係可包含一種或多種適用金屬材料。舉例而言，閘極電接點1016係可包含氮化鈦（TiN）/Al材料。閘極電接點1016亦可包含鎳（Ni）/金（Au）材料。
閘極電接點1016係可具有T形，其包括柄部以及由柄部支撐之頂部。閘極電接點1016之T形係可對應於柄部一側之頂部數量，此數量係實質上等於柄部另一側之頂部數量。於圖10之說明範例中，頂部係可設置於柄部上，以使柄部兩側設有實質上相同數量之頂部。T形閘極電接點係可用於在相對高頻率作業之積體電路中，例如至少5 GHz。位於以相對高頻率作業之積體電路中的T形閘極電接點係可具有氣隙1018，設置於閘極電接點1016周圍。在以至少5 GHz等相對高頻率作業之傳統機體電路中，T形閘極電接點周圍之氣隙係可能導致傳統高頻率積體電路所能作業之電壓受限。利用圖10說明範例中之導電層1004做為背面場板，係可使積體電路1000得以利用比傳統高頻率積體電路更高之電壓作業。
再者，可將源極電接點1020設置於半導體層1012之源極區域，並可將汲極電接點1022設置於半導體層1012之汲極區域。源極電接點1012與汲極電接點1022係可包含一個或多個適用金屬材料。例如，源極電接點1020與汲極電接點1022係可包含Ti/Al材料。於其他說明範例中，源極電接點1020與汲極電接點1022係可包含Ti/Au金屬材料。導電層接點1024係可將源極電接點1020電耦合至導電層1004。
可將至少一額外介電層1026設置於閘極電接點1016上。再者，可將源極電接點1020之至少一部分與汲極電接點1022之至少一部分設置於至少一額外介電層10296中。於某些實施方式中，至少一額外介電層1026係可包含SiO2 材料。至少額外介電層1026亦可包含Si2 N3 材料。
再者，雖然於其他實施方式中顯示導電層1004設置於源極電接點1020與閘極電接點1016下方，但係可將導電層1004設置於源極電接點1020、閘極電接點1016或汲極電接點1022中至少一者下方。雖然圖10之說明範例中未示出，但積體電路1000係可包含額外電子組件。舉例而言，積體電路1000係可包含一個或多個電阻器。此外，積體電路1000係可包含一個或多個電容器。再者，積體電路1000亦可包含一個或多個場板，設置於一個或多個介電層1014、1026上方或內部。積體電路1000亦可包含一個或多個誘導器。於不同範例中，積體電路1000係可包含一個或多個互連裝置。
圖11之示意圖描繪一種用於在基板中植入一個或多個導電層，並於包含一個或多個導電層之基板上形成氮化鎵基半導體層之範例程序1100。程序1100係可於作業1102包含將複數遮罩層沉積於基板1104上。基板1104係可包含矽（Si）、碳化矽（SiC）或藍寶石、AlN或多晶形AlN。
於圖11之說明範例中，將第一遮罩層1106沉基於基板1104上，並將第二遮罩層1108沉積於第一遮罩層1106上。於一個或多個範例中，基板1104係可包括含碳化矽基板。此外第一遮罩層1106與第二遮罩層1108係可包含不同材料。舉例而言，第一遮罩層1106係可包含第一介電材料，且第二遮罩層1108係可包含第二介電材料。於一個或多個說明範例中，第一遮罩層1106係可包含SiN，且第二遮罩層1108係可包含SiO2 。於不同範例中，第一遮罩層116之厚度係可介於約500埃至約2000埃、或約750埃至約1500埃之間。此外，第二遮罩層1108之厚度係可介於約2000埃至約5000埃或約2500埃至約3500埃之間。
製程1100係可於作業1110包含在至少一遮罩層內形成圖樣。舉例而言，可透過於第二遮罩層1108內形成第一凹陷區1112與第二凹陷區1114，藉此形成圖樣。可透過一種或多種蝕刻程序形成第一凹陷區1112與第二凹陷區1114。於不同範例中，亦可利用一種或多種成像程序形成第一凹陷區1112與第二凹陷區1114。
此外，程序1100係可於作業1116包含於基板1104內形成一個或多個導電層。例如，可於基板1104內進行植入程序1118以製成第一導電層1120與第二導電層1122。於個或多個範例中，導電層1120、1122係可包括具有n型摻雜物之含GaN材料或具有p型摻雜物之含GaN材料中至少一者。此外，導電層1120、1122係可包括含Si材料。舉例而言，導電層1120、1122係可包括具有n型摻雜物之含Si材料或具有p型摻雜物之含Si材料中至少一者。再者，導電層1120、1122係可包括含Ge材料。於一個或多個說明範例中，導電層1120、1122係可包括具有p型摻雜物之含Ge材料或具有n型摻雜物之含Ge材料中至少一者。導電層1120、1122係可經配置為背面場板，以塑形由包含複合半導體層之積體電路之複合半導體裝置所產生之電場。導電層1120、1122之厚度係可介於約200奈米（nm）至約1500 nm、約300 nm至約1200 nm或約400 nm至約1000 nm之間。雖然圖11之說明範例中係示出兩個導電層1120、1122，但亦可於基板1104內形成單一導電層或多個額外導電層。
再者，於作業1124，程序1124係可包含於基板1104內形成複合半導體層。於不同範例中，係將遮罩層1106、1108移除，並於基板1104與導電層1120、1122之表面上形成複合半導體層。於一個或多個範例中，成核層1126係可設置於基板1104上並位於導電層1120、1122上。成核層1126之厚度係可介於約10奈米至約200奈米、約20奈米至約100奈米或約20奈米至約80奈米之間。成核層1126係可包括含AlN材料。成核層1126係可用以形成第一複合半導體層1128。第一複合半導體層1128係可包括一個或多個複合半導體。一個或多個複合半導體係可包括元素週期表中至少一IIIA族元素與元素週期表中至少一VA族元素。舉例而言，第一複合半導體層1128係可包含GaN。此外，第一複合半導體層1128係可包含GaAs。再者，第一複合半導體材料1128係可包括AlN。第一複合半導體材料層1128亦可包括InP。第一複合半導體層1128之厚度係可介於約250 nm至約1500 nm、約400 nm至約1200 nm、約500 nm至約1000 nm、約100 nm至約500 nm、約100 nm至約300 nm或約30 nm至約250 nm之間。於說明範例中，第一複合半導體層208之厚度係可小於傳統複合半導體裝置之複合半導體層之厚度。
此外，第二複合半導體層1130係可設置於第一複合半導體層1128上。第二複合半導體層1130係可包括一個或多個複合半導體。一個或多個複合半導體係可包括元素週期表中至少一IIIA族元素與元素週期表中至少一VA族元素。舉例而言，於不同實施方式中，第二複合半導體層1130係可為AlGaN阻障層。第二複合半導體層1130亦可為AlInGaN阻障層。二維電子氣（2DEG）層係可形成於第一複合半導體層1128與第二複合半導體層1130能夠使電子流經2DEG之介面。成核層1126、第一複合半導體層1128以及第二複合半導體層1130係可包含可用以形成一個或多個如電晶體等半導體裝置之半導體層。於說明範例中，2DEG層係可形成於含有GaN之第一複合半導體層1128與含有AlGaN之第二複合半導體層1130之介面上。
雖然圖11之說明範例並未示出，但可於複合半導體層上形成額外組件，例如一個或多個閘極電接點、一個或多個源極電接點、一個或多個汲極電接點、一個或多個額外場板、一個或多個電容器、一個或多個誘導器、一個或多個互連裝置、其等之一種或多種組合，以及類似物。
此外，於不同範例中，利用多個遮罩層製成導電層1120、1122係可將包含具有成核層1126、第一複合半導體層1128與第二複合半導體層1130之複合半導體層在內之裝置中所發現之缺陷減至最少。舉例而言，當基板1104於植入程序1118 直接暴露時，植入程序1118可能導致基板1104遭受傷害。例如，在植入過程1118期間直接暴露，可能於基板1104之某些部份形成基板1104中之剝離或凹陷區。於一個或多個說明範例中，剝離區之平均深度介於25 nm至約500 nm之間。基板1104上存在剝離區可能造成複合半導體層之層體分布不均，進而導致複合半導體裝置之缺陷與/或效能降低。關於圖11所描述之製程，係可將根據本文所述實施方式，透過提供於植入程序1118中保護基板1104表面之保護遮罩層1106所形成之複合半導體裝置中的缺陷減至最少。因此，於複合半導體層形成於基板1104上之前，基板1104之表面係不存在剝離區。此外，在用以形成第二遮罩層1108圖樣之製程中，保護遮罩層1106係可保護基板1104。
圖12之流程圖描繪一種用於在複合半導體層所設置之基板中製造個或多個導電層之範例程序1200之作業。於作業1202，程序1200係可包含在基板之區域中形成導電層。導電層係可包含一種或多種導電材料與/或一種或多種半導電材料。舉例而言，導電層係可包含一種或多種n型材料。於其他範例中，導電層係可包含一種或多種p型材料。於說明性範例中，導電層係可包含GaN。此外，導電層係可包含Ge。再者，導電層係可包含Si。此外，導電層係可包括含Si基板。於不同範例中，基板係可為含SiC基板。基板亦可包括藍寶石。
於不同實施方式中，導電層係可形成於基板之溝槽中。例如，可移除基板表面之一部分以於基板中形成凹陷區。隨後可於基板之溝槽中生成導電層。亦可將導電層植入基板之溝槽中。於其他實施方式中，可於形成導電層前在不製成溝槽之情況下將導電層植入基板之表面上或下方。再者，可於形成導電層前在不製成溝槽之情況下使導電層生成於基板之表面上或下方。
於作業1204，程序1200係可包含將一個或多個複合半導體層設置於基板上。一個或多個複合半導體層係可包含渠道GaN層。GaN渠道層之厚度係不大於約1000 nm、不大於約900 nm、不大於約750 nm、不大於約500 nm、不大於約300 nm或不大於約200 nm。於說明範例中，GaN渠道層之厚度係介於約50 nm至約1000 nm、約300 nm至約600 nm、約50 nm至約300 nm或約100 nm至約400 nm。此外，一個或多個複合半導體層係可包含阻障層。阻障層係可包含AlGaN阻障層。再者，一個或多個複合半導體層係可包含一個或多個額外層體，例如一個或多個成核層、一個或多個緩衝層或其等之一種或多種組合。
可透過於開基板上生長第一複合半導體層與第二複合半導體層以設置一個或多個複合半導體層。例如，可利用一種或多種外延程序生成GaN渠道層與AlGaN阻障層。此外，係可以方法將一個或多個複合半導體層耦合至基板，方法可將導電層與係用複合材料半導體層所形成之半導體裝置之間的距離減至最小。亦可利用較傳統複合半導體層更薄之至少複合半導體層將複合半導體裝置與基板之距離減至最小。以此方式，含SiC基板可將由一個或多個複合半導體層所形成之半導體裝置所產生之熱量散去。因此，相對於在半導體裝置與散熱基板間具有較大距離之傳統半導體裝置而言，具有由一個或多個複合半導體層所形成之半導體裝置之積體電路效能係可有所改善。
於不同實施方式中，將一個或多個複合半導體層設置於基板上係可包含，於作業1206，利用一個或多個中間基板將基板耦合至一個或多個複合半導體層。舉例而言，可將一個或多個複合半導體層形成於中間基板上。中間基板係可為含Si基板。隨後，可將一個或多個複合半導體體層自中間基板分離。於不同實施方式中，可將一個或多個複合半導體層之GaN渠道層薄型化，以減少GaN渠道層之厚度。隨後，可將厚度減少後之GaN渠道層耦合至另中間基板。第二中間基板係可包括含藍寶石基板。可將具有一個或多個複合半導體層與第二中間基板之基板組件耦合製具有導電層之基板。其後，可將第二中間基板自複合半導體基板層移除。所得之結構係可包含基板，其導電層係耦合至一個或多個複合半導體層，並具有厚度減少之GaN渠道層。
程序1200於作業1208亦可包含以一個或多個複合半導體層形成複合半導體裝置。複合半導體裝置係可包含電晶體，例如高電子移動率電晶體。例如，一個或多個複合半導體層係可包含汲極區、閘極區與源極區。於說明範例中，汲極區、閘極區或源極區至少一者係可包括一種或多種摻雜物。形成複合半導體裝置係可包含於汲極區形成電接點、於閘極區形成電接點，以及於源極區形成電接點。
基板中之導電層係可做為場板，設置於複合半導體裝置下方。以此方式，導電層係可做為背面場板，以改變複合半導體裝置產生之電場。利用導電層改變複合半導體裝置之電場，係可幫助改善具有複合半導體裝置之積體電路之效能。
以下提供本發明標的之非限制性態樣清單。
態樣1. 一種改變由半導體裝置所產生電場之程序：於基板之區域形成導電層；於基板上設置複合半導體層，複合半導體層包括阻障層與渠道層，渠道層包含具有IIIA族元素及VA族元素之複合材料；以及以複合半導體層形成半導體裝置；其中導電層係經配置以改變由半導體裝置產生之電場。
態樣2. 態樣1之程序，其中基板係包含矽（Si）、碳化矽（SiC）或藍寶石、AlN或多晶型AlN。
態樣3. 態樣1或態樣2之程序，其中渠道層包含氮化鎵（GaN）、砷化鎵（GaAs）、磷化銦（InP）或氮化鋁（AlN）。
態樣4. 態樣1-3任一者之程序，其中將複合半導體層設置於基板上包含：於基板及導電層上形成氮化鋁（AlN）成核層；於成核層上形成渠道層；以及於渠道層上形成阻障層。
態樣5. 態樣1-4任一者之程序，包含：於含Si基板上形成初始渠道層，初始渠道層具有第一厚度；於初始渠道層上形成載體層；將初始渠道層之第一厚度減少至第二厚度以製成調整後渠道層；以及將含Si基板自調整後渠道層移除，以製成複合半導體層。
態樣6. 態樣5之程序，其中將複合半導體層設置於含SiC基板上包含：將複合半導體層耦合至載體基板，以製成第一中間基板組件；將中間基板組件耦合至含SiC基板以製成第二中間基板組件；以及將載體組件自第二中間基板組件分離。
態樣7. 態樣6之程序，其中複合半導體層係透過一個或多個結合層耦合至載體基板，且將載體基板自第二中間基板組件分離係包含將一個或多個結合層之至少一部分移除。
態樣8. 態樣5之程序，其中含Si基板係透過一種或多種化學基程序或一種或多種機械程序自渠道層分離。
態樣9. 態樣5之程序，其中初始渠道層之第一厚度係透過化學機械拋光減少至第二厚度。
態樣10. 態樣5之程序，其中初始渠道層之第一厚度係透過一種或多種化學程序減少至第二厚度。
態樣11. 態樣5之程序，其中載體基板包括含藍寶石基板、含多AlN基板或含SiC基板。
態樣12. 態樣5之程序，其中第一厚度係介於約500奈米（nm）至約100 nm之間，且第二厚度係介於約50 nm至約300 nm之間。
態樣13. 態樣1-12任一者之程序，其中於基板之區域形成導電層包含：於基板之表面形成溝槽；以及於溝槽中沉積導電材料或半導電材料之至少一者。
態樣14. 態樣13之程序，其中溝槽係利用一種或多種化學程序或一種或多種機械程序之至少一者所形成。
態樣15. 態樣13之程序，其中導電層係包括含GaN材料。
態樣16. 態樣1-15任一者之程序，其中於基板之區域形成導電層包含進行一種或多種植入程序，以於基板內設置導電材料。
態樣17. 態樣16之程序，其中導電層係位於基板接觸渠道之表面下方之深度。
態樣18. 態樣17之程序，其中深度係介於約10 nm至約500 nm之間。
態樣19. 態樣16之程序，其中形成導電材料包含基板區域中之導電材料或半導電材料中至少一者。
態樣20. 態樣1-19之程序，其中：於渠道層與阻障層間之介面形成二維電子氣（2DEG）層；且導電材料與半導體裝置係經排列以將2DEG層與基板間之距離減至最小。
態樣21. 態樣1-20之程序，包含對導電層施加正電壓。
態樣22. 態樣1-21之程序，包含對導電層施加負電壓。
態樣23. 態樣1-22之程序，其中渠道層與鄰近設置於渠道層之成核層的厚度係介於約50 nm至約500 nm之間。
態樣24. 一種半導體裝置，具有背面場板以改變半導體裝置產生之電場，半導體裝置包含：基板，其具有導電層，設置於基板之區域，導電層包含背面場板之至少一部分，且導電層包含導電材料或半導電材料之至少一部分；渠道層，設置於基板之表面，渠道層包含第一複合材料，其具有IIIA族元素及VA族元素；以及阻障層，設置於渠道層上，阻障層包含第二複合材料，其具有IIIA族元素及VA族元素。
態樣25. 態樣24之半導體裝置，其中導電層包含n型摻雜物、p型摻雜物、鍺（Ge）、Si、SiC或GaN。
態樣26. 態樣24或態樣25之半導體裝置，其中阻障層包含氮化鋁鎵（AlGaN）或氮化鋁銦鎵（AlInGaN）。
態樣27. 態樣24-26之半導體裝置，其中包含導電層之區域係鄰近於基板之表面或形成含SiC基板之表面。
態樣28. 態樣24-27之半導體裝置，其中基板係包含矽（Si）、碳化矽（SiC）、藍寶石、氮化鋁（AlN）或多晶形AlN。
態樣29. 態樣24-28之半導體裝置，其中渠道層包含氮化鎵（GaN）、砷化鎵（GaAs）、磷化銦（InP）或氮化鋁（AlN）
態樣30. 態樣24-29之半導體裝置，進一步包含設置於基板與渠道層間之個或多個結合層。
態樣31. 態樣24-30之半導體裝置，其中渠道層包括GaN以及介於約50奈米（nm）至約200 nm之厚度。
態樣32. 態樣24-31之半導體裝置，其中阻障層與渠道層包含半導體層，且半導體層包括閘極區、源極區以及汲極區，且半導體裝置包含：耦合於閘極區之閘極電接點、耦合至源極區之源極電接點，以及耦合至汲極區之汲極電接點。
態樣33. 態樣32之半導體裝置，其中閘極電接點、源極電接點與汲極電接點為高電子移動率電晶體（HEMT）之一部分。
態樣34. 態樣32之半導體裝置，包含場板，設置於閘極電接點之至少一部分上，且導電層係對齊於閘極電接點之至少一部分以及場板之至少一部分。
態樣35. 態樣32之半導體裝置，包含導電層接點，將導電層耦合至源極電接點。
態樣36. 態樣35之半導體裝置，包含額外導電層，設置於基板之額外區域，額外導電層包含導電材料或半導電材料中至少一者；以及額外導電層接點，將額外導電層耦合至汲極電接點。
態樣37. 態樣36之半導體裝置，其中：導電層包含p型材料；額外導電層包含n型材料；以及基板包含p型材料。
態樣38. 態樣24-37之半導體裝置，其中導電層係為複數具有背面場板之導電層之一。
態樣39. 態樣24-38之半導體裝置，包含成核層，設置於基板與渠道層之間，成核層包含氮化鋁（AlN）。
態樣40. 態樣24-39之半導體裝置，包含導電層接點，其係耦合至導電層以及電壓源，其中係可藉由電壓源利用導電層接點施加電壓至導電層。
態樣41. 態樣40之半導體裝置，其中電壓係為數值大於0之正電壓。
態樣42. 態樣40之半導體裝置，其中電壓係為數值小於0之負電壓。
態樣43. 態樣24-42之半導體裝置，其中渠道層與鄰近設置於渠道層之成核層之厚度係介於約50 nm至約500 nm之間。
態樣44. 一種半導體裝置，具有背面場板以改變由半導體裝置產生之電場，半導體裝置包含：基板，具有複數導電層，設置於基板內，複數導電層之第一導電層係位於基板中之第一深度，且複數導電層中之第二導電層係位於基板中之第二深度，第一深度係異於第二深度；以及半導體層，具有渠道層與阻障層，渠道層包含IIIA族元素及VA族元素之複合材料。
態樣45. 態樣44之半導體裝置，其中第一導電層係自第二導電層橫向位移。
態樣46. 態樣44或態樣45之半導體裝置，其中：第一導電層包含p型材料，且第二導電層包含p型材料；且具有n型材料之額外層體係設置於第一導電層與第二導電層之間。
態樣47. 態樣44-46之半導體裝置，其中：第一導電層包含n型材料，且第二導電層包含n型材料；且具有p型材料之額外層體係具有設置於第一導電層與第二導電層間。
態樣48. 態樣44-47之半導體裝置，其中第一深度係介於約10 nm至約500 nm之間，且第二深度係介於約400 nm至約2000 nm之間。
態樣49. 態樣44-48之半導體裝置，其中阻障層係包含具有IIIA族元素及VA族元素之額外複合材料。
本文所述之各非限制性態樣或範例係可獨立存在，或可與一個或多個其他範例以各種排列或組合之形式結合。
以上詳細說明包括對於附圖之參照，附圖亦屬於詳細說明之一部分。圖中以範例方式顯示可用於實施本發明之具體實施例。此等實施例於此亦稱為「範例」。此等範例可包括圖中所示及文中所述以外之元件。然而，本發明亦應包含僅具有所示及所繪元件之範例。此外，本案發明人亦包含使用所示及所繪元件任何組合或置換之範例（或其一種或多種態樣），無論係關於在此所描繪敘述之一特定範例（或其一種或多種態樣），或係關於其他範例（或其一種或多種態樣）。
若本文與任何參照文件出現使用不一致，應以本文之用法為準。
於本文中，「一」之用法如同一般專利文件中之用法，可包括一或多於一，不受任何「至少一」或「一或多」之其他實例或使用所影響。本文中之用與「或」係用於非排他性之指稱，因此，除非另有說明，否則「A或B」包括「A但非 B」、「B但非A」及「A及B」。本文中，「包括」及「在其中」等語之用法分別等於「包含」及「其中」等語之普通英文等效表述。並且，於以下請求項中，「包括」及「包含」等語為開放性質，亦即，包括此等用語所導引元件以外元件之系統、元件、物品、組成、配方或程序仍應屬於本發明請求項之範疇。此外，於以下之請求項中，「第一」、「第二」及「第三」等等用語僅為標示之目的，並非用於表示對於所稱對象之數值要求。
以上敘述之目的在於說明而非限制。例如，上述範例(或其一或多種態樣)可彼此結合運用。熟悉此技藝人士經閱讀以上說明後應可用其他實施例。摘要係符合 37 C.F.R. §1.72(b)之要求，使讀者能夠快速明瞭本發明之技術性質，其提交目的並非用於解讀或限制請求項之範圍或意涵。並且，在以上詳細說明中，或已將各種特徵分組說明以利描述，但此舉並非表示未經主張之發明特為任何請求項之必要條件。實則是發明主體可不需具備特定所述實施例中之所有特徵。因此，以下請求項在此如同範例或實施例併入詳細說明中，其中各項本身即代表一單獨實施例，且此等實施例可彼此相互結合而成為各種組合或置換。本發明主體之範疇應取決於所附請求項，連同此等請求項有權主張之完整等效範圍。
100:積體電路 102:複合半導體裝置 104:電場 106:基板 108:導電層 110:層體 200:積體電路 202:基板 204:導電層 206:成核層 208:第一複合半導體層 210:第二複合半導體層 212:半導體層 214:第一介電層 216:閘極電接點 218:源極電接點 220:汲極電接點 222:導電層接點 224:介電層 300:積體電路 302:基板 304:導電層 306:成核層 308:第一複合半導體層 310:第二複合半導體層 312:半導體層 314:第一介電層 316:閘極電接點 318:源極電接點 320:汲極電接點 322:介電層 324:導電層接點 326:導電層部分 400:積體電路 402:基板 404:第一導電層 406:第二導電層 408:成核層 410:第一複合半導體層 412:第二複合半導體層 414:半導體層 416:第一介電層 418:閘極電接點 420:源極電接點 422:汲極電接點 424:第一導電層接點 426:第二導電層接點 428:介電層 500:第一範例程序 502:作業 504:導電層 506:基板 508:作業 510:溝槽 512:作業 514:成核層 516:第一複合半導體層 518:第二複合半導體層 520:距離 522:介面 600:程序 602:作業 604:基板 606:第一複合半導體層 608:第二複合半導體層 610:第一厚度 612:作業 614:第二厚度 616:第一複合半導體層 618:作業 620:基板 622:第一中間基板組件 624:作業 626:導電層 628:基板 630:作業 632:第二中間基板組件 634:作業 700:積體電路 702:基板 704:第一導電層 706:第二導電層 708:第三導電層 710:成核層 712:第一複合半導體層 714:第二複合半導體層 716:介面 718:第一介電層 720:閘極電接點 722:源極電接點 724:汲極電接點 726:介電層 728:第四導電層 730:第五導電層 732:第六導電層 734:第一距離 736:第二距離 738:第三距離 740:第四距離 742:第五距離 744:第六距離 800:程序 802:作業 804:圖樣 806:基板 808:腔室 810:作業 812:導電結構 814:作業 816:填充材料 818:作業 820:半導體層 822:成核層 824:第一複合半導體層 826:第二複合半導體層 828:作業 830:第一介點層 83:閘極電接點 834:源極電接點 836:汲極電接點 838:介電層 840:導電結構 900:程序 902:基板 904:作業 906:半導體層 908:成核層 910:第一複合半導體層 912:第二複合半導體層 914:作業 916:第一介電層 918:閘極電接點 920:源極電接點 922:汲極電接點 924:介電層 926:作業 928:通孔 930:作業 932:導電結構 1000:積體電路 1002:基板 1004:導電層 1006:成核層 1008:第一複合半導體層 1010:第二複合半導體層 1012:半導體層 1014::第一介電層 1016:閘極電接點 1018:氣隙 1020:源極電接點 1022:汲極電接點 1024:導電層接點 1026:介電層 1100:程序 1102:作業 1104:基板 1106:第一遮罩層 1108:第二遮罩層 1110:作業 1112:第一凹陷區 1114:第二凹陷區 1116:作業 1118:移植程序 1120:第一導電層 1122:第二導電層 1124:程序 1126:成核層 1128:第一複合半導體層 1130:第二複合半導體層 1200:程序 1202:作業 1204:作業 1206:作業 1208:作業
附圖未必按照比例描繪，且於各圖中，相似之數值可指稱類似之組件。具有不同後綴字母之數字可能代表相似組件之不同實例。附圖旨在提供說明範例，而非以任何方式限制本文所描述之各種實施例。 ［圖1］示意圖描繪範例積體電路之部分剖視圖，積體電路包含複合半導體裝置，其具有一個或多個導電層，以改變複合半導體裝置產生之電場。 ［圖2］示意圖描繪積體電路元件之部分剖視圖，積體電路包含複合半導體裝置，其具有一個或多個導電層，以改變複合半導體裝置產生之電場。 ［圖3］示意圖描繪另一範例積體電路之部分剖視圖，積體電路包含複合半導體裝置，其具有一個或多個導電層，以改變複合半導體裝置產生之電場。 ［圖4］示意圖描繪範例積體電路之部分剖視圖，積體電路包含複合半導體裝置，其具有p型材料導電層以及n型材料導電層，以改變複合半導體裝置產生之電場。 ［圖5］示意圖描繪一種用於在複合半導體層所設置之基板中形成一個或多個導電層之第一範例程序。 ［圖6］示意圖描繪一種用於在複合半導體層所設置之基板中形成一個或多個導電層之第二範例程序。 ［圖7］示意圖描繪範例積體電路之部分剖視圖，積體電路包含複合半導體裝置，其具有複數導電層，以改變複合半導體裝置產生之電場。 ［圖8］示意圖描繪一種用於在複合半導體裝置所設置之基板中製造導電結構之範例程序，導電結構具有樓梯式排列。 ［圖9］示意圖描繪一種用於在複合半導體裝置所設置之基板中透過在基板上形成通孔製造導電結構之範例程序。 ［圖10］示意圖描繪範例積體電路之部分剖視圖，積體電路包含複合半導體裝置，其具有T形閘極電接點以及圍繞T形閘極電接點至少一部分之氣隙，且積體電路包含至少導電層，以改變複合半導體裝置產生之電場。 ［圖11］示意圖描繪一種用於在基板中植入一個或多個導電層，並於包含一個或多個導電層之基板上形成氮化鎵基半導體層之範例程序。 ［圖12］流程圖描繪一種用於在複合半導體層所設置之基板中製造一個或多個導電層之範例程序作業。
100:積體電路
102:複合半導體裝置
104:電場
106:基板
108:導電層
110:層體

Claims (20)

  1. 一種半導體裝置，具有背面場板以改變半導體裝置產生之電場，該半導體裝置包含： 一基板，其具有一導電層，設置於該基板之一區域，該導電層包含一背面場板之至少一部分，且該導電層包含一導電材料或一半導電材料之至少一部分； 一渠道層，設置於該基板之一表面，該渠道層包含一第一複合材料，其具有一IIIA族元素及VA族元素；以及 一阻障層，設置於該渠道層上，該阻障層包含一第二複合材料，其具有一IIIA族元素及VA族元素。
  2. 如請求項1所述之半導體裝置，其中： 該導電層包含一n型摻雜物、一p型摻雜物、鍺（Ge）、矽（Si）、碳化矽（SiC）或氮化鎵GaN中至少一者； 該阻障層包含氮化鋁鎵（AlGaN）或氮化鋁銦鎵（AlInGaN）； 該基板包含矽（Si）、碳化矽（SiC）、藍寶石、氮化鋁（AlN）或多晶形AlN中至少一者；以及 該渠道層包含氮化鎵（GaN）、砷化鎵（GaAs）、磷化銦（InP）或氮化鋁（AlN）。
  3. 如請求項1所述之半導體裝置，其中包含該導電層之該區域係鄰近於該基板之一表面或形成該含SiC基板之一表面。
  4. 如請求項1所述之半導體裝置，其中該阻障層與該渠道層包含一複合半導體層，且該複合半導體層包括一閘極區、一源極區以及一汲極區，且該半導體裝置包含： 耦合於該閘極區之一閘極電接點； 耦合至該源極區之一源極電接點；以及 耦合至該汲極區之一汲極電接點。
  5. 如請求項4所述之半導體裝置，其中該閘極電接點、該源極電接點與該汲極電接點係為一高電子移動率電晶體（HEMT）之一部分。
  6. 如請求項5所述之半導體裝置，包含一場板設置於該閘極電接點之至少一部分上，且該導電層係對齊於該閘極電接點之至少一部分以及該場板之至少一部分。
  7. 如請求項5所述之半導體裝置，包含： 一導電層接點，將該導電層耦合至該源極電接點； 一額外導電層設置於該基板之一額外區域，該額外導電層包含一導電材料或一半導電材料中至少一者；以及 一額外導電層接點將該額外導電層耦合至該汲極電接點。
  8. 如請求項7所述之半導體裝置，其中： 該導電層包含一p型材料； 該額外導電層包含一n型材料；以及 該基板包含一p型材料。
  9. 如請求項1所述之半導體裝置，其中該導電層係為複數具有背面場板之導電層之一。
  10. 如請求項1所述之半導體裝置，其中該渠道層與鄰近設置於該渠道層之一成核層之厚度係介於約50 nm至約500 nm之間。
  11. 一種半導體裝置，具有背面場板以改變由半導體裝置產生之電場，該半導體裝置包含： 一基板，具有複數導電層，設置於一基板內，該等複數導電層之一第一導電層係位於該基板中之一第一深度，且該等複數導電層中之一第二導電層係位於該基板中之一第二深度，該第二深度係異於該第一深度；以及 一複合半導體層，設置於該基板上，且該複合半導體層包含一渠道層與一阻障層，該渠道層包含具有一IIIA族元素及VA族元素之一複合材料。
  12. 如請求項11所述之半導體裝置，其中該第一導電層係自該第二導電層橫向位移。
  13. 如請求項11所述之半導體裝置，其中 該第一導電層包含一p型材料，且該第二導電層包含一p型材料；且 具有一n型材料之一額外層體係設置於該第一導電層與該第二導電層之間。
  14. 如請求項11所述之半導體裝置，其中： 該第一導電層包含一n型材料，且該第二導電層包含一n型材料；且 具有一p型材料之一額外層體係設置於該第一導電層與該第二導電層之間。
  15. 如請求項11所述之半導體裝置，其中該第一深度係介於約10 nm至約500 nm之間，且該第二深度係介於約400 nm至約2000 nm之間。
  16. 一種改變由半導體裝置所產生電場之程序，包含： 於一基板之一區域形成一導電層； 於該基板上設置一複合半導體層，該複合半導體層包括一阻障層與一渠道層，該渠道層包含具有一IIIA族元素及VA族元素之一複合材料；以及 以該複合半導體層形成一半導體裝置； 其中該導電層係經配置以改變由該半導體裝置產生之電場。
  17. 如請求項16所述之程序，其中於該基板之該區域形成該導電層包含進行一種或多種植入程序，以於該基板內設置一導電材料。
  18. 如請求項17所述之程序，包含： 於該基板上形成一第一介電層； 於該第一介電層上形成一第二介電層；以及 於該第二介電層上形成一圖樣。
  19. 如請求項17所述之程序，其中： 該一種或多種植入程序可根據該圖樣於該基板內製成該導電層之一個或多個部份；且 該程序包含於在該基板上設置該複合半導體層之前，移除該第一介電層與該第二介電層。
  20. 如請求項16所述之程序，其中： 於該基板上形成該複合半導體層之前，該基板係不存在剝離區； 於該渠道層與該阻障層間之一介面形成一二維電子氣（2DEG）層；且 該導電層與該半導體裝置之排列方式，係使該2DEG層與該基板間之距離減至最小。
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