CN112368843A - 具有后场板的复合器件 - Google Patents

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P·斯里瓦斯塔瓦
J·G·费奥雷恩扎
D·皮埃德拉
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Abstract

具有背面场板的半导体器件包括缓冲层，该缓冲层包括第一化合物半导体材料，其中该缓冲层外延到结晶衬底。半导体器件还包括设置在缓冲层的表面上的场板层。半导体器件还包括设置在所述场板层上的第一沟道层，其中第一沟道层包括第一化合物半导体材料。半导体器件还包括包括二维电子气的区域，其中二维电子气形成在第一沟道层和第二沟道层之间的界面处。半导体器件还包括由场板层的区域形成并且与场板层的其他区域电隔离的背面场板。

Description

具有后场板的复合器件
优先权
本专利申请要求于2018年7月6日提交的题为“具有外延背面场板的现场管理的III-V组场效应器件”并命名为James Fiorenza等作为发明人的美国临时专利申请号62/694,717的优先权，其公开内容通过引用整体并入本文。
技术领域
该文献总体上但非限制性地涉及半导体器件，并且更具体地涉及用于构造具有背面场板的氮化镓器件的技术。
背景技术
由氮化镓基化合物半导体构成的电子设备可以比类似的硅基设备以更高的频率和更高的功率运行。这些基于氮化镓的器件的优势至少部分源自与硅相比更高的氮化镓临界击穿场(例如，例如，氮化镓的临界击穿场为3MV/cm，而Si的临界击穿场为0.3MV/cm)。这些基于氮化镓的器件的性能可以通过调整在这些器件中生成的电场来提高，例如通过使用源极场板使电场峰值最小化，从而使这些器件能够由更高的电压安全地驱动。例如Charles等人的美国专利No.9,112,009 B2(本文中‘009专利)描述一种III族氮化物器件，该器件具有用于提高跨导的背导管和场板。III族氮化物器件包括沉积在沟槽中的场板，该沟槽被蚀刻在硅氮化物的背面，从中生长III族氮化物器件。但是，‘009专利中描述的器件可制造困难且昂贵。另外，‘009专利中描述的场板不是外延到III族氮化物材料，这会限制从场板获得的性能改进。
附图说明
图1示出了根据各种实施例的用于制造半导体器件的过程的示例的流程图。
图2A示出了根据各种实施例的可以使用本公开中描述的技术制造的半导体器件的各层的横截面。
图2B示出了根据各种实施例的可以使用本公开中描述的技术来制造的半导体器件的示例的透视图。
图3示出了根据各个实施例的在半导体器件的制造期间在形成二维电子气之后形成背面场板的离子注入过程的示例的流程图。
图4A、图4B、图4C、图4D和图4E示出了根据各种实施例的具有在形成二维电子气之后使用离子注入工艺形成的背面场板的半导体器件的层的截面。
图5示出了根据各个实施例的，在半导体器件的制造期间在形成二维电子气之前形成背面场板的离子注入工艺的示例的流程图。
图6A、6B、6C、6D和6E示出了根据各种实施例的具有在形成二维电子气之前使用离子注入工艺形成的背面场板的半导体器件的层的截面。
图7示出了根据各个实施例的在半导体器件的制造期间用于形成p型背面场板的沟槽和再生长工艺的示例的流程图。
图8A、8B、8C、8D和8E示出了根据各种实施例的具有使用沟槽和再生长工艺形成的p型背面场板的半导体器件的各层的横截面。
图9示出了根据各个实施例的在半导体器件的制造期间用于形成n型背面场板的沟槽和再生长工艺的示例的流程图。
图10A、10B、10C、10D、10E和10F示出了根据各种实施例的具有使用沟槽和再生长工艺形成的n型背面场板的半导体器件的各层的截面。
图11示出了根据各个实施例的在半导体器件的制造过程中由失活的p型材料形成背面场板的过程的示例的流程图。
图12A、12B、12C、12D、12E和12F示出了根据各种实施例的具有由钝化的p型材料形成的背面场板的半导体器件的各层的横截面。
图13示出了根据各个实施例的，在半导体器件的形成期间用于形成背面场板的局部注入工艺的示例的流程图。
图14A、14B、14C、14D、14E和14F示出了根据各种实施例的具有使用局部注入工艺形成的背面场板的半导体器件的各层的截面。
图15示出了根据各个实施例的，在半导体器件的制造期间用于使用二维电子气形成背面场板的铝基工艺的示例的流程图。
图16A、16B、16C和16D示出了根据各种实施例的具有使用基于铝的工艺和二维电子气形成的背面场板的半导体器件的层的截面。
在不一定按比例绘制的附图中，相似的数字可以在不同的视图中描述相似的组件。具有不同字母后缀的相似数字可以代表相似组件的不同实例。附图通过示例而非限制的方式大体上示出了本文档中讨论的各种实施例。
具体实施方式
本公开内容尤其描述了由诸如氮化镓(GaN)化合物之类的化合物半导体形成的半导体器件，诸如高电子迁移率晶体管，并且具有背面场板，该背面场板可以外延到化合物半导体。背面场板可以帮助耗尽沟道电子，并且可以帮助在GaN器件中分布电场，例如，以使该器件能够以比其他GaN或半导体器件更高的电压工作，例如，以能够构建更快或更功率更高的电子电路。
示例性实施例包括可以以高功率密度和高频使用的半导体器件，以及制造这种器件的方法。在这种情况下，高功率密度可以是大于5瓦/毫米(W/mm)的功率密度，而高频率可以是大于5吉赫兹(GHz)的频率。可以通过在半导体器件的形成期间在化合物半导体上外延形成例如通过生长和图案化来形成背面场板，从而使背面场板呈现化合物半导体的晶体结构。背面场板可以用于整形半导体器件内的电场，例如以最小化可能引起电荷俘获、器件击穿以及其他可靠性和性能问题的电场峰值。
用于形成本文所述的半导体器件的化合物半导体可以包括元素周期表中来自不同族的元素的化合物。这样的化合物可以包括来自第13族的元素(即，包括硼(B)、铝(Al)、镓(Ga)、铟(In)和th(Tl)的组)与来自第15族的元素(即，包括氮(N)、磷(P)、砷(As)、锑(Sb)和铋(Bi)的组)的配对。元素周期表的第13族也可以称为III族，第15族也称为V族。没有限制，可以由氮化镓(GaN)和氮化铝铟镓(AlInGaN)制成半导体器件。另外，可以使用氮化铝(AlN)/GaN/AlN异质结构、氮化铟铝(InAlN)/GaN、GaN/氮化铝GaN(AlGaN)或第13族和第15族元素的其他组合来制造半导体器件。这些异质结构可以在形成异质结构的化合物半导体的界面(例如GaN和AlGaN的界面)上形成二维电子气(2DEG)。2DEG可以形成电子的导电沟道，该电子导电沟道可以例如通过由布置在沟道上方的栅极端子形成的电场可控地耗尽，以控制通过半导体器件的电流。在示例中，半导体器件可以是场效应晶体管，例如高电子迁移率晶体管(HEMT)，其具有电耦合至由2DEG形成的沟道的源极端子和漏极端子，以及布置在该沟道上方的栅极端子。相对于漏极端子上的电压确定的栅极端子上的电压可以感应电场进入沟道，以控制2DEG中自由电子的浓度，从而控制流过晶体管的电流。
如本文所用，术语外延是指在结晶衬底的表面上形成(例如，沉积或生长)结晶层或膜，由此形成的层具有衬底的晶体结构和晶格性质。外延可用于半导体器件制造中以形成单晶薄膜。外延可以在气相、液相或固相中进行。在一些实施例中，分子束外延(“MBE”)可用于从第13和15族中的元素生长半导体晶体，但是应当理解，其他形式的外延可以与本文所述的技术一起使用。
图1示出了根据各种实施例的用于制造半导体器件的过程100的示例的流程图。可以通过接收具有基本晶体结构的衬底来开始过程100。这种衬底可以从先前的制造过程中接收，或者可以根据一种或多种衬底生长和处理技术来生产。这样的衬底可以是晶片，例如蓝宝石(α-Al2O3)、氮化镓(GaN)、砷化镓(GaAs)、硅(Si)、碳化硅(SiC)的任何多晶型物(包括纤锌矿)、氮化铝(AlN)、磷化铟(InP)或用于制造半导体器件的类似衬底材料。在一些实施例中，衬底可以包括一层或多层外延生长的材料，例如，用于将半导体器件的一个或多个层与另一层分离的牺牲层，或成核或过渡层，以帮助半导体材料的一个或多个其他层的外延生长。
在105处，可以在衬底上外延生长诸如GaN的第一化合物半导体材料的缓冲层(缓冲层)，以形成异质外延薄膜。GaN异质外延薄膜的质量可以取决于衬底的一种或多种特性。这样的性质可以包括晶格常数、热膨胀系数和过程诱导的性质，例如表面粗糙度、台阶高度和平台宽度；等等。参见，例如，L.Liu等人，“氮化镓外延衬底”，材料科学与工程：R：Reports，卷37，第3期，2002年4月30日，第61-127页。因此，应仔细控制这些属性。对这些性质的适当控制可以使得能够形成具有极高纯度或稠度的GaN层。可以通过外延生长或通过使用诸如化学气相沉积(CVD)之类的另一薄膜形成技术来形成缓冲层，以具有大约400-500纳米(nm)厚的深度。然而，在一些实施例中，缓冲层可包括场板层，如本文所述。在这样的实施例中，缓冲层可以是大约500-600nm厚。
在110，可以在缓冲层上形成场板层。这样的场板层可以包括在缓冲层上外延生长的大约100nm的化合物半导体材料。这样的场板层可以包括缓冲层的一部分或区域(例如由特定深度确定的体积)，诸如100nm厚的区域。这样的场板层可以包括导电p型层，例如，通过在缓冲层中的化合物半导体材料的晶体结构中沉积p型掺杂剂(例如通过使用离子注入或CVD技术)而形成的掺杂剂。在一个示例中，p型场板层可以通过在环境退火温度为1000-1100摄氏度(C)之间变化的环境氮气(N2)气体对具有GaN缓冲层的半导体器件在室内进行退火来形成。这样的场板层可替代地包括导电n型层，例如通过在缓冲层中的化合物半导体材料的晶体结构中沉积n型掺杂剂并在掺杂的缓冲层之上形成场板阻挡层而形成的层。在一个示例中，可以通过在环境退火温度为1000-1100℃之间变化的环境硅烷(SiH4)气体中对具有GaN缓冲层的半导体器件在室内进行退火来形成n型场板层，然后进行AlN场板阻挡层的沉积。这种掺杂的场板层可以具有与缓冲层的晶体结构基本相似或由其形成的晶体结构。
在一些实施方案中，形成场板层可以包括从退火室中去除部分形成的半导体器件，并执行一个或多个半导体制造步骤，例如蚀刻、平坦化或离子注入步骤。
在115处，可以在场板层上形成用于形成缓冲层的化合物半导体材料的第一沟道层(GaN沟道层)。可以以与缓冲层相同的方式形成第一沟道层，例如通过外延生长，或使用另一种薄膜形成技术。在一些实施例中，可以通过在退火室中继续GaN生长过程来形成第一沟道层。在其他实施例中，可以通过将部分完成的半导体器件返回到退火室并开始GaN再生长工艺来形成这种GaN层。可以继续进行这种GaN生长或再生过程，直到生长出大约100nm的GaN层为止。
在120处，可以例如通过在第一沟道层的表面上外延生长诸如AlGaN的第二化合物半导体材料的第二沟道层(例如，AlGaN沟道层)来形成2DEG，以形成异质结。可以以与第一沟道层相同的方式形成第二沟道层，例如通过外延生长或使用另一种薄膜形成技术。可以选择第一化合物半导体材料和第二化合物半导体材料以具有不同的带隙，以便在第一化合物半导体材料的表面和第二化合物半导体材料的表面之间的界面处形成异质结。这样的选择可以使二维电子气(2DEG)在异质结处形成。
在125处，可以通过对在步骤110处形成的场板层进行图案化来形成背面场板。可以在步骤110或120之后使用在图3、5、7、9、11或13的讨论中描述的一种或多种工艺来形成这种背面场板。在一些实施例中，背面场板可以外延到缓冲层。
可以通过形成一个或多个器件部件并将该一个或多个器件元件电耦合至异质结来完成过程100。在一示例中，HEMT的源极、漏极和栅极可以形成并电耦合到异质结。背面场板触点也可以形成在半导体器件中，以将背面场板物理和电耦合到地。
图2A示出了可以根据本公开中描述的任何工艺(诸如工艺100)制造的半导体器件200的各层的横截面。这种半导体器件可以包括高电子迁移率晶体管。这样的HEMT可以包括场效应晶体管(FET)，该场效应晶体管包括至少两种具有不同带隙的半导体材料(例如，异质结构)，以便在两种半导体材料之间的界面处形成电荷传输通道(例如异质结)。半导体器件200可以包括晶体衬底225，缓冲层220(例如，第一化合物半导体材料的第一层)，场板层215，第一沟道层210(例如，第一半导体材料的第二层)，形成2DEG的区域240和第二沟道层205(例如，第二化合物半导体材料的阻挡层)。半导体器件200还可包括外延背面场板230和一个或多个器件层270。一个或多个器件层270可包括一个或多个器件元件，例如漏极245、源极250、栅极255、源极场板260。
在一些实施方案中，源极250可以包括设置在源极和栅极255之间的源极触点(未示出)。源极250还可以包括背面场板触点235，其背离栅极比源极触点更远。背面场板触点的这种布置可能要求背面场板230横向延伸超过栅极255以与源极250对齐或位于源极250下方，以使使背面场板触点将背面场板物理和电气耦合到源极。
图2B示出了根据各种实施例的可以使用本公开中描述的技术来制造的半导体器件的示例的透视图。图2B的半导体器件包括器件层290，其可以对应于半导体器件200的层205、210、215、220和225。图2B的半导体器件还包括器件层285，其可以对应于器件层270，如图2A所示。图2B所示的特定器件元件包括外延背面场板265、源极270、源极触点272、漏极275、漏极触点277、栅极280和背面场板触点282。
图2B包括用于布置源极触点272和背面场板触点282的替代构造。如图2B所示，栅极280的宽度使得背面场板触点能够沿着栅极的背面尺寸形成，而源极触点沿栅极的横向尺寸形成。这样的配置可以例如通过消除在源极270下方延伸背面场板265的需要来提高半导体器件的效率。通过使背面场板265完全形成在栅极280下方，这样的配置还可以改善半导体器件的性能。
图3示出了用于在半导体器件的制造期间形成2DEG之后形成背面场板的离子注入工艺300的示例的流程图，而图4A至图4E示出了过程300中每个步骤的半导体器件的层的横截面。过程300可以是过程100的每个实施例，其中过程110和125被扩展以包括分别用于形成场板层和背面场板的特定步骤。过程300可以开始于部分形成的半导体器件，例如根据过程100的步骤105形成的半导体器件，并且具有结晶衬底层225和外延缓冲层220，如图4A所示。
在305处，可在缓冲层220上形成n型材料410的导电层。如本文所述，可通过使用退火工艺通过沉积n型掺杂剂材料(例如SiH4)来形成这种导电层。
在310处，可以将场板阻挡层405沉积在n型材料410的导电层上。这种场板阻挡层可以包括一定数量的厚度小于5nm的材料，并选择该材料以抑制n型材料410的导电层与随后沉积的导电或半导电层之间的电流流动。场板阻挡层材料可以包括p型材料，例如p型GaN，或绝缘体，例如AlN。
在315处，可以至少通过2DEG的形成来制造半导体器件。这样的制造可以包括外延形成第一沟道层210和通过外延形成第二沟道层阻挡层205来形成2DEG，如图4B所示。在一些实施例中，这种制造可以包括制造一个或多个器件组件，例如半导体器件的漏极、栅极和源极端子。
在320处，可以形成场板掩模415，以限定半导体器件的背面场板的几何形状和位置。在一些实施例中，如图4C所示，可以使用被选择为阻挡或阻止注入的离子以使n型导电层410的区域去活化的离子的掩模材料，在第二沟道层205上形成这种场板掩模415，以形成半导体器件的背面场板。具有从形成在第二沟道层205上的场板掩模图案化的场板的半导体器件的后续制造步骤可以包括步骤或器件布局考虑因素，以确保一个或多个设备元素(例如栅极或漏极)与背面场板的位置和几何形状对齐。在一些实施例中，场板掩模415可以形成在半导体器件200的一个或多个器件元件上或由半导体器件200的一个或多个器件元件组成。在这些实施例中，在随后的半导体器件制造步骤中产生的背面场板可以与一个或多个器件元件自对准，从而避免了进一步对准考虑的需要。
在325，背面场板可以与n型导电层410隔离，例如通过使用离子注入将诸如氮之类的失活材料注入n型导电层以损坏由场板掩模415暴露的区域，如图4D所示。与场板掩模下方的场板层的区域相比，所得的损坏区域425和425可具有增加的电阻，从而形成如图4E所示的电隔离的背面场板430。可以考虑确保注入的离子具有足够的能量以破坏场板层410，同时限制对半导体器件的其他层的损害，例如以例如限制对2DEG的破坏以保留电子传输特性或减少可能导致电荷俘获和漏极/主体泄漏的缺陷。在一些实施例中，可以通过在离子注入工艺之后对半导体器件进行退火来至少部分地治愈这种损坏和缺陷。在某些实施例中，如本文所述，可以通过形成一个或多个器件部件(例如，源极电极、栅极电极和漏电极)并将该一个或多个器件部件电耦合至2DEG或形成2DEG的异质结来完成工艺300。
图5示出了用于在半导体器件的制造期间在形成二维电子气之前形成背面场板的离子注入工艺500的示例的流程图，而图6A至图6E示出了工艺500中的每个步骤处的半导体器件的层的横截面。半导体器件可以是HEMT器件，例如半导体器件200。过程500可以是过程100的实施例，其中步骤110和125分别扩展为包括用于形成诸如场板层215之类的场板层和诸如背面场板230之类的背面场板的特定步骤。工艺500可以从部分形成的半导体器件开始，诸如根据工艺100的步骤105形成的半导体器件，并且具有结晶衬底层225和外延缓冲层220，如图6A所示。
在505处，可以在缓冲层220上形成n型材料610的导电层。如本文所述，可以通过使用退火工艺沉积n型掺杂剂材料来形成这种导电层。
在510处，如图6A所示，场板阻挡层605可以沉积在n型材料610的导电层上。如图4A-4E所示，这种场板阻挡层可以基本上类似于场板阻挡层405。
在515处，可以形成场板掩模615，以限定半导体器件的背面场板的几何形状和位置。在一些实施例中，如图6B所示，可以使用被选择为阻挡或阻止注入的离子以使n型导电层610的区域失活的掩模材料，在场板阻挡层605上形成这种场板掩模615，例如形成或图案化半导体器件的背面场板。包括从形成在场板阻挡层605上的场板掩模图案化的场板的半导体器件的后续制造步骤可以包括一个或多个步骤或器件布局考虑因素，以确保一个或多个器件元件，例如栅极或漏极，与背面场板的位置和几何形状对齐。
在520处，可以例如通过使用诸如氮离子之类的失活材料620的离子注入到n型导电层中以损坏由场板掩模615暴露的区域来将背面场板与n型导电层610隔离，如图6C所示。与场板掩模下方的场板层的区域相比，所得的损坏区域615和625可以具有增加的电阻，从而形成如图6D所示的电隔离的背面场板630。
在525，可以至少通过形成2DEG来制造半导体器件。这样的制造可包括外延生长第一半导体材料210的第二层，以及通过外延生长第二化合物半导体材料205的阻挡层来形成2DEG，如图6E所示。工艺500可以使用离子注入工艺形成背面场板，同时限制对诸如2DEG的半导体器件的其他层造成损坏的可能性。这可以使得能够使用更高的离子注入能量，诸如使得能够形成较厚的背面场板或形成为距半导体器件的2DEG或栅极更大距离的背面场板。
在某些实施方案中，工序500可以通过形成一个或多个器件部件(例如，源极电极、栅极电极和漏极电极)并将一个或多个器件组件电耦合到2DEG或形成2DEG的异质结。
在某些实施方案中，工序500可以与工序200结合，以制造具有两层或更多层的背面场板的半导体器件。在示例中，可以根据工艺500在场板层610中的第一深度处形成第一背面场板。然后可以使用工艺300在场板层中以第二浅的深度形成第二背面场板。仔细选择每个背面场板深度可以使两个或更多背面场板至少部分重叠，同时保持电绝缘。
图7示出了在半导体器件的制造期间用于形成p型背面场板的沟槽和再生长工艺的示例的流程图，而图8A-8E示出了工艺700中每个步骤的半导体器件的层的横截面。半导体器件可以是HEMT器件，例如半导体器件200。过程700可以是过程100的实施例，其中步骤125扩展为包括用于形成背面场板的特定步骤，例如背面场板230(图2)。
在705，可以通过形成场板层215(例如，外延场板层)来制造半导体器件，如图8A所示。这样的制造可以包括与过程100的步骤105和110基本相似的步骤，例如以形成具有结晶衬底层225、外延缓冲层220和场板层215的部分显影的半导体器件。在一些实施例中，场板层215(例如，绝缘体层)可以是缓冲层220的一部分，例如缓冲层的100nm厚的区域。
在710处，如图8B所示，可以例如通过使用干式GaN蚀刻技术(诸如，感应耦合等离子体或反应性离子蚀刻工艺)在场板层215中蚀刻沟槽805。可以将沟槽805蚀刻到大约100nm的深度或对应于背面场板的期望高度或期望距离的另一预定深度，以将背面场板定位成远离半导体器件的器件元件。
在715处，可以在沟槽805中并且在场板层215的顶表面上方形成p型材料的导电层。可以将这种p型材料的导电层外延生长到场板层215，例如，通过在沟槽805中以及在场板层215上方生长诸如GaN的化合物半导体，然后使用退火工艺来沉积诸如镁(Mg)的p型掺杂剂。图8C示出了具有p型材料810的导电层的部分完整的半导体器件，因为该p型材料810是在沟槽805中以及在场板层215的顶表面之上外延形成的。
在720，可以例如通过使用GaN干蚀刻工艺从场板层215的顶表面去除p型材料810，以便在沟槽805中形成隔离的p型场板815，如图8D所示。
在725处，可以至少通过形成2DEG来继续半导体器件的制造，如本文所述和图8E所示。
图9示出了在半导体器件的制造期间用于形成n型背面场板的沟槽和再生长工艺900的示例的流程图，而图10A至图10E示出了在工艺900中的每个步骤的半导体器件的层的横截面。半导体器件可以是HEMT器件，例如半导体器件200。过程900可以是过程100的实施例，其中步骤125扩展为包括用于形成背面场板的特定步骤，例如背面场板230(图2)。
在905，可以通过形成场板层215来开发半导体器件，如图10A所示。这样的处理可以包括与处理100的步骤105和110基本相似的步骤，例如以形成具有结晶衬底层225、外延缓冲层220和场板层215的部分显影的半导体器件。在实施例中，场板层215可以是缓冲层220的一部分，例如缓冲层的100nm厚的区域。
在910处，可以例如通过使用干GaN蚀刻技术在场板层215中蚀刻沟槽1005，如图10B所示。可以将这种腔蚀刻到大约100nm的深度或对应于背面场板的期望高度或距半导体器件的器件元件(例如栅极)的期望距离的另一预定深度。
在915处，可以在沟槽1005中并且在场板层215的顶表面上方形成n型材料的导电层。可以将n型材料的这种导电层外延生长到场板层215，例如，通过在沟槽1005中以及在场板层215上方生长诸如GaN的化合物半导体，然后使用退火工艺来沉积诸如SiH4气体的n型掺杂剂。图10C示出了部分完整的半导体器件，其具有n型材料的导电层1010，因为其在沟槽1005中和场板层215的顶表面上方外延形成。
在920处，可以在沟槽1005中或之上沉积保护材料层1015，以便在沟槽上方形成掩模，以防止在半导体器件的后续处理期间刻蚀形成在沟槽中的n型材料，如图10D所示。这样的保护材料可以包括氮化硅或可以为此目的用作掩模的任何其他材料。
在925处，可以例如通过使用蚀刻工艺从场板层215的顶表面去除n型材料1010，以便在沟槽1005中形成隔离的n型场板1020，如图10E所示。
在930处，可以在场板层215上方和在n型场板1020上方形成场板阻挡层1025，并且如本文所述和图10F所示，至少可以通过形成2DEG来继续半导体器件的制造。
图11示出了用于在半导体器件的制造期间从失活的p型材料形成背面场的过程1100的示例的流程图，而图12A至图12F示出了工艺1100中每个步骤的半导体器件的层的横截面。半导体器件可以是HEMT器件，例如半导体器件200。过程1100可以是过程100的实施例，其中步骤110和125扩展为包括用于分别形成场板层以及背面场板的特定步骤。过程1100可以开始于部分形成的半导体器件，例如根据过程100的步骤105形成的并且具有结晶衬底层225和外延缓冲层220的半导体器件，如图12A所示。
在1105，可以在缓冲层220上形成p型材料的导电层1205。可以通过如图12A所示使用专门配置为排除氢的退火工艺沉积p型掺杂材料(例如镁(Mg))来形成这种导电层。
在1110，如本文所述，可以至少通过2DEG的形成来制造半导体器件。图12B示出了具有2DEG的部分完成的半导体器件，该2DEG形成在第一化合物半导体的外延层和第二成分半导体的外延缓冲层的界面处，如本文所述。
在1115，如图12C所示，可以例如通过在诸如氨气(NH4)或氢之类的失活材料1210的存在下对半导体器件进行退火来使p型材料1205失活。在一些实施例中，可以在形成p型材料的导电层之后并且在制造半导体器件的后续层之前执行该去活化。
在1120处，可以在p型材料的区域上方形成掩模1215，以限定半导体器件的背面场板的几何形状和位置，如图12D所示。这样的掩模可以包括被选择为吸收光的波长的材料，否则该光可以穿过用于制造半导体器件的半导体材料。在一个示例中，当半导体器件由GaN构成时，这种掩模可以包括被选择为吸收能量小于GaN的带隙(例如3.3电子伏特)的光的材料。这样的掩模通常可以包括难熔金属，例如钨、钽和铼。
在1125，如图12E所示，可通过在存在诸如N2或镁的活化材料1220的情况下从器件顶部加热半导体器件来选择性地活化位于掩模1215下方的p型材料1205。这样的加热可以包括使用光源来发射辐射能，该光源被选择为发射具有比用于制造半导体器件的半导体材料的带隙能量低的能量的光。这种加热可导致由选定光源发射的辐射能穿过半导体器件的被掩模1215暴露的区域，而不加热这些暴露的区域。这种加热还可以使由所选光源发出的辐射能被掩模1215吸收，从而引起位于掩模下方的半导体器件区域的局部加热，从而使活化材料能够扩散到加热的p型材料中。根据该过程活化的p型材料可以形成隔离的背面场板1225，如图12F所示。
在一些实施方案中，可以省略步骤1115，并且可以在p型材料1205的导电层上形成掩模1215，以暴露p型材料的区域，该区域定义了半导体器件背面场板的几何形状和位置。在这些实施例中，可以通过在失活材料的存在下使用选定的光源对半导体器件进行退火来形成背面场板，从而使掩模1215下面的p型材料的区域失活，同时保持由晒黑暴露的区域被活化。
在一些实施方案中，可以省略步骤1115，并且掩模1215可以包括被选择为抑制失活材料的扩散的材料。可以在p型材料1205的区域上方形成这样的掩模，以限定半导体器件的背面场板的几何形状和位置，如图12D所示。在这些实施例中，可以通过使用选择来发射辐射能的半导体材料在失活材料的存在下对半导体器件进行退火来形成背面场板，该光源被辐射的能量被用于制造半导体器件的半导体材料吸收，从而使失活材料扩散到由掩模1215暴露的p型材料区域中并使其失活。
在一些实施方案中，可以省略步骤1115，并且掩模1215可以包括被选择为抑制能量水平低于阈值能量水平的离子通过的材料。可以在p型材料1205的区域上方形成这样的掩模，以限定半导体器件的背面场板的几何形状和位置，如图12D所示。在这些实施例中，可以通过将失活材料的离子注入到由掩模1215暴露的p型材料的区域中来形成背面场板，以使失活材料使暴露的区域失活，同时使p型材料的掩膜区域保持活化状态。
图13示出了根据各个实施例的在半导体器件的制造期间用于形成背面场板的局部注入工艺1300的示例的流程图。过程1300可以是过程100的实施例，其中步骤110和125被扩展为包括分别形成场板层和背面场板的特定步骤。尽管参考使用n型材料讨论了该工艺，但是可以使用p型材料实现基本相似的工艺。工艺1300可以开始于部分形成的半导体器件，例如根据工艺100的步骤105形成的半导体器件，并且具有结晶衬底层225和外延缓冲层220，如图2所示。
在1305，如本文所述，可以在缓冲层上形成场板阻挡层。在1310，可以将n型掺杂剂选择性地注入到缓冲层的场板区域中，以形成失活的n型材料的区域。
在1315，可以例如通过图案化掩模以将钝化的n型材料暴露在半导体器件上，并且使用离子注入工艺将活化材料注入到钝化的n型材料中，来选择性地活化钝化的n型材料。在1320处，然后可以至少通过形成2DEG来继续半导体器件的制造。
在一些实施方案中，如图14A所示，可以通过在步骤1310之前形成2DEG来制造半导体器件。在这些实施例中，在步骤1310之前，半导体器件可以包括衬底225、缓冲层220、场板层215、第一沟道层210和第二沟道层205。场板层215可以包括缓冲层220的区域1415和场板阻挡层1410。半导体器件可以进一步包括场板掩模1405。如图4A所示，可以通过场板层215、第一沟道层210和第二沟道层205注入n型掺杂剂1420。该注入可以形成场板区430A，该场板区可以根据步骤1315被活化，如图14B所示。但是，这种注入可会损坏半导体器件的一层或多层。可以通过对半导体器件进行退火来修复这种损坏。退火温度，但是应当选择，以避免停用所述场板区域430。
在一些实施方案中，如图14C所示，可以在步骤1310之前通过形成场板阻挡层1410来制造半导体器件。在这些实施例中，如图14C和14D所示，可以在形成后续半导体器件层之前，例如形成导电场板区430B，注入并活化n型掺杂剂1420。在活化场板区域之后，可以根据过程1300继续进行半导体器件的制造，例如通过执行再生过程以至少通过形成2DEG来继续进行器件的制造。该再生技术可以消除对精心控制的退火工艺进行修复的需要，以修复可能由注入工艺引起的损坏。
在一些实施方案中，如图14E所示，可以在步骤1310之前通过形成第一化合物半导体层210来制造半导体器件。在这些实施例中，如图14E和14F所示，可以在形成后续半导体器件层之前，例如形成导电场板区430C，注入并活化n型掺杂剂1420。在活化场板区域之后，可以根据过程1300继续进行半导体器件的制造，例如通过执行再生过程以至少通过形成2DEG来继续进行器件的制造。该再生技术可以消除对精心控制的退火工艺进行修复的需要，以修复可能由注入工艺引起的损坏。
图15示出了用于在半导体器件的制造期间使用二维电子气形成背面场板的铝基工艺1500的示例的流程图，而图16A-6D示出了过程1500中的半导体器件的各层的截面图。半导体器件可以是HEMT器件，例如半导体器件200。过程1500可以是过程100的实施例，其中步骤110和125扩展为包括用于形成场板层和背面场板的特定步骤。过程1500可以开始于部分形成的半导体器件，诸如半导体器件之类的半导体器件可以根据工艺100的步骤105形成，并且具有结晶衬底层225和外延缓冲层220(例如GaN缓冲层)，如图16A所示。
在1505，可以在缓冲层220上形成AlN或AlGaN材料的导电层1605。在1510，可以在导电层1605上形成诸如氮化硅(SiN)层的绝缘体层1610，如图6A所示。在515处，可以对绝缘体层1610进行构图，例如以限定背面场板的特征(例如，几何形状或位置)。在1520，可以蚀刻图案化的绝缘体层，诸如以形成场板掩模1620，如图6B所示。在1525，可以通过例如选择性地蚀刻导电层1605以去除未被掩模保护的区域或通过使用离子注入工艺来使这种未被保护的区域失活的区域来使用场板掩模来形成背面场板1630。如图16C所示，在缓冲层220与剩余的AlN或AlGaN材料1625的界面处由2DEG形成隔离的背面场板。
在1530，可以至少通过形成第二2DEG来制造半导体器件，例如，以用作半导体器件的导电通道。这样的制造可包括外延生长第一半导体材料210的第二层并通过外延生长第二化合物半导体材料205的阻挡层来形成第二2DEG，如图16D所示。
在某些实施方案中，可以通过形成一个或多个器件部件(例如，源极电极、栅极电极和漏极电极)并将一个或多个器件组件电耦合到2DEG或形成2DEG的异质结来完成过程1500。
尽管以上讨论公开了各种示例实施例，但是显而易见的是，本领域技术人员可以做出各种修改，这些修改将实现本发明的某些优点，而不脱离本发明的真实范围。
本文描述的每个非限制性方面或示例可以独立存在，或者可以与一个或多个其他示例以各种排列或组合的方式组合。
上面的详细描述包括对附图的引用，这些附图形成了详细描述的一部分。附图通过说明的方式示出了可以实践本发明的特定实施例。这些实施例在本文中也被称为“示例”。除了所示出或描述的元件之外，这样的示例可以包括元件。然而，本发明人还设想了仅提供示出或描述的那些元件的示例。此外，本发明人还设想了使用所示或所描述的那些元素(或其一个或多个方面)的任何组合或排列的示例、关于此处显示或描述的特定示例(或其一个或多个方面)，或其他示例(或其一个或多个方面)。
如果本文档与通过引用方式并入的任何文档之间的用法不一致，则以本文档中的用法为准。
在本文件中，术语“一个”或“一种”用于专利文件中，包括一个或多个、独立于“至少一个”或“一个或多个”的任何其他情况或用法。在本文档中，除非另有说明，否则术语“或”用于表示非排他性或“A或B”包括“A但不包括B”、“B但不包括A”和“A和B”。在本文档中，术语“包括”和“其中”用作相应术语“包含”和“其中”的普通等效词。同样，在以下方面，术语“包括”和“包含”是开放式的，即除了在一个方面中在该术语之后列出的元素之外，还包括其他元素的系统、设备、物品、组合物、制剂或过程，仍然被认为属于该方面的范围。此外，在以下方面，术语“第一”、“第二”和“第三”等仅用作标签，并且不旨在对其对象施加数字要求。
上面的描述意图是说明性的，而不是限制性的。例如，上述示例(或其一个或多个方面)可以彼此组合使用。在回顾以上描述之后，例如可以由本领域的普通技术人员使用其他实施例。提供摘要以允许读者快速地确定技术公开的性质。提交本文档时应理解，不会将其用于解释或限制方面的范围或含义。另外，在以上详细描述中，可以将各种特征分组在一起以简化本公开。这不应被解释为意在意为未声明的公开特征对于任何方面都是必不可少的。而是，发明主题可以在于少于特定公开实施例的所有特征。因此，以下方面在此作为示例或实施例并入详细说明中，每个方面作为独立的实施例独立存在，并且可以预期，这些实施例可以以各种组合或排列彼此组合。本发明的范围应参考所附方面以及这些方面应具有的等效形式的全部范围来确定。

Claims (31)

1.一种具有背面场板的半导体器件，该半导体器件包括：
包括第一化合物半导体材料的缓冲层，该缓冲层外延到结晶衬底；
设置在所述缓冲层的表面上的场板层；
设置在所述场板层上的第一沟道层，所述第一沟道层包括第一化合物半导体材料；
包括二维电子气的区域，该二维电子气形成在所述第一沟道层和第二沟道层之间的界面处，所述第二沟道层包括与所述第一沟道层物理接触的第二化合物半导体材料；和
第一背面场板，其由所述场板层的区域形成并且与所述场板层的其他区域电隔离。
2.权利要求1所述的半导体器件，还包括：
与所述第一背面场板电耦合的栅极；
包括耦合到所述二维电子气的源极触点的源极；和
将所述源极与所述第一背面场板耦合的背面场板触点。
3.权利要求2所述的半导体器件，其中所述第一背面场板触点和所述源极触点位于距离所述栅极大致相同的距离处。
4.根据权利要求1所述的半导体器件，其中所述场板层外延到所述缓冲层。
5.根据权利要求1所述的半导体器件，还包括：
与所述场板层的其他区域电隔离的场板层的第二背面场板，第二外延区域在所述场板层中的深度与在所述第一背面场板中的深度不同。
6.根据权利要求5所述的半导体器件，其中所述第一背面场板和所述第二背面场板沿平行于所述二维电子气的尺寸至少部分重叠。
7.根据权利要求1所述的半导体器件，其中所述场板层包括失活的p型化合物半导体材料，并且所述第一背面场板包括活化的p型化合物半导体材料。
8.根据权利要求1所述的半导体器件，其中所述场板层包括无意掺杂的化合物半导体材料，并且所述第一背面场板包括活化的p型化合物半导体材料，所述活化的p型化合物半导体材料设置在所述无意掺杂的化合物半导体材料的沟槽中，所述沟槽在所述二维电子气的方向上具有开口。
9.根据权利要求1所述的半导体器件，其中所述第一化合物半导体是氮化镓，并且所述第二化合物半导体是氮化铝镓。
10.根据权利要求1所述的半导体器件，其中所述场板层包括氮化铝材料或氮化铝镓材料，并且所述第一背面场板由在所述缓冲层与氮化铝材料或氮化铝镓材料之间的界面处形成的二维电子气形成。
11.一种具有背面场板的半导体器件的制造方法，该方法包括：
在衬底上形成缓冲层，所述缓冲层包括第一化合物半导体材料；
在所述缓冲层上形成场板层；
在所述场板层上形成第一沟道层，所述第一沟道层包括所述第一化合物半导体材料；
通过在所述第一沟道层上形成第二沟道层来形成二维电子气，所述第二沟道层包括第二化合物半导体材料；和
通过图案化所述场板层形成背面场板。
12.权利要求11所述的方法，其中所述场板层包括n型材料的导电层和场板阻挡层，并且通过图案化场板层形成背面场板包括：
在所述第二沟道层上形成掩模，该掩模限定所述背面场板的几何形状；和
通过使用离子注入工艺选择性地破坏由所述掩模暴露的n型材料的区域，将所述背面场板与所述场板层的其他区域隔离。
13.权利要求12所述的方法，其中所述掩模包括半导体器件的栅极、源极或漏极。
14.根据权利要求11所述的方法，其中所述场板层包括n型材料的导电层和场板阻挡层，并且通过图案化场板层形成背面场板包括：
在所述场板阻挡层上形成掩模，该掩模确定所述背面场板的几何形状；和
在形成所述第二沟道层之前，通过使用离子注入工艺选择性地破坏由所述掩模暴露的n型材料的区域，将所述背面场板与所述场板层的其他区域隔离。
15.权利要求14所述的方法，还包括：
在比所述n型材料的退火或活化温度低的温度下生长所述第二沟道层。
16.权利要求11所述的方法，其中所述场板层包括所述缓冲层的区域，并且通过图案化场板层形成背面场板包括：
在形成第一沟道层之前，在所述缓冲层中蚀刻沟槽；
在所述沟槽中和所述缓冲层的表面上方形成p型材料的导电层；和
从所述缓冲层的表面去除p型材料的导电层。
17.权利要求16所述的方法，其中去除p型材料的导电层包括使用化学机械平坦化工艺从所述缓冲层的表面蚀刻p型材料。
18.权利要求11所述的方法，其中所述场板层包括所述缓冲层的区域，并且通过图案化场板层形成背面场板包括:
在形成第一沟道层之前，在所述缓冲层中蚀刻沟槽；
在所述沟槽中和所述缓冲层的表面上方形成n型材料的导电层；
在沟槽的n型材料的导电层上形成材料的保护层；和
从所述缓冲层的表面蚀刻n型材料的导电层。
19.权利要求11所述的方法，其中所述场板层包括p型材料的导电层，并且通过图案化场板层形成背面场板包括:
在形成第二沟道层之后，通过使用退火工艺将失活材料扩散到所述p型材料中，使所述p型材料失活；
形成包括选择用来吸收具有至少阈值能级的光的材料的掩模，该掩模覆盖在所述p型材料上方的与所述背面场板的几何形状相对应的区域；和
通过使用设置在所述掩模上方的热源在活化材料的存在下加热半导体器件来选择性地活化所述p型材料上方的区域，该热源被选择为辐射具有至少阈值能级的光。
20.权利要求19所述的方法，其中所述p型材料是镁掺杂的氮化镓或碳掺杂的氮化镓。
21.权利要求19所述的方法，其中所述失活材料是氨或氢，并且所述活化材料是氮。
22.权利要求19所述的方法，其中所述掩模是多晶硅或难熔金属。
23.权利要求11所述的方法，其中所述场板层包括p型材料的导电层，通过图案化场板层形成背面场板包括:
在形成第二沟道层之后，形成这样的掩模，该掩模覆盖在所述p型材料上方的与所述背面场板的几何形状相对应的第二沟道层的区域；和
通过使用退火工艺将失活材料扩散到所述p型材料中，使由所述掩模暴露的p型材料的区域失活。
24.权利要求23所述的方法，其中所述掩模是金属，并且所述失活材料是氢。
25.权利要求23所述的方法，其中所述掩模包括被选择来反射光的材料。
26.权利要求11所述的方法，其中场板层包括p型材料的导电层，通过图案化场板层形成背面场板包括:
在形成第二沟道层之后，形成这样的掩模，该掩模覆盖在所述p型材料上方的与所述背面场板的几何形状相对应的第二沟道层的区域；和
通过将失活材料注入到所述p型材料中，使由所述掩模暴露的p型材料的区域失活。
27.权利要求11所述的方法，其中所述场板层包括缓冲层和场板阻挡层，并且通过图案化场板层形成背面场板包括：
在形成第二沟道层之后且在形成器件触点之前，在与所述背面场板相对应的缓冲层的区域中选择性地注入n型掺杂剂材料；和
通过在活化材料的存在下对半导体器件进行退火来选择性地活化所述缓冲层的区域。
28.权利要求11所述的方法，其中所述场板层包括缓冲层和场板阻挡层，并且通过图案化所述场板层形成背面场板包括：
在形成第一沟道层之前，在与所述背面场板相对应的缓冲层的区域中选择性地注入n型掺杂剂材料；和
在形成第一沟道层之前，选择性地活化注入有n型掺杂剂材料的区域。
29.一种具有背面场板的晶体管，该晶体管包括：
沟道层，包括第一二维电子气；和
设置所述沟道层和结晶衬底之间的背面场板，所述背面场板包括第二二维电子气，所述第二二维电子气设置在比所述第一二维电子气更小的区域上。
30.权利要求29所述的晶体管，其中所述二维电子气在氮化镓层与氮化铝材料或氮化铝镓材料的图案化层之间的界面处形成。
31.权利要求29所述的晶体管，还包括栅极、源极接头和场板触点，其中所述源极触点沿所述栅极的第一尺寸设置，并且所述场板触点沿所述栅极的第二尺寸设置。
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