TWI607565B - 半導體基底以及半導體元件 - Google Patents

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Description

半導體基底以及半導體元件
本發明是有關於一種半導體基底以及一種半導體元件。
當場效電晶體在進行高頻率或高功率的操作時，容易遭遇到電流崩塌（current collapse）現象，導致飽和區的電流大幅下降並造成切換延遲（turn on delay）的增加。此現象主要歸因於場效電晶體在高電場操作時，大量的電子被捕捉在元件表面及半導體的缺陷態（trap state）當中，由於被捕捉的電子需要一定的時間跳脫，所以當元件進行高頻率操作時，來不及跳脫的電子將會空乏通道中的載子，造成電流崩塌。
為改善此現象，習知的技術會在場效電晶體的上方配置金屬場板（metal field plate），藉此降低閘極與汲極之間的電場。然而，此種金屬場板雖能有效分散電場，但卻會大幅增加寄生電容（parasitic capacitance）。
有鑒於此，本發明提供一種半導體基底以及一種半導體元件，可有效分散電場且避免習知的金屬場板所造成的寄生電容現象。
本發明的一種半導體基底，其包括基層、配置於基層上的緩衝層、配置於緩衝層上的通道層、配置於通道層上的阻障層以及埋入於通道層中的埋入式場板區。
在本發明的一實施例中，上述通道層包括二維電子氣（2DEG），且埋入式場板區位於二維電子氣下方。
在本發明的一實施例中，上述埋入式場板區包括一負電區。
在本發明的一實施例中，上述負電區包括氟離子。
在本發明的一實施例中，上述埋入式場板區內更包括位於負電區側邊的正電區。
在本發明的一實施例中，上述正電區包括鎂離子。
在本發明的一實施例中，上述埋入式場板區包括多個分開的區域。
在本發明的一實施例中，上述埋入式場板區具有不同的深度。
在本發明的一實施例中，上述埋入式場板區具有相同的深度。
本發明的一種半導體元件，其包括基層、配置於基層上的緩衝層、配置於緩衝層上的通道層、埋入於通道層中且位於通道層中的二維電子氣（2DEG）下方的埋入式場板區、配置於通道層上的阻障層以及配置於阻障層上的元件層，其中元件層包括第一電極與第二電極，且埋入式場板區在基層上的投影區域與第二電極在基層上的投影區域未重疊。
在本發明的一實施例中，上述的半導體元件更包括第三電極，配置於第一電極與第二電極之間，其中第一電極為源極，第二電極為汲極，且第三電極為閘極。
在本發明的一實施例中，上述的半導體元件更包括P型半導體層，位於閘極與阻障層之間。
在本發明的一實施例中，上述閘極延伸穿過阻障層與二維電子氣。
在本發明的一實施例中，上述源極延伸穿過阻障層與二維電子氣，且源極與埋入式場板區接觸。
在本發明的一實施例中，上述埋入式場板區在基層上的投影區域與第一電極在基層上的投影區域未重疊。
在本發明的一實施例中，上述埋入式場板區靠近源極處的深度小於埋入式場板區靠近汲極處的深度。
在本發明的一實施例中，上述埋入式場板區靠近源極處的深度大於埋入式場板區靠近汲極處的深度。
在本發明的一實施例中，上述埋入式場板區包括：第一部分，位於源極下方；第二部分，至少位於閘極與汲極之間；以及第三部分，連接第一部分與第二部分。
在本發明的一實施例中，上述埋入式場板區包括負電區與位於負電區側邊的正電區，且閘極在基層上的投影區域不超出正電區在基層上的投影區域。
在本發明的一實施例中，上述第一電極為陰極，且第二電極為陽極。
基於上述，本發明的埋入式場板區可以有效的分散電極之間高電場的聚集效應。此外，本發明的埋入式場板區埋於通道層中，因此，不需要額外在電極上方製作場板，降低製程的複雜度。另外，本發明的半導體元件不需要額外配置金屬場板，因此，可以大幅降低寄生電容對元件的影響。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1D是依照本發明一實施例所繪示的一種半導體元件的形成方法的剖面示意圖。圖2是圖1D的簡化上視圖。為清楚說明起見，圖2中僅繪示電極與埋入式場板區的相對位置，而省略了其他構件。
請參考圖1A，提供基層110。在一實施例中，基層110的材料包括矽。接著，於基層110上依序形成緩衝層120以及通道層130。在一實施例中，緩衝層120的材料包括氮化鋁（AlN），通道層130的材料包括氮化鎵（GaN）。形成緩衝層120與通道層130的方法包括進行磊晶成長製程。
之後，於通道層130上形成罩幕層140。在一實施例中，罩幕層140具有斜面140S，如圖1A所示。更具體地說，罩幕層140可分為罩幕圖案141A與罩幕圖案141B，罩幕圖案141A的厚度大致上均一，而罩幕圖案141B的厚度隨著遠離罩幕圖案141A而減少。
圖1A中的實施例是以具有平滑斜面的罩幕層140為例來說明之，但並不用以限定本發明。在另一實施例中，罩幕層140可具有階梯狀斜面。在又一實施例中，罩幕層140不具有斜面且厚度大致上均一。
此外，在圖1A中，罩幕層140僅覆蓋通道層的右側部分，但本發明不以此為限。在一實施例中，視製程需要，罩幕層可更覆蓋通道層的中間部分及/或通道層的左側部分。例如，罩幕層同時覆蓋通道層的兩側，並露出通道層的中間部分。
在一實施例中，罩幕層為光阻層，其藉由微影製程形成預期的圖案。在一實施例中，使用具有不同透光度的光罩對光阻層進行微影製程，以形成如圖1A中具有斜面的罩幕層。在另一實施例中，罩幕層為硬罩幕層或介電層，其藉由沉積製程以及後續的圖案化製程形成預期的圖案。
接著請參考圖1B，對通道層130進行離子植入製程152。在一實施例中，離子植入的能量為約1KeV~500KeV，摻雜濃度為約1E13cm -2~1E19cm -2。
在一實施例中，由於罩幕層140具有斜面140S，因此，藉由離子植入製程152所形成的埋入式場板區150A具有對應的斜面150S。更具體地說，被罩幕圖案141A覆蓋的區域不會受到離子植入，被具有斜面140S的罩幕圖案141B覆蓋的區域會受到部分離子植入，而未被罩幕圖案141A、141B覆蓋的區域會受到全部離子植入。因此，如圖1C所示，埋入式場板區150A的頂面實質上平行於通道層130的頂面，且埋入式場板區150A的底面具有對應於罩幕層140之斜面140S的斜面150S。
由於罩幕層140具有不同的厚度，因此，藉由離子植入製程152所形成的埋入式場板區150A會形成有不同深度的區域。在一實施例中，埋入式場板區150A可分為場板區152A與場板區152B，場板區152A的從其頂面算起的深度H1大致上均一，而場板區152B的從其頂面算起的深度H2隨著遠離場板區152A而減少。換言之，場板區152A的深度H1大於場板區152B的平均深度H2。在本文中，由於埋入式場板區150A中的場板區152B具有漸縮輪廓（tapered profile），故埋入式場板區150A又稱為具有漸縮端部的埋入式場板區。
在一實施例中，埋入式場板區150A包括負電區（negative charged region）。在一實施例中，負電區是藉由植入氟離子、碳離子、矽離子或氧離子所形成。接著，移除罩幕層140。
請參考圖1C，於通道層130上形成阻障層160。在一實施例中，阻障層160的材料包括氮化鎵鋁（AlGaN）。形成阻障層160的方法包括進行磊晶成長製程。至此，完成本發明的半導體基底100A。
更具體地說，本發明的半導體基底100A包括基層110、配置於基層110上的緩衝層120、配置於緩衝層120上的通道層130、配置於通道層130上的阻障層120、以及埋入於通道層130中的埋入式場板區150A。
請參考圖1D，形成半導體基底100A後，於阻障層160上形成元件層600A。在一實施例中，通道層130包括二維電子氣132，且埋入式場板區150A位於二維電子氣132下方。
在一實施例中，元件層600A包括電極610A、電極630、電極620A以及介電層640。電極610A延伸穿過阻障層160與二維電子氣132，並與埋入式場板區150A接觸。電極630與電極620A位於阻障層160上。在一實施例中，埋入式場板區150A在基層110上的投影區域與電極630在基層110上的投影區域未重疊。換句話說，埋入式場板區150A並未延伸至電極630下方。如圖1D所示，埋入式場板區150A的邊緣與電極630的沿伸邊緣切齊。此外，介電層640覆蓋電極610A、電極630以及電極620A。
在一實施例中，電極610A作為源極，電極630作為汲極，且電極620A作為閘極。在一實施例中，電極610A、630的材料包括鈦、鋁或其組合。在一實施例中，電極620A的材料包括鎳、金或其組合。在一實施例中，元件層600A更包括配置於電極620A與阻障層160之間的閘絕緣層（未繪示）。至此，完成半導體元件10。
更具體地說，本發明的半導體元件10包括基層110、配置於基層110上的緩衝層120、配置於緩衝層120上的通道層130、埋入於通道層130中且位於通道層中的二維電子氣132下方的埋入式場板區150A、配置於通道層130上的阻障層160以及配置於160阻障層上的元件層600A。在一實施例中，元件層600A包括電極610A與電極630，且埋入式場板區150A在基層110上的投影區域與電極630在基層110上的投影區域未重疊。
特別要注意的是，本發明的埋入式場板區150A取代了習知的金屬場板，以有效分散電場並避免習知的金屬場板所造成的寄生電容現象。在一實施例中，本發明之埋入式場板區150A靠近電極610A（例如源極）處的平均深度大於埋入式場板區150A靠近電極630（例如汲極）處的平均深度。更具體地說，埋入式場板區150A的深度隨著靠近電極630（例如汲極）而減少，並與電極610A（例如源極）接觸。以此配置方式，可更有效分散電場並提升元件效能。
圖3A是依照本發明另一實施例所繪示的一種半導體元件的剖面示意圖。圖3B是圖3A的簡化上視圖。
半導體元件11與半導體元件10相似，其差異在於：在半導體元件11中，半導體基底100B中的埋入式場板區150B的邊緣與元件層600A中的電極630的邊緣相隔一水平距離W。
圖4A是依照本發明又一實施例所繪示的一種半導體元件的剖面示意圖。圖4B是圖4A的簡化上視圖。
半導體元件20與半導體元件11相似，其差異在於：在半導體元件20中，半導體基底100C中的埋入式場板區150C具有相同的深度。舉例來說，在形成埋入式場板區150C時，使用均一厚度的罩幕層，因此，可獲得具有相同的深度的埋入式場板區150C。
圖5A是依照本發明再一實施例所繪示的一種半導體元件的剖面示意圖。圖5B是圖5A的簡化上視圖。
半導體元件30與半導體元件11相似，其差異在於：在半導體元件中，30半導體基底100D中的埋入式場板區150D靠近電極610A處的平均深度小於埋入式場板區150D靠近電極630處的平均深度。更具體地說，埋入式場板區150D的深度隨著靠近電極610A（例如源極）而減少，並與電極610A接觸。
圖6A是依照本發明一實施例所繪示的一種半導體元件的剖面示意圖。圖6B是圖6A的簡化上視圖。
半導體元件40與半導體元件11相似，其差異在於：在半導體元件40中，元件層600B中的電極610B並沒有延伸穿過阻障層160，且半導體基底200A中的埋入式場板區250A在基層110上的投影區域與電極610B在基層110上的投影區域未重疊。
在圖6A以及圖6B中，埋入式場板區250A的邊緣與電極620A的邊緣切齊，然而，本發明不限於此。埋入式場板區250A的邊緣亦可超過電極620A的邊緣，延伸至電極610B的下方。
圖7A是依照本發明另一實施例所繪示的一種半導體元件的剖面示意圖。圖7B是圖7A的簡化上視圖。
半導體元件50與半導體元件40相似，差異在於：在半導體元件50中，元件層600C中的電極包括閘極624以及位於閘極624與阻障層160之間的P型半導體層622，且半導體基底300A中的埋入式場板區350A包括多個分開的場板區。在一實施例中，任兩個相鄰的場板區以非固定距離彼此分開，如圖7A與圖8A所示。在另一實施例中，任兩個相鄰的場板區以固定距離彼此分開。
在圖7A中，埋入式場板區350A只有三個分開的場板區，且僅位於閘極624與電極630之間，然而，本發明不限於此。在另一實施例中，埋入式場板區350A可具有兩個、四個或更多個的分開的場板區，且部分埋入式場板區可延伸至與閘極下方，或甚至延伸至源極下方。在一實施例中，P型半導體層622的材料包括P型氮化鎵。
圖8A是依照本發明又一實施例所繪示的一種半導體元件的剖面示意圖。圖8B是圖8A的簡化上視圖。
半導體元件60與半導體元件50相似，其差異在於：半導體元件60中，元件層600D中的電極620B延伸穿過阻障層160與二維電子氣132，且半導體基底300B中的埋入式場板區350B具有多個分開且具不同深度的場板區。
在埋入式場板區350B中，較淺的場板區352B從通道層130表面算起的深度H3小於較深的場板區354B從通道層130表面算起的深度H4，且較淺的場板區352B頂面到阻障層160之間的距離D1小於較深的場板區354B頂面到阻障層160之間的距離D2。更具體地說，如圖8B所示，通道層130中具有深淺交錯的場板區352B與354B。
在圖8A以及圖8B中，埋入式場板區350B僅位於電極620B與電極630之間的通道層130中，然而，本發明不限於此。在另一實施例中，埋入式場板區350B的多個場板區中的一部分亦可配置於電極620B下方，或延伸至電極610B的下方。
圖9A是依照本發明再一實施例所繪示的一種半導體元件的剖面示意圖。圖9B是圖9A的簡化上視圖。
半導體元件70與半導體元件20相似，其差異在於：在半導體元件70中，半導體基底400中的埋入式場板區450包括位於電極610A下方的第一部分450A、至少位於電極620A與電極630之間的第二部分450B以及連接第一部分450A與第二部分450B的第三部分450C。在一實施例中，第一部分450A與二部分450B相隔一距離，且第一部分450A與第二部分450B是藉由U型的第三部分450C連接。
在圖9A以及圖9B中，第二部分450B僅位於電極620A與電極630之間的通道層130中，然而，本發明不限於此。在另一實施例中，第二部分450B可延伸至電極620A及/或電極610下方。
圖10A是依照本發明一實施例所繪示的一種半導體元件的剖面示意圖。圖10B是圖10A的簡化上視圖。
半導體元件80與半導體元件40相似，其差異在於：在半導體元件80中，半導體基底500中的埋入式場板區550包括多個分開的場板區552、554、556、558，且元件層700中包括電極710、電極730以及介電層740。在一實施例中，電極710為陰極，電極730為陽極。
在一實施例中，埋入式場板區550具有不同的深度，如圖10B所示，其中最靠近電極710的區域552的深度H5小於最靠近電極730的區域558的深度H6。在一實施例中，場板區552、554、556、558的深度隨著靠近電極730（例如陽極）而增加。
圖11是依照本發明另一實施例所繪示的一種半導體元件的剖面示意圖。
半導體元件90與半導體元件40相似，其差異在於：在半導體元件90中，半導體基底200B中的埋入式場板區250B包括負電區252B以及位於負電區252B側邊的正電區254B（positive charged region），且正電區252B在基層110上的投影區域不超出電極620A在基層110上的投影區域。
舉例而言，在圖11中，正電區252B的邊緣與電極620A的邊緣切齊，然而，本發明不限於此。在一實施例中，電極620A的邊緣可以超出正電區252B的邊緣。更具體地說，電極620A可以完全覆蓋正電區252B。在一實施例中，正電區252B包括鎂離子、鈣離子或鋅離子。
圖12是依照本發明又一實施例所繪示的一種半導體元件的剖面示意圖。
半導體元件91與半導體元件11相似，差異在於：在半導體元件91中，半導體基底100E中的埋入式場板區150E包括負電區152E以及位於負電區152E兩側的兩個正電區154E，且正電區154E在基層110上的投影區域不超出電極620A在基層110上的投影區域。
舉例而言，如圖12所示，正電區154E的邊緣與電極620A的邊緣切齊，然而，本發明不限於此。在一實施例中，電極620A的邊緣可以超出正電區154E的邊緣。換句話說，電極620A完全覆蓋正電區154E。在一實施例中，正電區252B包括鎂離子、鈣離子或鋅離子。
綜上所述，本發明將帶電荷的載子分別植入適當區域，形成埋入式場板區，一方面可以調整通道層的載子濃度，另一方面則可以均勻分散閘極與汲極之間的高電場聚集效應。此外，由於本發明先形成通道層中的埋入式場板區，接著再形成阻障層，因此，形成埋入式場板區的過程中不會破壞阻障層與通道層的介面。另外，本發明不需要習知的金屬場板，因此可以大幅降低寄生電容的影響，另外，此應用不侷限元件類型，舉凡側向式元件皆可使用，例如:D-mode FET、JFET及SBD元件，而且製程複雜度降低，生產成本也更加有競爭力。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、11、20、30、40、50、60、70、80、90、91‧‧‧半導體元件
100A、100B、100C、100D、100E、200A、200B、300A、300B、400、500‧‧‧半導體基底
110‧‧‧基層
120‧‧‧緩衝層
130‧‧‧通道層
132‧‧‧二維電子氣
140‧‧‧罩幕層
150A、150B、150C、150D、150E、250A、250B、350A、350B、450、550‧‧‧埋入式場板區
152A、152B、352B、354B、552、554、556、558‧‧‧場板區
152‧‧‧離子植入製程
152E、252B‧‧‧負電區
154E、254B‧‧‧正電區
160‧‧‧阻障層
450A‧‧‧第一部分
450B‧‧‧第二部分
450C‧‧‧第三部分
600A、600B、600C、600D、700‧‧‧元件層
610A、610B、710、620A、620B、630、730‧‧‧電極
622‧‧‧型半導體層
624‧‧‧閘極
640、740‧‧‧介電層
H1、H2、H3、H4、H5、H6‧‧‧深度
D1、D2‧‧‧距離
圖1A至圖1D是依照本發明一實施例所繪示的一種半導體元件的形成方法的剖面示意圖。 圖2是圖1D的簡化上視圖。 圖3A是依照本發明另一實施例所繪示的一種半導體元件的剖面示意圖。 圖3B是圖3A的簡化上視圖。 圖4A是依照本發明又一實施例所繪示的一種半導體元件的剖面示意圖。 圖4B是圖4A的簡化上視圖。 圖5A是依照本發明再一實施例所繪示的一種半導體元件的剖面示意圖。 圖5B是圖5A的簡化上視圖。 圖6A是依照本發明一實施例所繪示的一種半導體元件的剖面示意圖。 圖6B是圖6A的簡化上視圖。 圖7A是依照本發明另一實施例所繪示的一種半導體元件的剖面示意圖。 圖7B是圖7A的簡化上視圖。 圖8A是依照本發明又一實施例所繪示的一種半導體元件的剖面示意圖。 圖8B是圖8A的簡化上視圖。 圖9A是依照本發明再一實施例所繪示的一種半導體元件的剖面示意圖。 圖9B是圖9A的簡化上視圖。 圖10A是依照本發明一實施例所繪示的一種半導體元件的剖面示意圖。 圖10B是圖10A的簡化上視圖。 圖11是依照本發明另一實施例所繪示的一種半導體元件的剖面示意圖。 圖12是依照本發明又一實施例所繪示的一種半導體元件的剖面示意圖。
100A‧‧‧半導體基底
110‧‧‧基層
120‧‧‧緩衝層
130‧‧‧通道層
150A‧‧‧埋入式場板區
160‧‧‧阻障層

Claims (13)

  1. 一種半導體基底，包括：一基層；一緩衝層，配置於該基層上；一通道層，配置於該緩衝層上；一阻障層，配置於該通道層上；以及一埋入式場板區，埋入於該通道層中，其中該埋入式場板區包括一負電區。
  2. 如申請專利範圍第1項所述的半導體基底，其中該通道層包括二維電子氣(2DEG)，且該埋入式場板區位於該二維電子氣下方。
  3. 如申請專利範圍第1項所述的半導體基底，其中該埋入式場板區內更包括位於該負電區側邊的一正電區。
  4. 如申請專利範圍第1項所述的半導體基底，其中該埋入式場板區包括多個分開的區域。
  5. 如申請專利範圍第1項所述的半導體基底，其中該埋入式場板區具有不同的深度。
  6. 一種半導體元件，包括：一基層；一緩衝層，配置於該基層上；一通道層，配置於該緩衝層上；一埋入式場板區，埋入於該通道層中，且位於通道層中的二維電子氣(2DEG)下方，其中該埋入式場板區包括一負電區；一阻障層，配置於該通道層上；以及 一元件層，配置於該阻障層上，其中該元件層包括一第一電極與一第二電極，且該埋入式場板區在該基層上的投影區域與該第二電極在該基層上的投影區域未重疊。
  7. 如申請專利範圍第6項所述的半導體元件，更包括一第三電極，配置於該第一電極與該第二電極之間，其中該第一電極為一源極，該第二電極為一汲極，且該第三電極為一閘極。
  8. 如申請專利範圍第7項所述的半導體元件，更包括一P型半導體層，位於該閘極與該阻障層之間。
  9. 如申請專利範圍第7項所述的半導體元件，其中該閘極延伸穿過該阻障層與該二維電子氣。
  10. 如申請專利範圍第7項所述的半導體元件，其中該源極延伸穿過該阻障層與該二維電子氣，且該源極與該埋入式場板區接觸。
  11. 如申請專利範圍第7項所述的半導體元件，其中該埋入式場板區在該基層上的投影區域與該第一電極在該基層上的投影區域未重疊。
  12. 如申請專利範圍第7項所述的半導體元件，其中該埋入式場板區包括：一第一部分，位於該源極下方；一第二部分，至少位於該閘極與該汲極之間；以及一第三部分，連接該第一部分與該第二部分。
  13. 如申請專利範圍第7項所述的半導體元件，其中該埋入式場板區更包括位於該負電區側邊的一正電區，且該閘極在該基層上的投影區域不超出該正電區在該基層上的投影區域。
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