KR20120125041A - 고전자이동도 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

고전자이동도 트랜지스터(HEMT) 및 그 제조방법에 관해 개시되어 있다. 개시된 HEMT는 채널층 및 채널공급층을 포함할 수 있고, 상기 채널공급층은 다층 구조를 가질 수 있다. 상기 채널공급층은 식각정지층 및 그 위에 형성된 상부층을 포함할 수 있다. 상기 상부층에 리세스 영역이 형성될 수 있다. 상기 리세스 영역은 상기 상부층과 식각정지층의 계면까지 리세스된 영역일 수 있다. 상기 리세스 영역에 게이트전극이 구비될 수 있다.

Description

고전자이동도 트랜지스터 및 그 제조방법{High electron mobility transistor and method of manufacturing the same}
반도체소자 및 그 제조방법, 보다 자세하게는 고전자이동도 트랜지스터(high electron mobility transistor) 및 그 제조방법에 관한 것이다.
고전자이동도 트랜지스터(High electron mobility transistor)(이하, HEMT)는 전기적 분극(polarization) 특성이 다른 반도체들을 포함한다. HEMT에서 상대적으로 큰 분극률을 갖는 반도체층은 그와 접합된 다른 반도체층에 2차원 전자가스(2-dimensional electron gas)(이하, 2DEG)를 유발할 수 있다. 2DEG에서 전자의 이동도(mobility)는 매우 높을 수 있다. 이러한 2DEG는 HEMT에서 채널로 이용될 수 있다.
HEMT를 다양한 전자 장치에서 유용하게 활용하기 위해서는, 그 특성(문턱전압, 내전압 특성 등)을 조절/개선할 필요가 있다. 이에, HEMT의 특성을 조절/개선하기 위한 몇몇 방법이 제안되었다. 그러나 종래의 기술로는 HEMT의 특성을 정확히 제어하는데 어려움이 있다.
문턱전압 등의 특성을 용이하게/정확하게 제어할 수 있는 고전자이동도 트랜지스터(HEMT)를 제공한다.
다층 구조의 채널공급층을 포함하고, 상기 채널공급층에 형성되는 리세스 영역의 깊이를 용이하게/정확하게 제어할 수 있는 HEMT를 제공한다.
내전압 성능이 개선된 HEMT를 제공한다.
상기 HEMT의 제조방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 2DEG(2-dimensional electron gas)를 포함하는 채널층; 상기 채널층에 상기 2DEG를 유발시키는 것으로, 식각정지층 및 상부층을 포함하고, 상기 상부층에 상기 식각정지층을 노출시키는 리세스 영역을 갖는 채널공급층; 상기 채널공급층의 리세스 영역에 구비된 게이트전극; 및 상기 게이트전극 양측에 구비된 소오스전극 및 드레인전극;을 포함하는 고전자이동도 트랜지스터(HEMT)가 제공된다.
상기 리세스 영역은 상기 상부층과 상기 식각정지층의 계면까지 형성될 수 있다.
상기 채널공급층은 상기 채널층 측으로부터 순차로 적층된 AlGaN층 및 AlInN층을 포함할 수 있다. 이때, 상기 AlGaN층이 상기 식각정지층일 수 있고, 상기 AlInN층은 상기 상부층일 수 있다.
상기 채널공급층은 상기 채널층 측으로부터 순차로 적층된 AlInN층 및 AlGaN층을 포함할 수 있다. 이때, 상기 AlInN층이 상기 식각정지층일 수 있고, 상기 AlGaN층은 상기 상부층일 수 있다.
상기 채널공급층은 상기 채널층과 상기 식각정지층 사이에 구비된 하부층을 더 포함할 수 있다.
상기 채널공급층은 상기 채널층 측으로부터 순차로 적층된 제1 AlGaN층, AlInN층 및 제2 AlGaN층을 포함할 수 있다. 이때, 상기 제1 AlGaN층은 상기 하부층일 수 있고, 상기 AlInN층은 상기 식각정지층일 수 있으며, 상기 제2 AlGaN층은 상기 상부층일 수 있다.
상기 채널공급층은 상기 채널층 측으로부터 순차로 적층된 제1 AlInN층, AlGaN층 및 제2 AlInN층을 포함할 수 있다. 이때, 상기 제1 AlInN층은 상기 하부층일 수 있고, 상기 AlGaN층은 상기 식각정지층일 수 있으며, 상기 제2 AlInN층은 상기 상부층일 수 있다.
상기 식각정지층과 상기 상부층 중 하나는 AlGaN층일 수 있고, 다른 하나는 AlInN층일 수 있다. 상기 채널공급층은 상기 채널층과 상기 식각정지층 사이에 구비된 하부층을 더 포함할 수 있고, 상기 하부층은 AlInN층 또는 AlGaN층일 수 있다.
상기 채널공급층은 AlN층 및 AlInGaN층 중 적어도 하나를 더 포함할 수 있다.
상기 리세스 영역에서 상기 채널공급층의 두께는 1?20nm 정도일 수 있다.
상기 채널공급층과 상기 게이트전극 사이에 게이트절연층이 더 구비될 수 있다.
상기 채널공급층과 상기 게이트전극 사이에 디플리션층(depletion layer)이 더 구비될 수 있다.
상기 디플리션층은 p형 반도체층 또는 유전층일 수 있다.
상기 디플리션층은 p-도핑층일 수 있다.
본 발명의 다른 측면에 따르면, 채널층을 형성하는 단계; 상기 채널층 상에 식각정지층과 상부층을 포함하는 다층 구조의 채널공급층을 형성하는 단계; 상기 상부층의 일부 영역을 상기 식각정지층의 표면이 노출될 때까지 식각하여 리세스 영역을 형성하는 단계; 상기 채널공급층의 리세스 영역에 게이트전극을 형성하는 단계; 및 상기 게이트전극 양측에 소오스전극 및 드레인전극을 형성하는 단계;를 포함하는 고전자이동도 트랜지스터(HEMT)의 제조방법이 제공된다.
상기 식각정지층은 AlGaN층으로 형성할 수 있고, 상기 상부층은 AlInN층으로 형성할 수 있다. 이 경우, 상기 리세스 영역을 형성하는 단계는 상기 AlInN층을 제1 식각 가스로 식각하는 단계를 포함할 수 있고, 상기 제1 식각 가스는 요오드(I) 계열의 가스를 포함할 수 있다.
상기 식각정지층은 AlInN층으로 형성할 수 있고, 상기 상부층은 AlGaN층으로 형성할 수 있다. 이 경우, 상기 리세스 영역을 형성하는 단계는 상기 AlGaN층을 제2 식각 가스로 식각하는 단계를 포함할 수 있고, 상기 제2 식각 가스는 불소(F) 계열의 가스, 염소(Cl) 계열의 가스 및 브롬(Br) 계열의 가스 중 적어도 하나를 포함할 수 있다.
상기 채널공급층을 형성하는 단계는 상기 채널층과 상기 식각정지층 사이에 하부층을 형성하는 단계를 더 포함할 수 있다.
상기 하부층, 식각정지층 및 상부층은 각각 제1 AlGaN층, AlInN층 및 제2 AlGaN층으로 형성할 수 있다. 또는 상기 하부층, 식각정지층 및 상부층은 각각 제1 AlInN층, AlGaN층 및 제2 AlInN층으로 형성할 수 있다.
상기 리세스 영역에서 상기 채널공급층의 두께는 1?20nm 정도일 수 있다.
상기 제조방법은 상기 채널공급층과 상기 게이트전극 사이에 게이트절연층을 형성하는 단계를 더 포함할 수 있다.
상기 제조방법은 상기 채널공급층과 상기 게이트전극 사이에 디플리션층(depletion layer)을 형성하는 단계를 더 포함할 수 있다.
특성 제어가 용이한 고전자이동도 트랜지스터(HEMT)를 구현할 수 있다.
채널공급층에 형성하는 리세스 영역의 깊이를 용이하게 제어할 수 있는 HEMT를 구현할 수 있다.
내전압 성능이 강화된 HEMT를 구현할 수 있다.
도 1 내지 도 4는 본 발명의 실시예들에 따른 HEMT를 보여주는 단면도이다.
도 5 및 도 6은 본 발명의 다른 실시예들에 따른 것으로, 게이트절연층을 포함하는 HEMT를 보여주는 단면도이다.
도 7 및 도 8은 본 발명의 다른 실시예들에 따른 것으로, 디플리션층(depletion layer)을 포함하는 HEMT를 보여주는 단면도이다.
도 9a 내지 9e는 본 발명의 실시예에 따른 HEMT의 제조방법을 보여주는 단면도이다.
도 10a 내지 10e는 본 발명의 다른 실시예에 따른 HEMT의 제조방법을 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호설명 *
B1 : 버퍼층 C1 : 채널층
CS1?CS4 : 채널공급층 D1 : 드레인전극
DL1 : 디플리션층 EG1, EG2 : 식각 가스
G1 : 게이트전극 GI1 : 게이트절연층
H1, H2 : 개구부 M1, M2 : 식각마스크
R1?R4 : 리세스 영역 S1 : 소오스전극
SUB1 : 기판 10A, 10B, 11A, 11B : 식각정지층
21A, 21B : 하부층 20A, 20B, 22A, 22B : 상부층
이하, 본 발명의 실시예에 따른 고전자이동도 트랜지스터(HEMT) 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 고전자이동도 트랜지스터(HEMT)를 보여주는 단면도이다.
도 1을 참조하면, 기판(SUB1) 상에 버퍼층(B1)이 구비될 수 있다. 기판(SUB1)은, 예컨대, Si, 사파이어(sapphire), SiC, GaN 등으로 구성될 수 있다. 버퍼층(B1)은 기판(SUB1)과 채널층(C1) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 채널층(C1)의 결정성 저하를 방지하기 위해 구비시킬 수 있다. 버퍼층(B1)은, 예컨대, AlN, GaN, AlGaN, AlInN, AlGaInN 등으로 형성될 수 있다. 버퍼층(B1)이 알루미늄(Al)을 포함하는 경우, Al의 함유량(원자%)은 0?30% 정도일 수 있다. 경우에 따라서는, 기판(SUB1)과 버퍼층(B1) 사이에 소정의 씨드층(seed layer)(미도시)을 더 구비시킬 수 있다. 상기 씨드층은 버퍼층(B1)의 성장을 위한 베이스층일 수 있다.
버퍼층(B1) 상에 채널층(C1)이 구비될 수 있다. 채널층(C1)은 반도체층일 수 있다. 예컨대, 채널층(C1)은 GaN층과 같은 화합물 반도체층일 수 있다. 채널층(C1)은 미도핑된(undoped) GaN층일 수 있지만, 경우에 따라서는, 소정의 불순물이 도핑된 GaN층일 수도 있다. 채널층(C1) 상에 채널공급층(CS1)이 구비될 수 있다. 채널공급층(CS1)은 채널층(C1)과 분극 특성이 다른 물질을 포함할 수 있다. 예컨대, 채널공급층(CS1)은 채널층(C1)보다 분극률이 큰 물질을 포함할 수 있다. 이러한 채널공급층(CS1)에 의해 채널층(C1)에 2차원 전자가스(2-dimensional electron gas)(2DEG)가 형성될 수 있다. 2DEG는 채널층(C1)과 채널공급층(CS1)의 계면 아래의 채널층(C1) 부분에 형성될 수 있다. 2DEG는 n형 채널로 사용될 수 있다.
채널공급층(CS1)은 적어도 두 개의 물질층을 포함하는 다층 구조를 가질 수 있다. 예컨대, 채널공급층(CS1)은 식각정지층(10A)과 그 위에 구비된 상부층(20B)을 포함할 수 있다. 상부층(20B)에 식각정지층(10A)을 노출시키는 리세스 영역(R1)이 형성될 수 있다. 리세스 영역(R1)은 상부층(20B)과 식각정지층(10A)의 경계부까지 리세스된 영역일 수 있다. 리세스 영역(R1)에 대응하는 2DEG 부분은 끊어지거나, 나머지 영역과 다른 특성(전자 농도 등)을 가질 수 있다. 리세스 영역(R1)에서 채널공급층(CS1)의 두께는, 예컨대, 1?20nm 정도일 수 있다. 본 실시예의 경우, 리세스 영역(R1)에서 채널공급층(CS1)의 두께는 식각정지층(10A)의 두께에 대응될 수 있으므로, 식각정지층(10A)의 두께는 1?20nm 정도일 수 있다. 리세스 영역(R1)을 제외한 나머지 영역에서 채널공급층(CS1)의 두께는 약 20nm 이상일 수 있다. 채널공급층(CS1)의 구성 및 그에 따른 효과에 대해서는 추후에 보다 상세히 설명한다.
채널공급층(CS1)의 리세스 영역(R1)에 게이트전극(G1)이 구비될 수 있다. 게이트전극(G1)은 채널공급층(CS1)과 쇼트키 콘택(Schottky contact)을 형성할 수 있다. 이 경우, 게이트전극(G1)은 채널공급층(CS1)과 쇼트키 콘택을 형성하는 물질(금속, 금속화합물 등)로 형성될 수 있다. 또는 게이트전극(G1)과 채널공급층(CS1) 사이에 쇼트키 콘택층(미도시)이 구비될 수 있다. 구체적인 예로, 게이트전극(G1)은 p형 금속이나 도전성 질화물을 포함할 수 있다. 상기 p형 전극은 Ni, Ir, Pt, Au 등일 수 있고, 상기 도전성 질화물은 TiN, TaN, ZrN 등일 수 있다. 그러나 여기서 개시한 물질들은 예시적인 것이고, 그 밖에 다양한 도전 물질을 게이트전극(G1) 물질로 적용할 수 있다.
게이트전극(G1) 양측의 채널공급층(CS1) 상에 소오스전극(S1) 및 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1)이 드레인전극(D1)보다 게이트전극(G1)에 더 가깝게 위치할 수 있다. 즉, 소오스전극(S1)과 게이트전극(G1) 사이의 거리는 드레인전극(D1)과 게이트전극(G1) 사이의 거리보다 짧을 수 있다. 그러나 이는 예시적인 것이고, 소오스전극(S1) 및 드레인전극(D1)과 게이트전극(G1) 사이의 상대적인 거리는 달라질 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 채널공급층(CS1)과 오믹 콘택(ohmic contact)할 수 있다. 경우에 따라서는, 소오스전극(S1)과 채널공급층(CS1) 사이 및 드레인전극(D1)과 채널공급층(CS1) 사이에 오믹 콘택층(미도시)이 더 구비될 수도 있다.
이하에서는, 채널공급층(CS1)의 구성 및 그에 따른 효과에 대해서 보다 상세히 설명한다.
채널공급층(CS1)에서 식각정지층(10A)과 상부층(20B)은 서로 다른 물질로 형성된 층일 수 있다. 예컨대, 식각정지층(10A)은 AlGaN층일 수 있고, 상부층(20B)은 AlInN층일 수 있다. 상기 AlGaN층은 AlxGa1 - xN층일 수 있고, 여기서 x는 0.1≤x≤0.5 일 수 있다. 상기 AlInN층은 AlxIn1 - xN층일 수 있고, 여기서 x는 0.5≤x≤0.9 일 수 있다. 또한 상기 AlGaN층 및 AlInN층 중 적어도 하나는 n형 불순물로 도핑된 층일 수 있다. 상기 n형 불순물은, 예컨대, Si일 수 있다. 상기 AlGaN층 및 AlInN층은 채널층(C1)보다 큰 분극률을 갖기 때문에, 채널층(C1)에 2DEG를 유발할 수 있다. 또한 채널공급층(CS1)에서 상부층(20B)은 식각정지층(10A)에 대하여 높은 식각선택비(etch selectivity)를 가질 수 있기 때문에, 식각정지층(10A)을 손상시키지 않으면서 상부층(20B)에만 리세스 영역(R1)을 형성할 수 있다. 따라서 리세스 영역(R1)의 바닥면은 식각정지층(10A)과 상부층(20B)의 계면으로 정해질 수 있다. 이는 곧 식각정지층(10A)에 의해 리세스 영역(R1)의 깊이가 용이하게 제어될 수 있다는 것이다. 리세스 영역(R1)의 깊이에 따라, 더욱 엄밀히 말하면, 리세스 영역(R1)에서의 채널공급층(CS1)의 두께에 따라 그에 대응하는 채널층(C1) 영역의 특성이 달라질 수 있고, 결과적으로 HEMT의 특성(문턱전압 등)이 달라질 수 있다. 따라서 리세스 영역(R1)의 깊이가 용이하게/정확하게 제어된다는 것은 HEMT의 특성(문턱전압 등) 제어가 용이하다는 것을 의미한다. 만약, 채널공급층(CS1)이 하나의 물질층(ex, AlGaN층)으로 구성되는 경우, 리세스 영역의 깊이를 제어하기가 어려울 수 있다. 상기 하나의 물질층(ex, AlGaN층)을 소정 깊이까지 식각하고자 할 때, 식각 시간에 기초하여 식각 깊이(리세스 깊이)를 일정하게 유지하는 것은 어려울 수 있다. 이는 웨이퍼(기판) 영역별 식각의 불균일성이 존재하고, 동일한 조건에서 식각 공정을 수행하더라도 매번 식각 특성이 달라질 수 있기 때문이다. 따라서 채널공급층(CS1)이 하나의 물질층으로 형성되는 경우, 리세스 영역의 깊이를 일정하게 유지하기 어렵고, 결과적으로 HEMT의 특성을 제어하기가 어려울 수 있다. 그러나 본 발명의 실시예와 같이 채널공급층(CS1)이 식각정지층(10A)과 상부층(20B)을 포함하도록 구성된 경우, 상부층(20B)에 형성되는 리세스 영역(R1)의 깊이가 식각정지층(10A)에 의해 용이하게 제어되기 때문에, 리세스 영역(R1)에서의 채널공급층(CS1)의 두께는 일정하게 유지될 수 있다. 결과적으로, HEMT의 특성(문턱전압 등) 제어가 용이할 수 있다.
리세스 영역(R1)에 의해 HEMT의 문턱전압은 증가할 수 있다. 따라서 본 실시예에 따른 HEMT는 노멀리-오프(normally-off) 소자일 수 있고, 증가형(enhancement mode)(E-mode)으로 동작할 수 있다. 증가형(E-mode) HEMT는 공핍형(depletion mode)(D-mode) HEMT에 비해서 다양한 회로 구성에 유리하게 적용될 수 있다. 또한, 리세스 영역(R1)에 의해 그에 대응하는 2DEG의 특성이 변화되는 것과 관련해서, HEMT의 항복 전압(breakdown voltage)이 증가할 수 있다. 이는 리세스 영역(R1)에 의해 HEMT의 내전압 성능이 개선(강화)된다는 것을 의미한다. 따라서 본 발명의 실시예에 따르면, 우수한 성능의 HEMT 소자를 구현할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 HEMT를 보여주는 단면도이다. 본 실시예의 HEMT는 채널공급층(CS2)의 구성에 있어서 도 1의 HEMT와 차이가 있다.
도 2를 참조하면, 채널공급층(CS2)은 식각정지층(10B)과 상부층(20A)을 포함할 수 있다. 상부층(20A)에 식각정지층(10B)을 노출시키는 리세스 영역(R2)이 형성될 수 있다. 리세스 영역(R2)은 상부층(20A)과 식각정지층(10B)의 경계부까지 리세스된 영역일 수 있다. 채널공급층(CS2)에서 식각정지층(10B)은 AlInN층일 수 있고, 상부층(20A)은 AlGaN층일 수 있다. 여기서, AlInN층 및 AlGaN층은 각각 도 1에서 설명한 AlInN층 및 AlGaN층과 동일한 층일 수 있다. 즉, 상기 AlInN층은 AlxIn1 - xN층(0.5≤x≤0.9)일 수 있고, 상기 AlGaN층은 AlxGa1 - xN층(0.1≤x≤0.5)일 수 있다. 또한 상기 AlInN층 및 AlGaN층 중 적어도 하나는 n형 불순물로 도핑된 층일 수 있다. 도 1의 채널공급층(CS1)이 AlGaN층/AlInN층 구조를 갖는다면, 도 2의 채널공급층(CS2)은 도 1의 채널공급층(CS1)의 역구조, 즉, AlInN층/AlGaN층 구조를 가질 수 있다. 식각 가스의 종류에 따라, AlInN층에 대한 AlGaN층의 식각선택비가 높을 수 있기 때문에, AlInN층을 식각정지층(10B)으로, AlGaN층을 상부층(20A)으로 사용할 수 있다. 따라서 식각정지층(10B)을 손상시키지 않으면서 상부층(20A)에만 리세스 영역(R2)을 형성할 수 있다. 본 실시예에서도 리세스 영역(R2)에서 채널공급층(CS2)의 두께는 1?20nm 정도일 수 있고, 리세스 영역(R2)을 제외한 나머지 영역에서 채널공급층(CS2)의 두께는 약 20nm 이상일 수 있다.
도 3은 본 발명의 다른 실시예에 따른 HEMT를 보여주는 단면도이다. 본 실시예의 HEMT는 채널공급층(CS3)의 구성에 있어서 도 2의 HEMT와 차이가 있다.
도 3을 참조하면, 채널공급층(CS3)은 3층 구조를 포함할 수 있다. 예컨대, 채널공급층(CS3)은 순차로 적층된 하부층(21A), 식각정지층(11B) 및 상부층(22A)을 포함할 수 있다. 리세스 영역(R3)은 상부층(22A)에 형성될 수 있고, 식각정지층(11B)과 상부층(22A)의 계면까지 형성될 수 있다. 하부층(21A), 식각정지층(11B) 및 상부층(22A)은 각각 제1 AlGaN층, AlInN층 및 제2 AlGaN층일 수 있다. 상기 제1 및 제2 AlGaN층은 도 1에서 설명한 AlGaN층과 동일한 물질층일 수 있고, 상기 AlInN층은 도 1에서 설명한 AlInN층과 동일한 물질층일 수 있다. 도 3에서 하부층(21A)과 식각정지층(11B)을 합한 두께는 도 1 또는 도 2의 식각정지층(10A, 10B)의 두께와 유사할 수 있다. 따라서, 리세스 영역(R3)에서 채널공급층(CS3)의 두께는 1?20nm 정도일 수 있다. 리세스 영역(R3)을 제외한 나머지 영역에서 채널공급층(CS3)의 두께는 약 20nm 이상일 수 있다.
도 4는 본 발명의 다른 실시예에 따른 HEMT를 보여주는 단면도이다. 본 실시예의 HEMT는 채널공급층(CS4)의 구성에 있어서 도 3의 HEMT와 차이가 있다.
도 4를 참조하면, 채널공급층(CS4)은 순차로 적층된 하부층(21B), 식각정지층(11A) 및 상부층(22B)을 포함할 수 있다. 하부층(21B), 식각정지층(11A) 및 상부층(22B)은 각각 제1 AlInN층, AlGaN층 및 제2 AlInN층일 수 있다. 상기 제1 및 제2 AlInN층은 도 1에서 설명한 AlInN층과 동일한 물질층일 수 있고, 상기 AlGaN층은 도 1에서 설명한 AlGaN층과 동일한 물질층일 수 있다. 도 4에서 하부층(21B)과 식각정지층(11A)을 합한 두께는 도 1 또는 도 2의 식각정지층(10A, 10B)의 두께와 유사할 수 있다. 따라서, 리세스 영역(R4)에서 채널공급층(CS4)의 두께는 1?20nm 정도일 수 있다. 리세스 영역(R4)을 제외한 나머지 영역에서 채널공급층(CS4)의 두께는 약 20nm 이상일 수 있다.
도 3 및 도 4의 구조에서도 식각정지층(11B, 11A)에 의해 리세스 영역(R3, R4)의 깊이가 용이하게/정확하게 제어될 수 있으므로, 즉, 리세스 영역(R3, R4)에서의 채널공급층(CS3, CS4)의 두께가 용이하게/정확하게 제어될 수 있으므로, HEMT의 특성을 용이하게/정확하게 제어할 수 있다.
도 1 내지 도 4의 HEMT 구조는 다양하게 변형될 수 있다. 예컨대, 도 1 내지 도 4의 HEMT 구조는 게이트전극(G1)과 채널공급층(CS1?CS4) 사이에 구비된 게이트절연층을 더 포함할 수 있다. 그 예가 도 5 및 도 6에 도시되어 있다.
도 5 및 도 6은 각각 도 1 및 도 3의 HEMT 구조에 게이트절연층(GI1)이 부가된 구조를 보여준다. 게이트절연층(GI1)은 게이트전극(G1)과 채널공급층(CS1, CS3) 사이에서 소오스전극(S1) 및 드레인전극(D1) 까지 연장된 구조를 가질 수 있다. 게이트절연층(GI1)은, 예컨대, Al2O3, SiOx, SixNy, Sc2O3, AlN, Ga2O3, Gd2O3, AlxGa2 (1-x)O3, MgO 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 여기서 개시하지 않았더라도 일반적인 트랜지스터에서 사용하는 게이트절연층 물질이면 어느 것이든 게이트절연층(GI1) 물질로 적용할 수 있다. 게이트절연층(GI1)을 사용하는 경우, 게이트전극(G1)은 채널공급층(CS1, CS3)과 쇼트키 콘택을 형성할 필요가 없으므로, 게이트전극(G1)으로 사용 가능한 물질(도전체)의 종류는 쇼트키 콘택을 이용하는 경우보다 늘어날 수 있다. 또한, 게이트전극(G1)과 소오스/드레인전극(S1, D1)은 동일 물질로 형성될 수 있다. 여기서 도시하지 않았지만, 게이트절연층(GI1)은 도 2 및 도 4의 HEMT 구조에도 적용될 수 있다.
또한 도 1 내지 도 4의 HEMT 구조는 게이트전극(G1)과 채널공급층(CS1?CS4) 사이에 구비된 디플리션층(depletion layer)을 더 포함할 수 있다. 그 예가 도 7 및 도 8에 도시되어 있다.
도 7 및 도 8은 각각 도 1 및 도 3의 HEMT 구조에 디플리션층(DL1)이 부가된 구조를 보여준다. 디플리션층(DL1)은 게이트전극(G1)과 채널공급층(CS1, CS3) 사이에서 소오스전극(S1) 및 드레인전극(D1) 측으로 연장된 구조를 가질 수 있다. 여기서는, 디플리션층(DL1)이 소오스전극(S1) 및 드레인전극(D1)과 접촉되지 않는 경우를 도시하였지만, 경우에 따라서는, 소오스전극(S1) 및 드레인전극(D1)과 접촉되도록 형성될 수도 있다. 디플리션층(DL1)은 p형 반도체층이거나 유전층일 수 있고, p형 불순물로 도핑된 층(즉, p-도핑층)일 수 있다. 구체적인 예로, 디플리션층(DL1)은 GaN, InN, AlGaN, AlInN, InGaN 및 AlInGaN 중 어느 하나로 형성될 수 있고, Mg와 같은 p형 불순물로 도핑될 수 있다. 디플리션층(DL1)은, 예컨대, 50?200nm 정도의 두께로 형성될 수 있다. 이러한 디플리션층(DL1)은 리세스 영역(R1, R3)에 대응하는 채널층(C1) 부분의 특성을 조절하는 역할을 할 수 있다. 보다 구체적으로 설명하면, 디플리션층(DL1)은 채널공급층(CS1, CS3)의 에너지 밴드를 올려주는 역할을 하므로, 디플리션층(DL1)에 의해 채널공급층(CS1, CS3)의 에너지 레벨이 높아질 수 있다. 또한 디플리션층(DL1)은 리세스 영역(R1, R3)에 대응하는 채널층(C1) 부분의 2DEG를 공핍(depletion) 시키는 역할을 할 수 있다. 반면, 리세스 영역(R1, R3) 이외의 채널공급층(CS1, CS3) 부분에 대응하는 채널층(C1) 부분의 2DEG는 디플리션층(DL1)에 의해 공핍되지 않을 수 있다. 이는 리세스 영역(R1, R3) 이외의 영역에서 채널공급층(CS1, CS3)의 두께가 두껍기 때문에, 채널층(C1)에 대한 디플리션층(DL1)의 영향력이 상대적으로 매우 작기 때문이다. 따라서 본 실시예에서는 리세스 영역(R1, R3)에 대응하는 채널층(C1) 부분의 전기적 특성이 리세스에 의해 조절될 뿐 아니라, 디플리션층(DL1)에 의해서도 조절될 수 있다. 또한 디플리션층(DL1)은 공간 전하(space charge)에 의해 게이트전극(G1)에 전기장이 집중되는 현상을 억제하는 역할도 할 수 있다. 따라서 디플리션층(DL1)에 의해 HEMT의 특성이 향상될 수 있다. 이러한 디플리션층(DL1)은 도 2 및 도 4의 HEMT 구조에도 적용될 수 있다.
부가해서, 전술한 실시예에서는 채널공급층(CS1?CS4)이 적어도 하나의 AlGaN층 및 적어도 하나의 AlInN층을 포함하는 경우에 대해서 주로 설명하였지만, 채널공급층(CS1?CS4)은 AlGaN층 및 AlInN층 이외에 다른 물질층을 더 포함할 수 있다. 예컨대, 도 1 내지 도 8의 HEMT에서 채널공급층(CS1?CS4)은 AlN층, AlInGaN층 등과 같은 다른 물질층을 한 층 이상 더 포함할 수 있다. 구체적인 예로, 도 1의 채널공급층(CS1)은 식각정지층(10A)과 채널층(C1) 사이에 AlN층을 더 포함할 수 있다. 그 밖에도 다양한 변형이 가능할 수 있다.
도 9a 내지 도 9e는 본 발명의 실시예에 따른 HEMT의 제조방법을 보여주는 단면도이다.
도 9a를 참조하면, 기판(SUB1) 상에 버퍼층(B1)을 형성할 수 있다. 기판(SUB1)은, 예컨대, Si, 사파이어(sapphire), SiC, GaN 등으로 구성된 기판일 수 있다. 버퍼층(B1)은, 예컨대, AlN, GaN, AlGaN, AlInN, AlGaInN 등으로 형성할 수 있다. 버퍼층(B1)이 알루미늄(Al)을 포함하는 경우, Al의 함유량(원자%)은 0?30% 정도일 수 있다. 경우에 따라서는, 기판(SUB1)과 버퍼층(B1) 사이에 소정의 씨드층(seed layer)(미도시)을 더 형성할 수 있다.
다음, 버퍼층(B1) 상에 채널층(C1)을 형성할 수 있다. 예컨대, 채널층(C1)은 GaN층과 같은 화합물 반도체로 형성할 수 있다. 이 경우, 채널층(C1)은 미도핑된(undoped) GaN층일 수 있지만, 경우에 따라서는, 소정의 불순물이 도핑된 GaN층일 수도 있다. 채널층(C1) 상에 채널공급층(CS1)을 형성할 수 있다. 채널공급층(CS1)은 채널층(C1)과 분극 특성이 다른 물질을 포함할 수 있다. 예컨대, 채널공급층(CS1)은 채널층(C1)보다 분극률이 큰 물질을 포함할 수 있다. 이러한 채널공급층(CS1)에 의해 채널층(C1)에 2DEG가 형성될 수 있다. 채널공급층(CS1)은 서로 다른 복수의 물질층을 포함하는 다층 구조로 형성할 수 있다. 예컨대, 채널공급층(CS1)은 식각정지층(10A)과 상부층(20B)을 포함하도록 형성할 수 있다. 구체적인 예로, 식각정지층(10A)은 AlGaN층일 수 있고, 상부층(20B)은 AlInN층일 수 있다. 상기 AlGaN층은 AlxGa1 - xN층일 수 있고, 여기서 x는 0.1≤x≤0.5 일 수 있다. 상기 AlInN층은 AlxIn1 - xN층일 수 있고, 여기서 x는 0.5≤x≤0.9 일 수 있다. 또한 상기 AlGaN층 및 AlInN층 중 적어도 하나는 n형 불순물로 도핑된 층일 수 있다. 상기 n형 불순물은, 예컨대, Si일 수 있다. 식각정지층(10A)의 두께는, 예컨대, 1?20nm 정도일 수 있고, 상부층(20B)의 두께는 수 내지 수백 nm 정도일 수 있다.
도 9b를 참조하면, 채널공급층(CS1) 상에 식각마스크(M1)을 형성할 수 있다. 식각마스크(M1)는 채널공급층(CS1)의 소정 영역을 노출시키는 개구부(H1)를 가질 수 있다.
도 9c를 참조하면, 소정의 제1 식각 가스(EG1)를 사용해서 채널공급층(CS1)의 상부층(20B)에 대한 식각 공정을 수행할 수 있다. 이 경우, 식각마스크(M1)의 개구부(H1)에 해당하는 상부층(20B) 부분이 식각되어, 리세스 영역(R1)이 형성될 수 있다. 상부층(20B)이 AlInN층이고 식각정지층(10A)이 AlGaN층인 경우, 제1 식각 가스(EG1)는, 예컨대, 요오드(I) 계열의 가스를 포함할 수 있다. 구체적인 예로, 제1 식각 가스(EG1)는 ICl, I2, IBr 중 적어도 하나를 포함할 수 있다. 이러한 요오드(I) 계열의 가스를 포함하는 제1 식각 가스(EG1)를 사용하면, 식각정지층(10A)(AlGaN층)에 대한 상부층(20B)(AlInN층)의 식각선택비가 높기 때문에, 식각정지층(10A)이 노출되는 시점에서 식각이 정지될 수 있다. 더욱이, 식각정지층(10A)과 상부층(20B)의 물질이 다르기 때문에, 상부층(20B)의 식각이 완료되는 시점(즉, end point)을 용이하게 알아낼 수 있다. 즉, 타겟 물질(상부층(20B))의 식각 종료 시점을 디텍션(detection) 할 수 있다. 예컨대, 상기 식각 공정에서 상부층(20B)의 원소인 In의 검출량 변화를 측정하면, In이 더 이상 검출되지 않는 시점이 상부층(20B)의 식각이 완료되는 시점이라 할 수 있다. 따라서 본 실시예에 따르면, 상부층(20B)의 식각이 완료되어 식각정지층(10A)이 노출되는 시점을 용이하게 알 수 있고, 이 시점에서 상기 식각 공정을 멈출 수 있다.
위와 같이 리세스 영역(R1)을 형성한 후, 식각마스크(M1)를 제거할 수 있다. 그 결과물이 도 9d에 도시되어 있다.
도 9e를 참조하면, 리세스 영역(R1)에 게이트전극(G1)을 형성할 수 있고, 그 양측의 채널공급층(CS1) 부분에 소오스전극(S1) 및 드레인전극(D1)을 형성할 수 있다. 게이트전극(G1)을 먼저 형성한 후, 소오스전극(S1) 및 드레인전극(D1)을 형성하거나, 소오스전극(S1) 및 드레인전극(D1)을 먼저 형성한 후, 게이트전극(G1)을 형성할 수 있다.
전술한 제조방법에서, 식각정지층(10A)과 상부층(20B)의 물질이 달라지는 경우, 그에 따라, 사용하는 식각 가스의 종류가 달라질 수 있다. 이에 대해서는, 도 10a 내지 도 10e를 참조하여 설명한다.
도 10a를 참조하면, 기판(SUB1) 상에 버퍼층(B1), 채널층(C1) 및 채널공급층(CS2)을 순차로 형성할 수 있다. 기판(SUB1), 버퍼층(B1) 및 채널층(C1)은 각각 도 9a의 기판(SUB1), 버퍼층(B1) 및 채널층(C1)과 동일할 수 있다. 채널공급층(CS2)은 식각정지층(10B) 및 상부층(20A)을 포함할 수 있다. 예컨대, 식각정지층(10B)은 AlInN층일 수 있고, 상부층(20A)은 AlGaN층일 수 있다. 상기 AlInN층 및 AlGaN층은 도 9a에서 설명한 AlInN층 및 AlGaN층과 동일한 물질층일 수 있다. 또한 상기 AlInN층 및 AlGaN층 중 적어도 하나는 n형 불순물로 도핑된 층일 수 있다. 식각정지층(10B)의 두께는, 예컨대, 1?20nm 정도일 수 있고, 상부층(20A)의 두께는 수 내지 수백 nm 정도일 수 있다.
도 10b를 참조하면, 채널공급층(CS2) 상에 식각마스크(M2)을 형성할 수 있다. 식각마스크(M2)는 채널공급층(CS2)의 소정 영역을 노출시키는 개구부(H2)를 가질 수 있다.
도 10c를 참조하면, 소정의 제2 식각 가스(EG2)를 사용해서 채널공급층(CS2)의 상부층(20A)에 대한 식각 공정을 수행할 수 있다. 이 경우, 식각마스크(M2)의 개구부(H2)에 해당하는 상부층(20A) 부분이 식각되어, 리세스 영역(R2)이 형성될 수 있다. 상부층(20A)이 AlGaN층이고 식각정지층(10B)이 AlInN층인 경우, 제2 식각 가스(EG2)는, 예컨대, 불소(F) 계열의 가스, 염소(Cl) 계열의 가스 및 브롬(Br) 계열의 가스 중 적어도 하나를 포함할 수 있다. 구체적인 예로, 제2 식각 가스(EG2)는 SF6, CF4, CHF3, BCl3, HBr 등으로 구성된 그룹에서 선택되는 적어도 하나의 가스를 포함할 수 있다. 이러한 제2 식각 가스(EG2)를 사용하면, 식각정지층(10B)(AlInN층)에 대한 상부층(20A)(AlGaN층)의 식각선택비가 높기 때문에, 식각정지층(10B)이 노출되는 시점에서 식각이 정지될 수 있다. 더욱이, 식각정지층(10B)과 상부층(20A)의 물질이 다르기 때문에, 상부층(20A)의 식각이 완료되는 시점(즉, end point)을 용이하게 알아낼 수 있다.
위와 같이 리세스 영역(R2)을 형성한 후, 도 10d에 도시된 바와 같이, 식각마스크(M2)를 제거할 수 있다. 다음, 도 10e에 도시된 바와 같이, 리세스 영역(R2)에 게이트전극(G1)을 형성하고, 그 양측의 채널공급층(CS2) 부분에 소오스전극(S1) 및 드레인전극(D1)을 형성할 수 있다.
전술한 도 9a 내지 도 9e의 제조방법 및 도 10a 내지 도 10e의 제조방법에서 상부층(20A, 20B)에 대한 식각 공정은 ICP(inductively coupled plasma), ECR(electron cyclotron resonance), MERIE(magnetically enhanced reactive ion etching) 방법 등 다양한 건식 식각 방법으로 수행할 수 있다. 이때, 플라즈마의 소오스 파워 및 기판에 인가되는 RF(radio frequency) 파워의 세기를 조절하면, 상부층(20A, 20B)의 식각 속도를 조절할 수 있다. 또한, 식각 가스의 농도를 조절하는 방법으로도 상부층(20A, 20B)의 식각 속도를 조절할 수 있다.
도 9a 내지 도 9e의 제조방법 및 도 10a 내지 도 10e의 제조방법은 다양하게 변형될 수 있다. 예컨대, 채널층(C1)과 식각정지층(10A, 10B) 사이에 하부층을 더 형성할 수 있다. 상기 하부층은 AlGaN층이거나 AlInN층일 수 있다. 그러므로 본 발명의 실시예에서, 채널공급층은 AlGaN층/AlInN층/AlGaN층 구조 또는 AlInN층/AlGaN층/AlInN층 구조를 가질 수 있다. 이러한 경우라도, 채널공급층에서 최상부의 층(AlGaN층 또는 AlInN층)을 식각하는 방법은 도 9c 및 도 10c에서 설명한 바와 동일할 수 있다. 또한, 전술한 제조방법은 게이트전극(G1)과 채널공급층(CS1, CS2) 사이에 게이트절연층 또는 디플리션층을 형성하는 단계를 더 포함할 수 있다. 상기 게이트절연층 및 디플리션층은 각각 도 5의 게이트절연층(GI1) 및 도 7의 디플리션층(DL1)과 동일할 수 있다. 그 밖에도 전술한 제조방법은 다양하게 변형될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 8의 HEMT의 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 채널공급층에 포함되는 하부층, 식각정지층 및 상부층의 물질로 AlGaN 및 AlInN 이외에 다른 다양한 물질이 적용될 수 있고, 채널층의 물질도 GaN 이외에 다른 물질이 적용될 수 있음을 알 수 있을 것이다. 그리고 도 9a 내지 도 9e의 제조방법 및 도 10a 내지 도 10e의 제조방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 부가해서, 당업자라면 본 발명의 사상(idea)은 HEMT가 아닌 다른 반도체소자에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

Claims (26)

  1. 2DEG(2-dimensional electron gas)를 포함하는 채널층;
    상기 채널층에 상기 2DEG를 유발시키는 것으로, 식각정지층 및 상부층을 포함하고, 상기 상부층에 상기 식각정지층을 노출시키는 리세스 영역을 갖는 채널공급층;
    상기 채널공급층의 리세스 영역에 구비된 게이트전극; 및
    상기 게이트전극 양측에 구비된 소오스전극 및 드레인전극;을 포함하는 고전자이동도 트랜지스터(HEMT).
  2. 제 1 항에 있어서,
    상기 리세스 영역은 상기 상부층과 상기 식각정지층의 계면까지 형성된 HEMT.
  3. 제 1 항에 있어서,
    상기 채널공급층은 상기 채널층 측으로부터 순차로 적층된 AlGaN층 및 AlInN층을 포함하고,
    상기 AlGaN층은 상기 식각정지층이고,
    상기 AlInN층은 상기 상부층인 HEMT.
  4. 제 1 항에 있어서,
    상기 채널공급층은 상기 채널층 측으로부터 순차로 적층된 AlInN층 및 AlGaN층을 포함하고,
    상기 AlInN층은 상기 식각정지층이고,
    상기 AlGaN층은 상기 상부층인 HEMT.
  5. 제 1 항에 있어서,
    상기 채널공급층은 상기 채널층과 상기 식각정지층 사이에 구비된 하부층을 더 포함하는 HEMT.
  6. 제 5 항에 있어서,
    상기 채널공급층은 상기 채널층 측으로부터 순차로 적층된 제1 AlGaN층, AlInN층 및 제2 AlGaN층을 포함하고,
    상기 제1 AlGaN층은 상기 하부층이고,
    상기 AlInN층은 상기 식각정지층이며,
    상기 제2 AlGaN층은 상기 상부층인 HEMT.
  7. 제 5 항에 있어서,
    상기 채널공급층은 상기 채널층 측으로부터 순차로 적층된 제1 AlInN층, AlGaN층 및 제2 AlInN층을 포함하고,
    상기 제1 AlInN층은 상기 하부층이고,
    상기 AlGaN층은 상기 식각정지층이며,
    상기 제2 AlInN층은 상기 상부층인 HEMT.
  8. 제 1 항에 있어서,
    상기 식각정지층과 상기 상부층 중 하나는 AlGaN층이고, 다른 하나는 AlInN층인 HEMT.
  9. 제 8 항에 있어서,
    상기 채널공급층은 상기 채널층과 상기 식각정지층 사이에 구비된 하부층을 더 포함하고, 상기 하부층은 AlInN층 또는 AlGaN층인 HEMT.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 채널공급층은 AlN층 및 AlInGaN층 중 적어도 하나를 더 포함하는 HEMT.
  11. 제 1 항에 있어서,
    상기 리세스 영역에서 상기 채널공급층의 두께는 1?20nm인 HEMT.
  12. 제 1 항에 있어서,
    상기 채널공급층과 상기 게이트전극 사이에 게이트절연층이 더 구비된 HEMT.
  13. 제 1 항에 있어서,
    상기 채널공급층과 상기 게이트전극 사이에 디플리션층(depletion layer)이 더 구비된 HEMT.
  14. 제 13 항에 있어서,
    상기 디플리션층은 p형 반도체층 또는 유전층인 HEMT.
  15. 제 13 항에 있어서,
    상기 디플리션층은 p-도핑층인 HEMT.
  16. 채널층을 형성하는 단계;
    상기 채널층 상에 식각정지층과 상부층을 포함하는 다층 구조의 채널공급층을 형성하는 단계;
    상기 상부층의 일부 영역을 상기 식각정지층의 표면이 노출될 때까지 식각하여 리세스 영역을 형성하는 단계;
    상기 채널공급층의 리세스 영역에 게이트전극을 형성하는 단계; 및
    상기 게이트전극 양측에 소오스전극 및 드레인전극을 형성하는 단계;를 포함하는 고전자이동도 트랜지스터(HEMT)의 제조방법.
  17. 제 16 항에 있어서,
    상기 식각정지층은 AlGaN층으로 형성하고,
    상기 상부층은 AlInN층으로 형성하는 HEMT의 제조방법.
  18. 제 17 항에 있어서,
    상기 리세스 영역을 형성하는 단계는 상기 AlInN층을 제1 식각 가스로 식각하는 단계를 포함하고,
    상기 제1 식각 가스는 요오드(I) 계열의 가스를 포함하는 HEMT의 제조방법.
  19. 제 16 항에 있어서,
    상기 식각정지층은 AlInN층으로 형성하고,
    상기 상부층은 AlGaN층으로 형성하는 HEMT의 제조방법.
  20. 제 19 항에 있어서,
    상기 리세스 영역을 형성하는 단계는 상기 AlGaN층을 제2 식각 가스로 식각하는 단계를 포함하고,
    상기 제2 식각 가스는 불소(F) 계열의 가스, 염소(Cl) 계열의 가스 및 브롬(Br) 계열의 가스 중 적어도 하나를 포함하는 HEMT의 제조방법.
  21. 제 16 내지 20 항 중 어느 한 항에 있어서,
    상기 채널공급층을 형성하는 단계는 상기 채널층과 상기 식각정지층 사이에 하부층을 형성하는 단계를 더 포함하는 HEMT의 제조방법.
  22. 제 21 항에 있어서,
    상기 하부층은 제1 AlGaN층으로 형성하고,
    상기 식각정지층은 AlInN층으로 형성하고,
    상기 상부층은 제2 AlGaN층으로 형성하는 HEMT의 제조방법.
  23. 제 21 항에 있어서,
    상기 하부층은 제1 AlInN층으로 형성하고,
    상기 식각정지층은 AlGaN층으로 형성하고,
    상기 상부층은 제2 AlInN층으로 형성하는 HEMT의 제조방법.
  24. 제 16 항에 있어서,
    상기 리세스 영역에서 상기 채널공급층의 두께는 1?20nm인 HEMT의 제조방법.
  25. 제 16 항에 있어서,
    상기 채널공급층과 상기 게이트전극 사이에 게이트절연층을 형성하는 단계를 더 포함하는 HEMT의 제조방법.
  26. 제 16 항에 있어서,
    상기 채널공급층과 상기 게이트전극 사이에 디플리션층(depletion layer)을 형성하는 단계를 더 포함하는 HEMT의 제조방법.
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