JP6235702B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置および半導体装置の製造方法に関し、例えば、窒化物半導体を用いた半導体装置およびその製造方法に好適に利用できるものである。
近年、Ｓｉよりも大きなバンドギャップを有するIII−Ｖ族の化合物を用いた半導体装置が注目されている。その中でも、窒化ガリウム（ＧａＮ）などの窒化物半導体を用いた半導体装置は、高速かつ低損失で動作する特性を備えている。また、窒化ガリウム系の窒化物半導体を用いたパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）は、ノーマリーオフ動作が可能であり、その開発が進められている。
例えば、以下の非特許文献１には、Ａｌ２Ｏ３よりなるゲート絶縁膜を有するＧａＮ ＦＥＴが開示されている。
IEDM 2009，p.153-156 A Normally-off GaN FET with High Threshold Voltage Uniformity Using A Novel Piezo Neutralization Technique
本発明者は、上記のような窒化物半導体を用いた半導体装置の研究開発に従事しており、ノーマリーオフ型の半導体装置の特性向上について、鋭意検討している。その過程において、窒化物半導体を用いた半導体装置および半導体装置の製造方法について更なる改善の余地があることが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、窒化物半導体層上にゲート絶縁膜を介して形成されたゲート電極を有し、ゲート絶縁膜は、窒化物半導体層上に形成された第１金属の酸化膜と、第１金属の酸化膜上に形成された第２金属の酸化膜とを有する。そして、第１金属は、前記窒化物半導体層を構成する元素と異なり、第２金属は、第１金属より電気陰性度が低い。
本願において開示される一実施の形態に示される半導体装置の製造方法は、窒化物半導体層上に、第１金属の酸化膜を堆積し、その上に第２金属の酸化膜を形成し、さらに、その上にゲート電極を形成する。また、第２金属の酸化膜に対し熱処理を施す工程を有する。そして、第２金属は、第１金属より電気陰性度が低い。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の比較例１の半導体装置の構成を示す断面図である。 熱処理前後の酸化アルミニウム膜の容量−電圧特性を示すグラフである。 実施の形態１のゲート絶縁膜の容量−電圧特性を示すグラフである。 実施の形態１の比較例３の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の他の構成を示す断面図である。 実施の形態１の半導体装置の特徴的な構成を示す断面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図１６に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図１７に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図１８に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図１９に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２１に続く製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図２２に続く製造工程を示す断面図である。 実施の形態３の半導体装置の構成を示す平面図の一例である。 実施の形態４の半導体装置の構成を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１に示す半導体装置は、窒化物半導体を用いたＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）である。
図１に示すように、本実施の形態の半導体装置においては、窒化物半導体よりなるチャネル層ＣＨ上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥを有する。ここで、ゲート絶縁膜ＧＩは、チャネル層ＣＨ上に形成された第１ゲート絶縁膜ＧＩａと、第１ゲート絶縁膜ＧＩａ上に形成された第２ゲート絶縁膜ＧＩｂとを有する。第１ゲート絶縁膜ＧＩａは、第１金属の酸化物よりなる。第２ゲート絶縁膜ＧＩｂは、第２金属の酸化物よりなる。そして、第２金属の電気陰性度は、第１金属の電気陰性度より低い。
また、第１ゲート絶縁膜ＧＩａは、チャネル層（窒化物半導体）ＣＨを熱酸化して形成された膜ではなく、いわゆる、堆積法（デポジション法）により形成された膜である。
また、第１ゲート絶縁膜ＧＩａは、第２ゲート絶縁膜ＧＩｂより厚い。言い換えれば、第１ゲート絶縁膜ＧＩａの膜厚は、第２ゲート絶縁膜ＧＩｂの膜厚より大きい。
第１金属は、例えば、アルミニウム（Ａｌ）である。この場合、第１金属の酸化物は、酸化アルミニウム（Ａｌ２Ｏ３）となる。
第２金属は、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｌａ、Ｙ、Ｍｇの群から選ばれる１以上の元素である。この場合、第２金属の酸化物は、例えば、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化ニオブ（Ｎｂ２Ｏ５）、酸化ランタン（Ｌａ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化マグネシウム（ＭｇＯ）となる。第２金属と酸素の組成比は上記のものに限られるものではない。また、第２金属として、２種以上の元素を含んでも良い。この場合、２種の金属と酸素の化合物となる。但し、この場合、２種以上の元素のいずれもが、第１金属の電気陰性度より低くなければならない。また、第２金属の酸化物は、第１金属または第１金属より電気陰性度の低い金属元素を含まない。但し、不純物程度の金属（例えば、０．０１％以下の金属）としては、第１金属または第１金属より電気陰性度の低い金属元素を含有することがある。
このように、本実施の形態においては、ゲート絶縁膜ＧＩとして、電気陰性度の異なる第１金属および第２金属のそれぞれの酸化物を積層して用い、上層に電気陰性度の低い第２金属の酸化膜を配置したので、閾値電圧（Ｖｔｈ）を正方向にシフトすることができる。そして、シフト量を調整することにより閾値電圧（Ｖｔｈ）を正（Ｖｔｈ＞０）とすることができる。
例えば、図２の比較例１に示すように、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜を単層で用いた場合、閾値電圧（Ｖｔｈ）が負（Ｖｔｈ＜０）となる。閾値電圧（Ｖｔｈ）が負（Ｖｔｈ＜０）となると、ノーマリーオン状態となってしまう。図２は、本実施の形態の比較例１の半導体装置の構成を示す断面図である。
即ち、窒化物半導体層（例えば、ＧａＮ層）上に、酸化アルミニウム膜を堆積法により形成した場合、膜中のトラップ密度が高くなる傾向にある。このように、膜中のトラップ密度が高くなると、図３に示すように、容量−電圧特性（Ｃ−Ｖ特性）のヒステリシスが大きくなってしまう（図３のグラフ（ａ）参照）。このため、酸化アルミニウムの形成後に、熱処理（ポストアニール）を行い、トラップを低減する。
しかしながら、本発明者らの検討によれば、容量−電圧特性について次のような結果が得られた。図３は、熱処理（ポストアニール）前後の酸化アルミニウム膜の容量−電圧特性を示すグラフである。縦軸は、容量（Capacitance ［arb.unit］）を示し、横軸は、ゲート電極（Gate Voltage ［Ｖ］）を示す。図３に示すように、熱処理により、ヒステリシスの改善が図られる。即ち、熱処理前の酸化アルミニウム膜（グラフ（ａ））は、ヒステリシスが見られるものの、熱処理後の酸化アルミニウム膜（グラフ（ｂ））では、ヒステリシスが改善している。しかしながら、熱処理後の酸化アルミニウム膜（グラフ（ｂ））では、フラットバンド電圧（Ｖｆｂ）が負方向にシフトし、Ｖｆｂ＜０Ｖとなることが判明した。
このため、熱処理後の酸化アルミニウム膜（グラフ（ｂ））を、ＭＩＳＦＥＴのゲート絶縁膜に適用した場合、ＦＥＴの閾値電圧（Ｖｔｈ）が負（Ｖｔｈ＜０）となるため、ノーマリーオフ化が困難となる。
これに対し、本実施の形態においては、第１金属の酸化膜を構成する第１金属の電気陰性度よりも、その上に積層される第２金属の酸化膜を構成する第２金属の電気陰性度の方が低いため、両電気陰性度の差により界面分極が発生する。この界面分極の発生により第１金属の酸化膜中に負電荷が導入されるため、フラットバンド電圧（Ｖｆｂ）を正方向にシフトさせることができる。これにより、熱処理により負となった閾値電圧（Ｖｔｈ）を正方向にシフトすることができる。そして、シフト量を調整することにより閾値電圧（Ｖｔｈ）を正（Ｖｔｈ＞０）とするノーマリーオフ化を実現することができる。
図４は、本実施の形態のゲート絶縁膜の容量−電圧特性を示すグラフである。ゲート絶縁膜ＧＩとして、１００ｎｍ程度の酸化アルミニウムと、その上の酸化ハフニウムとの積層膜を用いた。縦軸は、容量（Capacitance ［arb.unit］）を示し、横軸は、ゲート電極（Gate Voltage ［Ｖ］）を示す。
図４には、上層の酸化ハフニウムの膜厚を０ｎｍ、１ｎｍ、３ｎｍおよび５ｎｍとした場合のグラフが記載されている。酸化ハフニウムの膜厚が０ｎｍ、即ち、酸化アルミニウム膜単層の場合（ｗ／ｏＨｆＯ２）は、閾値電圧（Ｖｔｈ）が負（Ｖｔｈ＜０）となっているのに対し、酸化ハフニウムの膜厚が１ｎｍ、３ｎｍ、５ｎｍの順に大きくなるにしたがって、閾値電圧（Ｖｔｈ）が正方向にシフトしている。このように、ゲート絶縁膜ＧＩとして、電気陰性度の異なる第１金属および第２金属のそれぞれの酸化物を積層して用い、上層に電気陰性度の低い第２金属の酸化膜を配置したので、閾値電圧（Ｖｔｈ）が正方向にシフトすることが確認できた。
そして、ここでは、酸化ハフニウムの膜厚が３ｎｍおよび５ｎｍでは、閾値電圧（Ｖｔｈ）が正（Ｖｔｈ＞０）となることが確認できた。
なお、図４には示していないが、酸化ハフニウムの膜厚が１０ｎｍを超えた後は、閾値電圧（Ｖｔｈ）の正方向のシフトが停止し、閾値電圧（Ｖｔｈ）がそれまで以上に大きくはならない。
よって、酸化ハフニウム（第２金属の酸化膜）の膜厚としては、例えば、１ｎｍ以上１０ｎｍ以下が好ましく、３ｎｍ以上５ｎｍ以下がより好ましい。また、酸化ハフニウム（第２金属の酸化膜）があまり厚くなりすぎるとトータルのゲート絶縁膜も厚くなる。このため、トランジスタ駆動電流の低下による移動度の低下が生じる。また、酸化ハフニウム（第２金属の酸化膜）を不要に厚く形成するには、成膜工程での処理時間が長くなり、量産性の低下、製造コストの上昇など実用上の問題も生じる。よって、酸化ハフニウム（第２金属の酸化膜）は、下層の酸化アルミニウム膜（第１金属の酸化膜）より薄く、１０ｎｍ以下の膜厚とすることが好ましい。
ここでは、下層の膜と上層の膜として、それぞれ酸化アルミニウム膜と酸化ハフニウム膜を用いた場合について説明したが、そもそも、下層の膜は、ゲート絶縁膜の主たる特性である絶縁性（リーク電流）や絶縁破壊耐性を確保する必要があるため、ある程度（例えば、ＳｉＯ２換算膜厚で３０ｎｍ以上、すなわち、ＳｉＯ２膜なら３０ｎｍ以上、Ａｌ２Ｏ３膜なら６０ｎｍ以上）の膜厚が必要である。これに対し、上層の膜は、上層の膜と下層の膜との界面において分極を生じさせる程度の膜厚があれば十分であり、このような分極を生じさせる膜厚としては、他の第２金属（例えば、Ｚｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｌａ、Ｙ、Ｍｇ）の酸化膜を用いたとしても、１ｎｍ以上１０ｎｍ以下が好ましく、３ｎｍ以上５ｎｍ以下がより好ましいと考えられる。
一方、積層した絶縁膜をゲート絶縁膜を用いるＭＩＳＦＥＴとして、Ｓｉ基板上の酸化シリコン膜（ＳｉＯ２）と、その上の酸化ハフニウム（ＨｆＯ２）との積層膜をゲート絶縁膜として用いたＭＩＳＦＥＴ（比較例２）が挙げられる。
このように、高誘電率膜であるＨｆＯ２膜をゲート絶縁膜として用いるのは、ゲートリーク電流の抑制のためである。即ち、ＭＩＳＦＥＴの微細化によりゲート絶縁膜としても用いる酸化シリコン膜（ＳｉＯ２）の膜厚が薄くなりすぎる（例えば、２ｎｍ以下）とゲートリーク電流が大きくなる。このため、高誘電率膜を用いることで実効的なゲート絶縁膜の膜厚を大きくし、ゲートリーク電流を低減することができる。
また、Ｓｉ基板上にＨｆＯ２／ＳｉＯ２積層膜をゲート絶縁膜として用いた場合では、閾値電圧調整のためにＳｉチャネルへの不純物イオンの注入および活性化という一般的な手法を用いることができる。一方、窒化物半導体（特に、ＧａＮ）では、この手法での閾値電圧制御ができない。これは、窒化物半導体（ＧａＮ）にｐ型不純物を導入しても活性化効率が非常に低く、高閾値化を実現するだけの高濃度不純物の導入が困難であるという問題があるためである。すなわち、Ｓｉ基板上のＨｆＯ２／ＳｉＯ２積層膜をゲート絶縁膜として用いる場合には、高閾値への制御が困難であるという問題がそもそも存在せず、窒化物半導体基板固有の問題である。
ここで、比較例２のＭＩＳＦＥＴにおいては、Ｓｉ基板と高誘電率膜との間の界面状態を良好とするため、Ｓｉ基板を熱酸化してＳｉＯ２を設けている。よって、このＳｉＯ２の膜厚は、極薄く（例えば、２ｎｍ以下で）形成されることが好ましい。ＳｉＯ２の膜厚を大きくしすぎると、高誘電率化に反することとなる。一方、ＳｉＯ２膜は、Ｓｉ基板と高誘電率膜との間の界面状態を良好とするための膜であるため、Ｓｉ基板を熱酸化したものでなければならず、例えば、ＣＶＤ（Chemical Vapor Deposition）法のような堆積法で形成された膜では、Ｓｉ基板との界面状態を良好とすることはできない。
これに対し、本実施の形態のゲート絶縁膜の下層の第１金属の酸化膜は、その下の窒化物半導体層（窒化物半導体基板でもよい）を熱酸化したものではない。即ち、下層の第１金属の酸化膜は、窒化物半導体層を構成する元素の酸化物ではない。別の言い方をすれば、第１金属は、窒化物半導体層を構成する元素と異なる。窒化物半導体層の熱酸化膜は、良好な絶縁性を有しておらず、ゲート絶縁膜として用いることができない。このため、下層の第１金属の酸化膜は、ＣＶＤ法やＡＬＤ（Atomic Layer Deposition、原子層堆積）法のような堆積法で形成された膜である。また、下層の第１金属の酸化膜は、比較的厚く形成され、例えば、３０ｎｍ以上の膜厚を有する。これに対し、上層の第２金属の酸化膜は、前述したように、ある程度の膜厚以上においては、フラットバンド電圧（Ｖｆｂ）を正方向にシフトさせる効果が一定となるため、あまり大きくする必要はない。例えば、１０ｎｍ以下の膜厚で充分である。このように、上層の第２金属の酸化膜は、下層の第１金属の酸化膜よりも薄い。
よって、本実施の形態のＭＩＳＦＥＴにおいて、比較例３のように、チャネル層（窒化物半導体層）ＣＨを直接酸化した酸化膜Ｏｘをゲート絶縁膜ＧＩとして用いた場合には、ゲート絶縁膜としての機能を発揮できない。また、このようなチャネル層（窒化物半導体層）ＣＨを直接酸化した酸化膜Ｏｘ上に、第２金属の酸化膜を積層しても、ゲート絶縁膜としての機能を発揮できない。図５は、本実施の形態の比較例３の半導体装置の構成を示す断面図である。
また、本実施の形態のＭＩＳＦＥＴにおいて、比較例２のように、下層の第１金属の酸化膜を極薄く（例えば、２ｎｍ以下）形成した場合には、ゲート絶縁膜としての機能を発揮できない。逆に、比較例２のＭＩＳＦＥＴにおいて、本実施の形態のＭＩＳＦＥＴのように、ＣＶＤ法やＡＬＤ法のような堆積法でゲート絶縁膜の下層の膜を形成した場合、基板と下層の膜との界面状態が不良となり、ＭＩＳＦＥＴの動作特性が劣化する。また、比較例２のＭＩＳＦＥＴにおいて、ゲート絶縁膜の下層の膜を、本実施の形態のＭＩＳＦＥＴのように、比較的厚く（例えば、３０ｎｍ以上）形成した場合、動作速度などの駆動力が低下する。また、比較例２のＭＩＳＦＥＴにおいて、ゲート絶縁膜の下層の膜を比較的厚く（例えば、３０ｎｍ以上）形成し、さらに、上層の膜を積層した場合も同様に、動作速度などの駆動力が低下する。
また、本実施の形態のＭＩＳＦＥＴにおいては、高い電圧領域の耐圧を要求されるため、微細化され、低電圧で駆動される比較例２のようなＭＩＳＦＥＴと比較し、ゲート絶縁膜のトータル膜厚が数十倍となる。例えば、比較例２のＨｆＯ２／ＳｉＯ２は、上層、下層ともに１ｎｍ以下の膜厚である。これに対し、本実施の形態のＭＩＳＦＥＴでは、例えば、ＨｆＯ２は、１ｎｍ〜１０ｎｍ程度、ＳｉＯ２は、３０ｎｍ〜１００ｎｍ程度である。
このように、本実施の形態においては、窒化物半導体層の主表面に形成されるＭＩＳＦＥＴにおいて、窒化物半導体層を直接酸化した膜ではない第１金属の酸化膜（第１ゲート絶縁膜ＧＩａ）と、第１金属より電気陰性度が低い第２金属の酸化膜（第２ゲート絶縁膜ＧＩｂ）との積層膜をゲート絶縁膜ＧＩとして用いることで、閾値電圧（Ｖｔｈ）を正方向にシフトすることができる。そして、シフト量を調整することにより閾値電圧（Ｖｔｈ）を正（Ｖｔｈ＞０）とするノーマリーオフ化を実現することができる。
［製法説明］
次いで、図６〜図９を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図６〜図９は、本実施の形態の半導体装置の製造工程を示す断面図である。
図６に示すように、チャネル層ＣＨが形成された基板を準備する。チャネル層ＣＨは、窒化物半導体層であり、例えば、ｎ型不純物イオンを含有した窒化ガリウム層（ｎＧａＮ層）を用いる。基板として、ｎＧａＮ基板を用い、この基板をチャネル層ＣＨとして用いてもよい。また、Ｓｉ基板などの支持基板上に、ｎＧａＮ層を有機金属化学気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いてヘテロエピタキシャル成長させ、このｎＧａＮ層をチャネル層ＣＨとして用いてもよい。
まず、チャネル層（ｎＧａＮ層、ｎＧａＮ基板）ＣＨの表面を、希釈ＨＣｌ溶液などを用いて洗浄する。次いで、チャネル層ＣＨ上に、第１ゲート絶縁膜ＧＩａと第２ゲート絶縁膜ＧＩｂとを有するゲート絶縁膜ＧＩを形成する。
まず、図７に示すように、チャネル層ＣＨ上に、第１ゲート絶縁膜（第１金属の酸化膜）ＧＩａを形成する。例えば、第１ゲート絶縁膜ＧＩａとして、酸化アルミニウム膜（Ａｌ２Ｏ３膜）を堆積法を用いて堆積する。例えば、トリメチルアルミニウム（Ａｌ（ＣＨ３）３、ＴＭＡ）およびＨ２Ｏ（酸化剤）を原料ガスとし、４００℃の雰囲気中で、ＡＬＤ法を用いて、１００ｎｍ程度の膜厚の酸化アルミニウム膜（Ａｌ２Ｏ３膜）を堆積する。ＡＬＤ法によれば、制御性、被覆性が良く、膜質の良好な膜を形成することができる。なお、酸化剤として、Ｈ２Ｏの他、オゾン（Ｏ３）や酸素（Ｏ２）を用いてもよい。ＡＬＤ法では、ＣＶＤ法と異なり、吸着反応と酸化反応の２ステップにより膜の成長が進む。ＣＶＤ法では、ＴＭＡとＨ２Ｏが酸化アルミニウム（Ａｌ２Ｏ３）を生成し、基板に蒸着させるのに対し、ＡＬＤ法では、まず、ＴＭＡが、下層の膜の表面に吸着し、Ｈ２Ｏと反応することにより、酸化アルミニウム（Ａｌ２Ｏ３）の層が形成されるという工程が繰り返し行われ、層厚が大きくなる。
次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、７５０℃、１分程度の熱処理を施す。この熱処理により、第１ゲート絶縁膜ＧＩａ（ここでは、酸化アルミニウム膜）中のトラップ（欠陥）が低減する。特に、ＧａＮ上に、酸化アルミニウムを堆積法により形成した場合、膜中のトラップ密度が高くなり、前述したように、容量−電圧特性（Ｃ−Ｖ特性）のヒステリシスが大きくなる（図３のグラフ（ａ）参照）。このため、熱処理（ポストアニール）を施すことで、トラップ密度を低減し、ヒステリシスを改善することができる。
次いで、図８に示すように、第１ゲート絶縁膜ＧＩａ（ここでは、酸化アルミニウム膜）上に、例えば、第２ゲート絶縁膜（第２金属の酸化膜）ＧＩｂとして、酸化ハフニウム膜（ＨｆＯ２膜）を形成する。例えば、Ｈｆ金属ターゲットと、アルゴン（Ａｒ）と酸素（Ｏ２）の混合ガスを用いた反応性スパッタリング法により、酸化ハフニウム膜を堆積する。酸化ハフニウム膜の膜厚は、好ましくは、１〜１０ｎｍ程度とする。本実施の形態の半導体装置の閾値電位（Ｖｔｈ）は、例えば、＋１〜＋４Ｖ程度である。閾値電位（Ｖｔｈ）を、＋４Ｖより大きくする場合には、酸化ハフニウム膜の膜厚を上記範囲より大きくしてもよい。反応性スパッタリング法は、ＰＶＤ法の一種である。第２ゲート絶縁膜ＧＩｂの形成に際しては、ＰＶＤ（Physical Vapor Deposition）法の他、ＡＬＤ法やＣＶＤ法を用いてもよい。
次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、７５０℃、１分程度の熱処理を施す。この熱処理により、第２ゲート絶縁膜ＧＩｂ（ここでは、酸化ハフニウム膜）中のトラップ（欠陥）が低減する。なお、上記工程においては、第１ゲート絶縁膜ＧＩａ（酸化アルミニウム膜）の形成後の熱処理と、第２ゲート絶縁膜ＧＩｂ（酸化ハフニウム膜）の形成後の熱処理とを個別に行ったが、第１ゲート絶縁膜ＧＩａの形成後の熱処理を省略し、第１ゲート絶縁膜ＧＩａ（酸化アルミニウム膜）と第２ゲート絶縁膜ＧＩｂ（酸化ハフニウム膜）との積層膜の形成後において一括して熱処理を行ってもよい。
このようにして、第１ゲート絶縁膜ＧＩａ（酸化アルミニウム膜）と第２ゲート絶縁膜ＧＩｂ（酸化ハフニウム膜）との積層膜を有するゲート絶縁膜ＧＩが形成される。
次いで、図９に示すように、ゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。例えば、ゲート絶縁膜ＧＩ上に、導電性膜として、例えば、窒化チタン（ＴｉＮ）膜を形成する。例えば、Ｔｉ金属ターゲットと、アルゴン（Ａｒ）と窒素（Ｎ２）の混合ガスを用いた反応性スパッタリング法により、１００ｎｍ程度の窒化チタン膜を堆積する。ゲート電極ＧＥの形成に際しては、ＰＶＤ法の他、ＡＬＤ法やＣＶＤ法を用いてもよい。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、窒化チタン膜をパターニングすることによりゲート電極ＧＥを形成する。なお、この窒化チタン膜のエッチングの際、下層のゲート絶縁膜ＧＩをエッチングしてもよい。また、ゲート電極ＧＥの形成材料としては、ＴｉＮ膜の他、Ｔｉ、Ｔａ、ＴａＮ、Ａｕ、Ａｌ、Ｗ、ＷＮ、Ｉｒ、Ｐｔ、Ｒｕなどの金属または金属化合物を用いてもよい。また、これらの金属または金属化合物を２種以上積層した膜を用いてもよい。
このように、本実施の形態によれば、第１金属の酸化膜と第１金属より電気陰性度が低い第２金属の酸化膜とを積層し、ゲート絶縁膜として用いることで、閾値電圧（Ｖｔｈ）を正方向にシフトすることができる。
特に、酸化膜中のトラップ密度を低減するための熱処理を行っても、負方向にシフトした閾値電圧（Ｖｔｈ）を正方向に戻すことができる。
なお、図１に示す半導体装置（ＭＩＳＦＥＴ）においては、ソース電極ＳＥおよびドレイン電極ＤＥを記載していないが、例えば、図１０に示すように、ゲート電極ＧＥの両側のチャネル層（窒化物半導体）ＣＨ中に、ｎ型またはｐ型の不純物を導入することにより、ソース領域ＳＲおよびドレイン領域ＤＲを形成してもよい。そして、さらに、ソース領域ＳＲおよびドレイン領域ＤＲ上に、ソース電極ＳＥおよびドレイン電極ＤＥをそれぞれ設けてもよい。図１０は、本実施の形態の半導体装置の他の構成を示す断面図である。
図１１を参照しながら、本実施の形態の半導体装置の特徴的な構成を以下にまとめて説明しておく。図１１は、本実施の形態の半導体装置の特徴的な構成を示す断面図である。
本実施の形態の半導体装置は、図１１に示すように、チャネル層（窒化物半導体）ＣＨ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥを有する。
ゲート絶縁膜ＧＩは、チャネル層（窒化物半導体）ＣＨ上に形成された第１金属Ｍ１の酸化膜Ｍ１Ｏと、酸化膜Ｍ１Ｏ上に形成された第２金属Ｍ２の酸化膜Ｍ２Ｏと、を有する。Ｍ１とＯの組成比、Ｍ２とＯの組成比は、選択される元素によって変化することは言うまでもない。
そして、第２金属Ｍ２の電気陰性度は、第１金属Ｍ１の電気陰性度より小さい。第１金属Ｍ１および第２金属は、以下の表１（ポーリングの電気陰性度）に示す、第２族、第３族、第４族、第５族および第１３族から選択される。第１金属Ｍ１および第２金属としては、特に、その酸化物がデバイス動作範囲温度（例えば＜２００℃）において固体で存在し、かつ、薄膜で良好な絶縁性を有することが好ましい。これらの金属のうち、電気陰性度の関係から下層の酸化膜および上層の酸化膜の組み合わせを選択すればよい。
第１金属Ｍ１、即ち、下層の酸化膜を構成する金属（元素）としては、Ａｌが好ましい。なお、後述の実施の形態２等で説明するように、Ｓｉ（第１４族）を用いてもよい。第１金属の酸化物の形成時に窒化物半導体表面が酸化されると、絶縁性の低い界面酸化物層が形成され、ゲート絶縁膜の特性を損なう。上記Ａｌの酸化物、即ち、酸化アルミニウムは、窒化物半導体（特に、ＧａＮ）上に形成してもこの界面反応層が形成され難い点で下層に用いて好適である。
Figure 0006235702
（実施の形態２）
実施の形態１（図１）においては、ゲート絶縁膜ＧＩの下層の膜（ＧＩａ）として、第１金属の酸化膜（例えば、酸化アルミニウム膜）を用いたが、本実施の形態においては、ゲート絶縁膜ＧＩの下層の膜（ＧＩａ）を構成する元素として、Ｓｉ（半導体）を用いる。
［構造説明］
図１２は、本実施の形態の半導体装置の構成を示す断面図である。図１２に示すように、本実施の形態の半導体装置においては、実施の形態１の場合と同様に、窒化物半導体よりなるチャネル層ＣＨ上にゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥを有する。ここで、ゲート絶縁膜ＧＩは、チャネル層ＣＨ上に形成された第１ゲート絶縁膜ＧＩａである酸化シリコン膜（ＳｉＯ２）と、第１ゲート絶縁膜ＧＩａ上に形成された第２ゲート絶縁膜（第２金属の酸化膜）ＧＩｂとを有する。このように、実施の形態１の第１金属に代えてＳｉが用いられている。即ち、第１ゲート絶縁膜ＧＩａは、半導体であるＳｉの酸化物よりなる。第２ゲート絶縁膜ＧＩｂは、第２金属の酸化物よりなる。そして、第２金属の電気陰性度は、Ｓｉ（半導体）の電気陰性度より低い。
また、第１ゲート絶縁膜ＧＩａである酸化シリコン膜は、チャネル層（窒化物半導体）ＣＨを熱酸化して形成された膜ではなく、いわゆる、堆積法（デポジション法）により形成された膜である。即ち、下層のＳｉの酸化膜は、窒化物半導体層を構成する元素の酸化物ではない。このように、Ｓｉの酸化膜は、チャネル層（窒化物半導体）の直接酸化により形成されたものではないため、Ｓｉは、チャネル層（窒化物半導体）を構成する元素と異なる。
また、第１ゲート絶縁膜ＧＩａである酸化シリコン膜は、第２ゲート絶縁膜ＧＩｂより厚い。言い換えれば、第１ゲート絶縁膜ＧＩａである酸化シリコン膜の膜厚は、第２ゲート絶縁膜ＧＩｂの膜厚より大きい。
第１ゲート絶縁膜ＧＩａ（酸化シリコン膜）の膜厚としては、例えば、３０ｎｍ以上が好ましい。
第２ゲート絶縁膜ＧＩｂ（第２金属の酸化膜）酸化ハフニウム（第２金属の酸化膜）の膜厚としては、例えば、１ｎｍ以上１０ｎｍ以下が好ましく、３ｎｍ以上５ｎｍ以下がより好ましい。
第２金属は、Ａｌ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｌａ、Ｙ、Ｍｇの群から選ばれる１以上の元素である。この場合、第２金属の酸化物は、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化ニオブ（Ｎｂ２Ｏ５）、酸化ランタン（Ｌａ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化マグネシウム（ＭｇＯ）などとなる。第２金属と酸素の組成比は上記のものに限られるものではない。また、第２金属として、２種以上の元素を含んでも良い。この場合、２種の金属と酸素の化合物となる。但し、この場合、２種以上の元素のいずれもが、Ｓｉの電気陰性度より低くなければならない。また、第２金属の酸化物は、ＳｉまたはＳｉより電気陰性度の低い金属元素を含まない。但し、不純物程度の金属（例えば、０．０１％以下の金属）としては、ＳｉまたはＳｉより電気陰性度の低い金属元素を含有することがある。
このように、本実施の形態においては、ゲート絶縁膜ＧＩとして、電気陰性度の異なるＳｉおよび第２金属のそれぞれの酸化物を積層して用い、上層にＳｉよりも電気陰性度の低い第２金属の酸化膜を配置したので、実施の形態１の場合と同様に、閾値電圧（Ｖｔｈ）を正方向にシフトさせることができる。
また、本実施の形態においては、第１ゲート絶縁膜ＧＩａとして酸化シリコン膜（ＳｉＯ２）を用いたので、実施の形態１で説明した酸化アルミニウム（Ａｌ２Ｏ３）を用いる場合と比較し、閾値電圧（Ｖｔｈ）の正方向へのシフト効果が大きい。即ち、ＳｉとＡｌの電気陰性度は、Ａｌ＜Ｓｉの関係があるため（表１参照）、第２ゲート絶縁膜ＧＩｂとして同じ第２金属（Ａｌを除く）の酸化膜を用いた場合、Ｓｉ、Ａｌと第２金属の電気陰性度の関係は、第２金属＜Ａｌ＜Ｓｉの関係となる。
このため、電気陰性度の差は、第２金属とＡｌとの組み合わせよりも、第２金属とＳｉとの組み合わせの方が大きくなる。実施の形態１において説明した界面分極の起源は、電気陰性度の差であり、差が大きいほど界面分極量も大きくなる。よって、下層のゲート絶縁膜（ＧＩａ）として酸化シリコン膜（ＳｉＯ２）を用いた場合は、酸化アルミニウム（Ａｌ２Ｏ３）を用いる場合と比較し、閾値電圧（Ｖｔｈ）の正方向へのシフト効果が大きくなる。また、酸化シリコン膜は、薄膜でも良好な絶縁性を有するため、ゲート絶縁膜ＧＩの下層として用いて好適である。
［製法説明］
次いで、本実施の形態の半導体装置の製造方法を説明する。本実施の形態の半導体装置の製造方法においては、第１ゲート絶縁膜ＧＩａとして、第１金属の酸化膜に代えて酸化シリコン膜を形成する以外は実施の形態１の場合と同様である。
即ち、実施の形態１と同様にして、チャネル層（ｎＧａＮ層、ｎＧａＮ基板）ＣＨの表面を洗浄し、チャネル層ＣＨ上に、第１ゲート絶縁膜ＧＩａとして、酸化シリコン膜（ＳｉＯ２膜）を堆積法を用いて堆積する。
例えば、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３、ＴＤＭＡＳ）およびオゾン（Ｏ３、酸化剤）を原料ガスとし、４８０℃の雰囲気中で、ＡＬＤ法を用いて、５０ｎｍ程度の膜厚の酸化シリコン膜（ＳｉＯ２膜）を堆積する。ＡＬＤ法の他、ＣＶＤ法（熱ＣＶＤやプラズマＣＶＤ法など）を用いて酸化シリコン膜を堆積してもよい。
ＡＬＤ法によれば、制御性、被覆性が良く、膜質の良好な膜を形成することができる。ＡＬＤ法では、ＣＶＤ法と異なり、吸着反応と酸化反応の２ステップにより膜の成長が進む。ＣＶＤ法では、ＴＤＭＡＳとオゾンが酸化シリコン（ＳｉＯ２）を生成し、基板に蒸着させるのに対し、ＡＬＤ法では、まず、ＴＤＭＡＳが、下層の膜の表面に吸着し、オゾンと反応することにより、酸化シリコン（ＳｉＯ２）の層が形成されるという工程が繰り返し行われ、層厚が大きくなる。
次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、７５０℃、３０分程度の熱処理を施す。この熱処理により、第１ゲート絶縁膜ＧＩａ（ここでは、酸化シリコン膜）中のトラップ（欠陥）が低減する。
この後、実施の形態１の場合と同様にして、第１ゲート絶縁膜ＧＩａ（ここでは、酸化シリコン膜）上に、例えば、第２ゲート絶縁膜ＧＩｂとして、酸化ハフニウム膜（ＨｆＯ２膜）を形成する。例えば、Ｈｆ金属ターゲットと、アルゴン（Ａｒ）と酸素（Ｏ２）の混合ガスを用いた反応性スパッタリング法により、酸化ハフニウム膜を堆積する。酸化ハフニウム膜の膜厚は、閾値電位（Ｖｔｈ）によっても異なるが、好ましくは、１〜１０ｎｍ程度とする。反応性スパッタリング法は、ＰＶＤ法の一種である。第２ゲート絶縁膜ＧＩｂの形成に際しては、ＰＶＤ法の他、ＡＬＤ法やＣＶＤ法を用いてもよい。
次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、７５０℃、１分程度の熱処理を施す。この熱処理により、第２ゲート絶縁膜ＧＩｂ（ここでは、酸化ハフニウム膜）中のトラップ（欠陥）が低減する。なお、上記工程においては、第１ゲート絶縁膜ＧＩａ（酸化シリコン膜）の形成後の熱処理と、第２ゲート絶縁膜ＧＩｂ（酸化ハフニウム膜）の形成後の熱処理とを個別に行ったが、第１ゲート絶縁膜ＧＩａの形成後の熱処理を省略し、第１ゲート絶縁膜ＧＩａ（酸化シリコン膜）と第２ゲート絶縁膜ＧＩｂ（酸化ハフニウム膜）との積層膜の形成後において一括して熱処理を行ってもよい。
このようにして、第１ゲート絶縁膜ＧＩａ（酸化シリコン膜）と第２ゲート絶縁膜ＧＩｂ（酸化ハフニウム膜）との積層膜を有するゲート絶縁膜ＧＩが形成される。ここでは、第２金属としてＨｆを例示したが、第２金属は、例えば、Ａｌ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｌａ、Ｙ、Ｍｇの群から選ばれる１以上の元素である。例えば、第２金属の酸化物として、Ａｌ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｌａ、Ｙ、Ｍｇの群から選ばれる１以上の元素の酸化物を用いてもよい。
次いで、実施の形態１と同様にして、ゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。
このように、本実施の形態によれば、酸化シリコン膜とＳｉより電気陰性度が低い第２金属の酸化膜とを積層し、ゲート絶縁膜として用いることで、閾値電圧（Ｖｔｈ）を正方向にシフトさせることができる。
特に、酸化膜中のトラップ密度を低減するための熱処理を行っても、負方向にシフトした閾値電圧（Ｖｔｈ）を正方向に戻すことができる。
なお、本実施の形態においても、ゲート電極ＧＥの両側のチャネル層（窒化物半導体）ＣＨ中に、ｎ型またはｐ型の不純物を導入することにより、ソース領域ＳＲおよびドレイン領域ＤＲを形成し、さらに、ソース領域ＳＲおよびドレイン領域ＤＲ上に、ソース電極ＳＥおよびドレイン電極ＤＥをそれぞれ設けてもよい（図１０参照）。
（実施の形態３）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１３は、本実施の形態の半導体装置の構成を示す断面図である。図１３に示す半導体装置は、窒化物半導体を用いたＭＩＳＦＥＴである。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）やパワートランジスタとも呼ばれる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
本実施の形態の半導体装置においては、基板Ｓ上に形成された複数の窒化物半導体層を有する。具体的には、基板Ｓ上に核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。ゲート電極ＧＥは、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで掘り込まれた溝（トレンチ、リセスともいう）Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。ここで、ゲート絶縁膜ＧＩは、チャネル層ＣＨ上に形成された第１ゲート絶縁膜ＧＩａと、第１ゲート絶縁膜ＧＩａ上に形成された第２ゲート絶縁膜ＧＩｂとを有する。第１ゲート絶縁膜ＧＩａは、第１金属の酸化物よりなる。第２ゲート絶縁膜ＧＩｂは、第２金属の酸化物よりなる。そして、第２金属の電気陰性度は、第１金属の電気陰性度より低い。また、ソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されている。
また、第１ゲート絶縁膜ＧＩａである酸化シリコン膜は、チャネル層（窒化物半導体）ＣＨを熱酸化して形成された膜ではなく、いわゆる、堆積法（デポジション法）により形成された膜である。即ち、下層の第１金属の酸化膜は、窒化物半導体層を構成する元素の酸化物ではない。このように、第１金属の酸化膜は、チャネル層（窒化物半導体）の直接酸化により形成されたものではないため、第１金属は、チャネル層（窒化物半導体）を構成する元素と異なる。
また、第１ゲート絶縁膜ＧＩａである第１金属の酸化膜は、第２ゲート絶縁膜ＧＩｂより厚い。言い換えれば、第１ゲート絶縁膜ＧＩａである第１金属の酸化膜の膜厚は、第２ゲート絶縁膜ＧＩｂの膜厚より大きい。
第１ゲート絶縁膜ＧＩａ（第１金属の酸化膜）の膜厚としては、例えば、３０ｎｍ以上が好ましい。
第２ゲート絶縁膜ＧＩｂ（第２金属の酸化膜）の膜厚としては、例えば、１ｎｍ以上１０ｎｍ以下が好ましく、３ｎｍ以上５ｎｍ以下がより好ましい。
第２金属は、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｌａ、Ｙ、Ｍｇの群から選ばれる１以上の元素である。この場合、第２金属の酸化物は、例えば、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化ニオブ（Ｎｂ２Ｏ５）、酸化ランタン（Ｌａ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化マグネシウム（ＭｇＯ）となる。第２金属と酸素の組成比は上記のものに限られるものではない。また、第２金属として、２種以上の元素を含んでも良い。この場合、２種の金属と酸素の化合物となる。但し、この場合、２種以上の元素のいずれもが、第１金属の電気陰性度より低くなければならない。また、第２金属の酸化物は、第１金属または第１金属より電気陰性度の低い金属元素を含まない。但し、不純物程度の金属（例えば、０．０１％濃度以下の金属）としては、第１金属または第１金属より電気陰性度の低い金属元素を含有することがある。
図１３に示すように、基板Ｓ上には、核生成層ＮＵＣが形成され、核生成層ＮＵＣ上に、歪緩和層ＳＴＲが形成されている。核生成層ＮＵＣは、歪緩和層ＳＴＲなどの上部に形成される層が成長する際の結晶核を生成させるために形成する。また、上部に形成される層から基板Ｓに、上部に形成される層の構成元素（例えば、Ｇａなど）が拡散して、基板Ｓが変質することを防ぐために形成する。また、歪緩和層ＳＴＲは、基板Ｓに対する応力を緩和して、基板Ｓに反りやクラックが発生することを抑制するために形成する。
この歪緩和層ＳＴＲ上には、バッファ層ＢＵが形成され、バッファ層ＢＵ上に、窒化物半導体からなるチャネル層（電子走行層ともいう）ＣＨが形成され、チャネル層ＣＨ上に、窒化物半導体からなる障壁層ＢＡが形成されている。障壁層ＢＡ上には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。このソース電極ＳＥおよびドレイン電極ＤＥと障壁層ＢＡとは、それぞれオーミック接続される。ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥ上には、絶縁層ＩＬ１が形成されている。この絶縁層ＩＬ１のうち、ソース電極ＳＥおよびドレイン電極ＤＥ上の絶縁層ＩＬ１は除去されコンタクトホールが形成されている。このコンタクトホールの内部には、導電性膜が埋め込まれ、その上には、配線Ｍが形成されている。また、配線Ｍ上には、絶縁層ＩＬ２が形成されている。
ここで、本実施の形態の半導体装置においては、チャネル層ＣＨと障壁層ＢＡとの界面近傍のチャネル層側に、２次元電子ガス２ＤＥＧが生成される。また、ゲート電極ＧＥに正の電位（閾値電位）が印加された場合には、ゲート電極ＧＥとチャネル層ＣＨとの界面近傍には、チャネルＣが形成される。
上記２次元電子ガス２ＤＥＧは次のメカニズムで形成される。チャネル層ＣＨや障壁層ＢＡを構成する窒化物半導体（ここでは、窒化ガリウム系の半導体）は、それぞれ、禁制帯幅（バンドギャップ）や電子親和力が異なる。このため、これらの半導体の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層ＣＨと障壁層ＢＡとの界面近傍に、２次元電子ガス２ＤＥＧが生成される。
そして、チャネル層ＣＨと障壁層ＢＡとの界面近傍に形成される、２次元電子ガス２ＤＥＧは、ゲート電極ＧＥが形成されている溝Ｔにより分断されている。このため、本実施の形態の半導体装置においては、チャネルＣの形成の有無により、オン・オフを切り替えることができる。
そして、本実施の形態においては、第１金属の酸化物とその上に配置された第１金属より電気陰性度の低い第２金属の酸化物との積層膜をゲート絶縁膜ＧＩとして用いたので、実施の形態１の場合と同様に、フラットバンド電圧（Ｖｆｂ）を正の方向にシフトさせることができる。これにより、閾値電圧（Ｖｔｈ）を正方向にシフトすることができる。そして、シフト量を調整することにより閾値電圧（Ｖｔｈ）を正（Ｖｔｈ＞０）とすることができ、ノーマリーオフ特性を向上させることができる。
［製法説明］
次いで、図１４〜図２３を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図１４〜図２３は、本実施の形態の半導体装置の製造工程を示す断面図である。
図１４に示すように、基板Ｓとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、核生成層ＮＵＣとして、例えば、窒化アルミニウム（ＡｌＮ）層を有機金属化学気相成長法などを用いてヘテロエピタキシャル成長させる。次いで、核生成層ＮＵＣ上に、歪緩和層ＳＴＲとして、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を形成する。例えば、窒化ガリウム（ＧａＮ）層および窒化アルミニウム（ＡｌＮ）層を、有機金属気相成長法などを用いて、それぞれ２〜３ｎｍ程度の膜厚で、それぞれ１００層（合計２００層）程度、繰り返しヘテロエピタキシャル成長させる。なお、基板Ｓとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。
次いで、歪緩和層ＳＴＲ上に、バッファ層ＢＵを形成する。歪緩和層ＳＴＲ上に、バッファ層ＢＵとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。
次いで、図１５に示すように、バッファ層ＢＵ上に、チャネル層ＣＨを形成する。例えば、バッファ層ＢＵ上に、ｎ型不純物イオンを含有した窒化ガリウム層（ｎＧａＮ層）をヘテロエピタキシャル成長させる。例えば、窒化ガリウムの材料ガス中にｎ型不純物ガスを混合した雰囲気でｎ型不純物をドープした窒化ガリウム層（ｎＧａＮ層）をヘテロエピタキシャル成長させる。ｎ型不純物ガスとしては、シラン（ＳｉＨ４）を用いることができる。このチャネル層ＣＨの電子親和力は、バッファ層ＢＵの電子親和力より大きい。また、このチャネル層ＣＨは、バッファ層ＢＵよりバンドギャップが狭い窒化物半導体である。
次いで、チャネル層ＣＨ上に、障壁層ＢＡとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この障壁層ＢＡの電子親和力は、チャネル層ＣＨの電子親和力より小さい。また、この障壁層ＢＡは、チャネル層ＣＨよりバンドギャップが広い窒化物半導体である。
このようにして、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡの積層体が形成される。この積層体は、上記ヘテロエピタキシャル成長、即ち、［０００１］結晶軸（Ｃ軸）方向に積層するＩＩＩ族面成長により形成される。言い換えれば、（０００１）Ｇａ面成長により上記積層体が形成される。この積層体のうち、チャネル層ＣＨと障壁層ＢＡとの界面近傍には、２次元電子ガス２ＤＥＧが生成される。
次いで、図１６に示すように、障壁層ＢＡ上に、開口部を有する絶縁膜ＩＦを形成する。例えば、絶縁膜ＩＦとして、窒化シリコン膜を熱ＣＶＤ法などを用いて、障壁層ＢＡ上に堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜ＩＦに開口部を形成する。
次いで、絶縁膜ＩＦをマスクとして、障壁層ＢＡおよびチャネル層ＣＨをエッチングすることにより、絶縁膜ＩＦおよび障壁層ＢＡを貫通してチャネル層ＣＨの途中まで達する溝Ｔを形成する（図１７）。このエッチングの後、エッチングダメージの回復のために、熱処理（アニール）を行ってもよい。
次いで、図１８および図１９に示すように、溝Ｔ内および絶縁膜ＩＦ上に、第１ゲート絶縁膜ＧＩａと第２ゲート絶縁膜ＧＩｂとを有するゲート絶縁膜ＧＩを形成する。例えば、チャネル層ＣＨがその底部に露出した溝Ｔ内および絶縁膜ＩＦ上に、第１ゲート絶縁膜ＧＩａを形成する。例えば、第１ゲート絶縁膜ＧＩａとして、酸化アルミニウム膜（Ａｌ２Ｏ３膜）を、溝Ｔの底面、側壁および絶縁膜ＩＦ上に堆積する。具体的には、希釈ＨＣｌ溶液にて基板Ｓの表面を洗浄した後、例えば、トリメチルアルミニウム（Ａｌ（ＣＨ３）３、ＴＭＡ）およびＨ２Ｏ（酸化剤）を原料ガスとし、４００℃の雰囲気中で、ＡＬＤ法を用いて、１００ｎｍ程度の膜厚の酸化アルミニウム膜（Ａｌ２Ｏ３膜）を、溝Ｔ内および絶縁膜ＩＦ上に堆積する。ＡＬＤ法によれば、膜厚の制御性が良く、また、凹凸面にも被覆性良く膜を形成することができる。なお、酸化剤として、Ｈ２Ｏの他、オゾン（Ｏ３）や酸素（Ｏ２）を用いてもよい。
次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、７５０℃、１分程度の熱処理を施す。この熱処理により、第１ゲート絶縁膜ＧＩａ（ここでは、酸化アルミニウム膜）中のトラップ（欠陥）が低減する。特に、ＧａＮ上に、酸化アルミニウムを堆積法により形成した場合、膜中のトラップ密度が高くなり、容量−電圧特性（Ｃ−Ｖ特性）のヒステリシスが大きくなる。このため、熱処理（ポストアニール）を施すことで、トラップ密度を低減することができる（図３参照）。
次いで、図１９に示すように、第１ゲート絶縁膜ＧＩａ（ここでは、酸化アルミニウム膜）上に、例えば、第２ゲート絶縁膜ＧＩｂとして、酸化ハフニウム膜（ＨｆＯ２膜）を形成する。例えば、Ｈｆ金属ターゲットと、アルゴン（Ａｒ）と酸素（Ｏ２）の混合ガスを用いた反応性スパッタリング法により、酸化ハフニウム膜を堆積する。酸化ハフニウム膜の膜厚は、閾値電位（Ｖｔｈ）によっても異なるが、好ましくは、１〜１０ｎｍ程度とする。反応性スパッタリング法は、ＰＶＤ法の一種である。第２ゲート絶縁膜ＧＩｂの形成に際しては、ＰＶＤ法の他、ＡＬＤ法やＣＶＤ法を用いてもよい。
次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、７５０℃、１分程度の熱処理を施す。この熱処理により、第２ゲート絶縁膜ＧＩｂ（ここでは、酸化ハフニウム膜）中のトラップ（欠陥）が低減する。なお、上記工程においては、第１ゲート絶縁膜ＧＩａ（酸化アルミニウム膜）の形成後の熱処理と、第２ゲート絶縁膜ＧＩｂ（酸化ハフニウム膜）の形成後の熱処理とを個別に行ったが、第１ゲート絶縁膜ＧＩａの形成後の熱処理を省略し、第１ゲート絶縁膜ＧＩａ（酸化アルミニウム膜）と第２ゲート絶縁膜ＧＩｂ（酸化ハフニウム膜）との積層膜の形成後において一括して熱処理を行ってもよい。
このようにして、第１ゲート絶縁膜ＧＩａ（酸化アルミニウム膜）と第２ゲート絶縁膜ＧＩｂ（酸化ハフニウム膜）との積層膜を有するゲート絶縁膜ＧＩが形成される。
次いで、図２０および図２１に示すように、ゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。例えば、ゲート絶縁膜ＧＩ上に、導電性膜（ＧＥ）として、例えば、窒化チタン（ＴｉＮ）膜を形成する（図２０）。例えば、Ｔｉ金属ターゲットと、アルゴン（Ａｒ）と窒素（Ｎ２）の混合ガスを用いた反応性スパッタリング法により、１００ｎｍ程度の窒化チタン膜を堆積する。ゲート電極ＧＥの形成に際しては、ＰＶＤ法の他、ＡＬＤ法やＣＶＤ法を用いてもよい。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、窒化チタン膜をパターニングすることによりゲート電極ＧＥを形成する（図２１）。なお、この窒化チタン膜のエッチングの際、下のゲート絶縁膜ＧＩをエッチングしてもよい。また、ゲート電極ＧＥの形成材料としては、ＴｉＮ膜の他、Ｔｉ、Ｔａ、ＴａＮ、Ａｕ、Ａｌ、Ｗ、ＷＮ、Ｉｒ、Ｐｔ、Ｒｕなどの金属または金属化合物を用いてもよい。また、これらの金属または金属化合物を２種以上積層した膜を用いてもよい。
次いで、図２２に示すように、ゲート電極ＧＥの両側の障壁層ＢＡ上にソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、チタン（Ｔｉ）膜と、その上部のアルミニウム（Ａｌ）膜からなる積層膜（Ａｌ／Ｔｉ膜ともいう）を、蒸着法などを用いて、ゲート電極ＧＥおよび障壁層ＢＡ上に堆積する。そして、例えば、チタン（Ｔｉ）膜と、その上部の窒化チタン（ＴｉＮ）膜からなる積層膜（ＴｉＮ／Ｔｉ膜ともいう）を、スパッタリング法などを用いて、Ａｌ／Ｔｉ膜上に堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ膜をパターニングし、例えば、５５０℃で３０分程度の熱処理を行う。この熱処理により、ソース電極ＳＥおよびドレイン電極ＤＥ（ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ膜）と障壁層ＢＡ（窒化物半導体膜）との界面の接触がオーミック接触となる。
次いで、図２３に示すように、ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥ上に、絶縁層ＩＬ１として、例えば、酸化シリコン膜をＣＶＤ法などを用いて形成する。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、ソース電極ＳＥおよびドレイン電極ＤＥ上の絶縁層ＩＬ１をエッチングにより除去し、コンタクトホールを形成する。このコンタクトホールの内部を含む絶縁層ＩＬ１上に、導電性膜を形成する。例えば、アルミニウム合金膜を、スパッタリング法などを用いて堆積する。アルミニウム合金としては、例えば、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）、ＡｌとＣｕ（銅）との合金（Ａｌ−Ｃｕ）、ＡｌとＳｉとＣｕ（Ａｌ−Ｓｉ−Ｃｕ）などを用いることができる。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、アルミニウム合金膜をパターニングすることにより、コンタクトホール内の導電性膜（プラグ）およびその上の配線Ｍが形成される。
この後、ソース電極ＳＥおよびドレイン電極ＤＥ上を含む絶縁層ＩＬ１上に、絶縁層（カバー膜、表面保護膜ともいう）ＩＬ２を形成する。絶縁層ＩＬ２として、例えば、酸窒化シリコン（ＳｉＯＮ）膜を、ＣＶＤ法などを用いて堆積する（図１３参照）。
以上の工程により、本実施の形態の半導体装置を形成することができる。
このように、本実施の形態によれば、第１金属の酸化膜と第１金属より電気陰性度が低い第２金属の酸化膜とを積層し、ゲート絶縁膜として用いることで、閾値電圧（Ｖｔｈ）を正方向にシフトすることができる。そして、シフト量を調整することにより閾値電圧（Ｖｔｈ）を正（Ｖｔｈ＞０）とするノーマリーオフ化を実現することができる。
特に、酸化膜中のトラップ密度を低減するための熱処理を行っても、負方向にシフトした閾値電圧（Ｖｔｈ）を正方向に戻すことができる。
上記ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥのレイアウトに制限はないが、これらの電極は、例えば、図２４のように配置される。図２４は、本実施の形態の半導体装置の構成を示す平面図の一例である。例えば、図１３は、図２４のＡ−Ａ断面部と対応する。ソース電極ＳＥとドレイン電極ＤＥは、例えば、Ｙ方向に延在するライン状である。言い換えれば、Ｙ方向に長辺を有する矩形状（四角形状）である。ソース電極ＳＥとドレイン電極ＤＥは、交互にＸ方向に並んで配置される。そして、ソース電極ＳＥとドレイン電極ＤＥとの間にゲート電極ＧＥが配置される。例えば、Ｙ方向に延在するライン状の複数のゲート電極部（ＧＥ）の一方の端部（図中上側）は、Ｘ方向に延在する線（ゲート線ともいう）に接続される。また、Ｙ方向に延在するライン状の複数のゲート電極部（ＧＥ）の他方の端部（図中下側）は、Ｘ方向に延在する線（ゲート線ともいう）に接続される。なお、２本のＸ方向に延在する線（ゲート線ともいう）のうち、いずれかを省略し、ゲート電極ＧＥを櫛歯状としてもよい。また、複数のソース電極ＳＥは、プラグ（接続部）ＰＧを介してＸ方向に延在するソース線ＳＬと接続されている。また、複数のドレイン電極ＤＥは、プラグ（接続部）ＰＧを介してＸ方向に延在するドレイン線ＤＬと接続されている。なお、図１３においては、ソース線ＳＬおよびドレイン線ＤＬと配線Ｍが対応する。
（実施の形態４）
実施の形態３（図１３）においては、ゲート絶縁膜ＧＩの下層の膜（ＧＩａ）として、第１金属の酸化膜（例えば、酸化アルミニウム膜）を用いたが、本実施の形態においては、ゲート絶縁膜ＧＩの下層の膜（ＧＩａ）を構成する元素として、Ｓｉ（半導体）を用いる。
［構造説明］
図２５は、本実施の形態の半導体装置の構成を示す断面図である。図２５に示すように、本実施の形態の半導体装置は、実施の形態１と同様のリセスゲート型の高電子移動度トランジスタである。本実施の形態の半導体装置においては、第１ゲート絶縁膜ＧＩａとして、第１金属の酸化膜に代えて酸化シリコン膜を形成する以外は実施の形態３の場合と同様である。
本実施の形態の半導体装置においては、実施の形態３の場合と同様に、基板Ｓ上に形成された複数の窒化物半導体層を有する。具体的には、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。ゲート電極ＧＥは、絶縁膜ＩＦおよび障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで掘り込まれた溝（トレンチ、リセスともいう）Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。ここで、ゲート絶縁膜ＧＩは、チャネル層ＣＨ上に形成された第１ゲート絶縁膜ＧＩａと、第１ゲート絶縁膜ＧＩａ上に形成された第２ゲート絶縁膜ＧＩｂとを有する。第１ゲート絶縁膜ＧＩａは、Ｓｉ（半導体）の酸化物よりなる。第２ゲート絶縁膜ＧＩｂは、第２金属の酸化物よりなる。そして、第２金属の電気陰性度は、Ｓｉの電気陰性度より低い。また、ソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥの両側の障壁層ＢＡ上に形成されている。
また、第１ゲート絶縁膜ＧＩａである酸化シリコン膜は、チャネル層（窒化物半導体）ＣＨを熱酸化して形成された膜ではなく、いわゆる、堆積法（デポジション法）により形成された膜である。即ち、下層のＳｉの酸化膜は、窒化物半導体層を構成する元素の酸化物ではない。このように、Ｓｉの酸化膜は、チャネル層（窒化物半導体）の直接酸化により形成されたものではないため、Ｓｉは、チャネル層（窒化物半導体）を構成する元素と異なる。
また、第１ゲート絶縁膜ＧＩａである酸化シリコン膜は、第２ゲート絶縁膜ＧＩｂより厚い。言い換えれば、第１ゲート絶縁膜ＧＩａである酸化シリコン膜の膜厚は、第２ゲート絶縁膜ＧＩｂの膜厚より大きい。
第１ゲート絶縁膜ＧＩａ（酸化シリコン膜）の膜厚としては、例えば、３０ｎｍ以上が好ましい。
第２ゲート絶縁膜ＧＩｂ（第２金属の酸化膜）の膜厚としては、例えば、１ｎｍ以上１０ｎｍ以下が好ましく、３ｎｍ以上５ｎｍ以下がより好ましい。
第２金属は、Ａｌ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｌａ、Ｙ、Ｍｇの群から選ばれる１以上の元素である。この場合、第２金属の酸化物は、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化ニオブ（Ｎｂ２Ｏ５）、酸化ランタン（Ｌａ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化マグネシウム（ＭｇＯ）などとなる。第２金属と酸素の組成比は上記のものに限られるものではない。また、第２金属として、２種以上の元素を含んでも良い。この場合、２種の金属と酸素の化合物となる。但し、この場合、２種以上の元素のいずれもが、Ｓｉの電気陰性度より低くなければならない。また、第２金属の酸化物は、ＳｉまたはＳｉより電気陰性度の低い金属元素を含まない。但し、不純物程度の金属（例えば、０．０１％以下の金属）としては、ＳｉまたはＳｉより電気陰性度の低い金属元素を含有することがある。
このように、本実施の形態においては、ゲート絶縁膜ＧＩとして、電気陰性度の異なるＳｉおよび第２金属のそれぞれの酸化物を積層して用い、上層にＳｉよりも電気陰性度の低い第２金属の酸化膜を配置したので、実施の形態１の場合と同様に、閾値電圧（Ｖｔｈ）を正方向にシフトさせることができる。
また、本実施の形態においては、第１ゲート絶縁膜ＧＩａとして酸化シリコン膜（ＳｉＯ２）を用いたので、実施の形態１で説明した酸化アルミニウム（Ａｌ２Ｏ３）を用いる場合と比較し、閾値電圧（Ｖｔｈ）の正方向へのシフト効果が大きい。即ち、ＳｉとＡｌの電気陰性度は、Ａｌ＜Ｓｉの関係があるため（表１参照）、第２ゲート絶縁膜ＧＩｂとして同じ第２金属（Ａｌを除く）の酸化膜を用いた場合、Ｓｉ、Ａｌと第２金属の電気陰性度の関係は、第２金属＜Ａｌ＜Ｓｉの関係となる。
このため、電気陰性度の差は、第２金属とＡｌとの組み合わせよりも、第２金属とＳｉとの組み合わせの方が大きくなる。実施の形態１において説明した界面分極の起源は、電気陰性度の差であり、差が大きいほど界面分極量も大きくなる。よって、下層のゲート絶縁膜ＧＩａとして酸化シリコン膜（ＳｉＯ２）を用いた場合は、酸化アルミニウム（Ａｌ２Ｏ３）を用いる場合と比較し、閾値電圧（Ｖｔｈ）の正方向へのシフト効果が大きくなる。
［製法説明］
次いで、本実施の形態の半導体装置の製造方法を説明する。本実施の形態の半導体装置の製造方法においては、第１ゲート絶縁膜ＧＩａとして、第１金属の酸化膜に代えて酸化シリコン膜を形成する以外は実施の形態３の場合と同様である。
即ち、実施の形態１と同様にして、基板Ｓ上に、核生成層ＮＵＣ、歪緩和層ＳＴＲ、バッファ層ＢＵ、チャネル層ＣＨおよび障壁層ＢＡを順次形成する。これらの層の構成材料としては、例えば、実施の形態３と同様の材料を用いることができる。また、これらの層は、実施の形態３と同様の工程で形成することができる。
また、チャネル層ＣＨの電子親和力は、バッファ層ＢＵの電子親和力より大きい。また、このチャネル層ＣＨは、バッファ層ＢＵよりバンドギャップが狭い窒化物半導体である。また、この障壁層ＢＡの電子親和力は、チャネル層ＣＨの電子親和力より小さい。また、この障壁層ＢＡは、チャネル層ＣＨよりバンドギャップが広い窒化物半導体である。
次いで、障壁層ＢＡ上に、開口部を有する絶縁膜ＩＦを形成し、絶縁膜ＩＦをマスクとして、障壁層ＢＡおよびチャネル層ＣＨをエッチングすることにより、溝Ｔを形成する。
次いで、溝Ｔ内および絶縁膜ＩＦ上に、第１ゲート絶縁膜ＧＩａと第２ゲート絶縁膜ＧＩｂとを有するゲート絶縁膜ＧＩを形成する。例えば、チャネル層ＣＨがその底部に露出した溝Ｔ内および絶縁膜ＩＦ上に、第１ゲート絶縁膜ＧＩａを形成する。例えば、第１ゲート絶縁膜ＧＩａとして、酸化シリコン膜（ＳｉＯ２膜）を、溝Ｔの底面、側壁および絶縁膜ＩＦ上に堆積する。具体的には、希釈ＨＣｌ溶液にて基板Ｓの表面を洗浄した後、例えば、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３、ＴＤＭＡＳ）およびオゾン（Ｏ３、酸化剤）を原料ガスとし、４８０℃の雰囲気中で、ＡＬＤ法を用いて、５０ｎｍ程度の膜厚の酸化シリコン膜（ＳｉＯ２膜）を、溝Ｔ内および絶縁膜ＩＦ上に堆積する。ＡＬＤ法の他、ＣＶＤ法（熱ＣＶＤやプラズマＣＶＤ法など）を用いて酸化シリコン膜を堆積してもよい。ＡＬＤ法によれば、膜厚の制御性が良く、また、凹凸面にも被覆性良く膜を形成することができる。
次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、７５０℃、１分程度の熱処理を施す。この熱処理により、第１ゲート絶縁膜ＧＩａ（ここでは、酸化シリコン膜）中のトラップ（欠陥）が低減する。
次いで、第１ゲート絶縁膜ＧＩａ（ここでは、酸化シリコン膜）上に、例えば、第２ゲート絶縁膜ＧＩｂとして、酸化ハフニウム膜（ＨｆＯ２膜）を形成する。例えば、Ｈｆ金属ターゲットと、アルゴン（Ａｒ）と酸素（Ｏ２）の混合ガスを用いた反応性スパッタリング法により、酸化ハフニウム膜を堆積する。酸化ハフニウム膜の膜厚は、閾値電位（Ｖｔｈ）によっても異なるが、好ましくは、１〜１０ｎｍ程度とする。反応性スパッタリング法は、ＰＶＤ法の一種である。第２ゲート絶縁膜ＧＩｂの形成に際しては、ＰＶＤ法の他、ＡＬＤ法やＣＶＤ法を用いてもよい。
次いで、熱処理を行う。例えば、窒素（Ｎ２）雰囲気中で、７５０℃、１分程度の熱処理を施す。この熱処理により、第２ゲート絶縁膜ＧＩｂ（ここでは、酸化ハフニウム膜）中のトラップ（欠陥）が低減する。なお、上記工程においては、第１ゲート絶縁膜ＧＩａ（酸化シリコン膜）の形成後の熱処理と、第２ゲート絶縁膜ＧＩｂ（酸化ハフニウム膜）の形成後の熱処理とを個別に行ったが、第１ゲート絶縁膜ＧＩａ（酸化シリコン膜）の形成後の熱処理を省略し、第１ゲート絶縁膜ＧＩａ（酸化シリコン膜）と第２ゲート絶縁膜ＧＩｂ（酸化ハフニウム膜）との積層膜の形成後において一括して熱処理を行ってもよい。
このようにして、第１ゲート絶縁膜ＧＩａ（酸化シリコン膜）と第２ゲート絶縁膜ＧＩｂ（酸化ハフニウム膜）との積層膜を有するゲート絶縁膜ＧＩが形成される。
次いで、実施の形態３の場合と同様にして、ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥを形成し、さらに、絶縁層ＩＬ１、プラグ、配線Ｍおよび絶縁層ＩＬ２を形成する（図２５参照）。
以上の工程により、本実施の形態の半導体装置を形成することができる。
このように、本実施の形態によれば、Ｓｉの酸化膜とＳｉより電気陰性度が低い第２金属の酸化膜とを積層し、ゲート絶縁膜として用いることで、閾値電圧（Ｖｔｈ）を正方向にシフトすることができる。そして、シフト量を調整することにより閾値電圧（Ｖｔｈ）を正（Ｖｔｈ＞０）とするノーマリーオフ化を実現することができる。
特に、酸化膜中のトラップ密度を低減するための熱処理を行っても、負方向にシフトした閾値電圧（Ｖｔｈ）を正方向に戻すことができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
（付記１）
基板の上方に形成された第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層まで到達する溝と、
前記溝内にゲート絶縁膜を介して配置されたゲート電極と、
を有し、
前記第３窒化物半導体層の電子親和力は、前記第２窒化物半導体層の電子親和力より小さく、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より大きく、
前記ゲート絶縁膜は、前記溝の底面および側壁上に形成されたＳｉの酸化膜と、前記Ｓｉの酸化膜上に形成された前記Ｓｉより電気陰性度が低い金属の酸化膜と、を有し、
前記Ｓｉは、第２窒化物半導体層を構成する元素と異なる、半導体装置。
（付記２）
付記１記載の半導体装置において、
前記Ｓｉの酸化膜は、堆積膜である、半導体装置。
（付記３）
付記２記載の半導体装置において、
前記堆積膜は、原子層堆積法により形成された膜である、半導体装置。
（付記４）
付記１記載の半導体装置において、
前記第２金属は、Ａｌ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｌａ、Ｙ、Ｍｇの群から選ばれる１以上の元素である、半導体装置。
（付記５）
付記４記載の半導体装置において、
前記第２窒化物半導体層は、ＧａＮである、半導体装置。
（付記６）
付記１記載の半導体装置において、
前記Ｓｉの酸化膜は、前記Ｓｉより電気陰性度が低い金属の酸化膜より厚い、半導体装置。
（付記７）
付記１記載の半導体装置において、
前記Ｓｉの酸化膜は、前記Ｓｉより電気陰性度が低い金属の酸化膜より厚く、
前記Ｓｉより電気陰性度が低い金属の酸化膜の膜厚は、１ｎｍ以上１０ｎｍ以下である、半導体装置。
（付記８）
（ａ）窒化物半導体層上に、第１金属の酸化膜を形成する工程、
（ｂ）前記第１金属の酸化膜上に、前記第１金属より電気陰性度が低い第２金属の酸化膜を形成する工程、
（ｃ）前記第２金属の酸化膜上に、ゲート電極を形成する工程、
を有し、
前記（ａ）工程は、第１金属の酸化膜を窒化物半導体層上に堆積させる工程であり、
前記（ａ）工程の後、前記第１金属の酸化膜に対し熱処理を施す工程、を有する、半導体装置の製造方法。
（付記９）
付記８記載の半導体装置の製造方法において、
前記（ａ）工程は、原子層堆積法により、前記第１金属の酸化膜を堆積する工程である、半導体装置の製造方法。
（付記１０）
付記８記載の半導体装置の製造方法において、
前記第１金属は、Ａｌである、半導体装置の製造方法。
（付記１１）
付記１０記載の半導体装置の製造方法において、
前記第２金属は、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｎｂ、Ｌａ、Ｙ、Ｍｇの群から選ばれる１以上の元素である、半導体装置の製造方法。
（付記１２）
付記１１記載の半導体装置の製造方法において、
前記窒化物半導体層は、ＧａＮである、半導体装置の製造方法。
（付記１３）
付記８記載の半導体装置の製造方法において、
前記第１金属の酸化膜は、前記第２金属の酸化膜より厚い、半導体装置の製造方法。
（付記１４）
付記８記載の半導体装置の製造方法において、
前記第１金属の酸化膜は、前記第２金属の酸化膜より厚く、
前記第２金属の酸化膜の膜厚は、１ｎｍ以上１０ｎｍ以下である、半導体装置の製造方法。
（付記１５）
（ａ）窒化物半導体層上に、Ｓｉの酸化膜を形成する工程、
（ｂ）前記Ｓｉの酸化膜上に、前記Ｓｉより電気陰性度が低い金属の酸化膜を形成する工程、
（ｃ）前記Ｓｉより電気陰性度が低い金属の酸化膜上に、ゲート電極を形成する工程、
を有し、
前記（ａ）工程は、Ｓｉの酸化膜を窒化物半導体層上に堆積させる工程であり、
前記（ａ）工程の後、前記Ｓｉの酸化膜に対し熱処理を施す工程、を有する、半導体装置の製造方法。
（付記１６）
（ａ）基板の上方に第１窒化物半導体層を形成し、前記第１窒化物半導体層上に、前記第１窒化物半導体層より電子親和力が大きい第２窒化物半導体層を形成し、前記第２窒化物半導体層上に、前記第２窒化物半導体層より電子親和力が小さい第３窒化物半導体層を形成する工程、
（ｂ）前記第３窒化物半導体層および前記第２窒化物半導体層をエッチングすることにより、前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層の途中まで到達する溝を形成する工程、
（ｃ）前記溝の底面および側壁上に第１金属の酸化膜を形成する工程、
（ｄ）前記第１金属の酸化膜上に、前記第１金属より電気陰性度が低い第２金属の酸化膜を形成する工程、
（ｅ）前記第２金属の酸化膜上に、ゲート電極を形成する工程、
を有し、
前記（ｃ）工程は、前記第１金属の酸化膜を前記溝の底面および側壁上に堆積させる工程であり、
前記（ｃ）工程の後、前記第１金属の酸化膜に対し熱処理を施す工程を有する、半導体装置の製造方法。
（付記１７）
（ａ）基板の上方に第１窒化物半導体層を形成し、前記第１窒化物半導体層上に、前記第１窒化物半導体層より電子親和力が大きい第２窒化物半導体層を形成し、前記第２窒化物半導体層上に、前記第２窒化物半導体層より電子親和力が小さい第３窒化物半導体層を形成する工程、
（ｂ）前記第３窒化物半導体層および前記第２窒化物半導体層をエッチングすることにより、前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層の途中まで到達する溝を形成する工程、
（ｃ）前記溝の底面および側壁上にＳｉの酸化膜を形成する工程、
（ｄ）前記Ｓｉの酸化膜上に、前記Ｓｉより電気陰性度が低い金属の酸化膜を形成する工程、
（ｅ）前記金属の酸化膜上に、ゲート電極を形成する工程、
を有し、
前記（ｃ）工程は、前記Ｓｉの酸化膜を前記溝の底面および側壁上に堆積させる工程であり、
前記（ｃ）工程の後、前記Ｓｉの酸化膜に対し熱処理を施す工程を有する、半導体装置の製造方法。
２ＤＥＧ ２次元電子ガス
ＢＡ 障壁層
ＢＵ バッファ層
Ｃ チャネル
ＣＨ チャネル層
ＤＥ ドレイン電極
ＤＲ ドレイン領域
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＩａ 第１ゲート絶縁膜
ＧＩｂ 第２ゲート絶縁膜
ＩＦ 絶縁膜
ＩＬ１ 絶縁層
ＩＬ２ 絶縁層
Ｍ 配線
Ｍ１ 第１金属
Ｍ１Ｏ 酸化膜
Ｍ２ 第２金属
Ｍ２Ｏ 酸化膜
ＮＵＣ 核生成層
Ｏｘ 酸化膜
ＳＥ ソース電極
ＳＲ ソース領域
ＳＴＲ 歪緩和層
Ｔ 溝

Claims (2)

  1. 基板の上方に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
    前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
    前記第３窒化物半導体層を貫通し、前記第２窒化物半導体層まで到達する溝と、
    前記溝内にゲート絶縁膜を介して配置されたゲート電極と、
    を有し、
    前記第３窒化物半導体層の電子親和力は、前記第２窒化物半導体層の電子親和力より小さく、
    前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より大きく、
    前記ゲート絶縁膜は、前記溝の底面および側壁上に形成された酸化アルミニウムと、前記酸化アルミニウム上に形成された酸化ハフニウムと、からなり、
    前記第２窒化物半導体層は、ＧａＮであり、
    前記酸化アルミニウムは、前記酸化ハフニウムより厚く、
    前記酸化ハフニウムの膜厚は、３ｎｍ以上１０ｎｍ以下であり、
    閾値電位が正である、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記酸化ハフニウムの膜厚は、３ｎｍ以上５ｎｍ以下である、半導体装置。
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