JP2022029828A - 半導体装置及びその製造方法、並びに電子機器 - Google Patents

半導体装置及びその製造方法、並びに電子機器 Download PDF

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Abstract

【課題】半導体装置の特性変動や特性劣化を抑制する。【解決手段】半導体装置は、半導体基体に搭載された電界効果トランジスタを備えている。そして、電界効果トランジスタは、半導体基体の主面上に設けられた第１絶縁膜、及び第１絶縁膜上に設けられ第１絶縁膜に対してエッチング選択比が高い第２絶縁膜を含む絶縁層と、絶縁層上に位置する頭部及び頭部から半導体基体の主面に向かって延在する胴部を有し、かつ頭部が胴部よりも幅広のゲート電極と、ゲート電極のゲート長方向において第１絶縁膜とゲート電極の胴部との間に設けられ、かつ比誘電率が第２絶縁膜の比誘電率以上である埋め込み膜と、を備えている。【選択図】図３

Description

本技術（本開示に係る技術）は、半導体装置及びその製造方法に関し、特に、電界効果トランジスタを有する半導体装置及びその製造方法、並びに電子機器に適用して有効な技術に関するものである。
化合物半導体基板に搭載された電界効果トランジスタとして、ＧaＮ ＨＥＭＴ（Ｈigh Ｅlectron Ｍobility Ｔransistor）が注目されている。ワイドギャップ半導体材料であるガリウムナイトライド（ＧaＮ）は、絶縁破壊電圧が高い、高温動作が可能、飽和ドリフト速度が高いなどの特徴を有している。また、ＧaＮ系ヘテロ接合に形成される二次元電子ガス（２ＤＥＧ）層は、移動度が高くかつシート電子密度が高いという特徴がある。これらの特徴により、ＧaＮ系ヘテロＦＥＴであるＧaＮ ＨＥＭＴは低抵抗、高速、高耐圧動作が可能なため、５Ｇ高速通信システムにおけるパワーデバイスやスイッチ等のＲＦ（Ｒadio Ｆrequency）デバイスなどへの適用が期待されている。
ＧaＮ ＨＥＭＴはチャネル層の上にバリア層を有している。一般的なＧaＮ ＨＥＭＴの場合、チャネル層であるＧaＮの上に、バリア層としてＡlＧaＮやＡlＩnＮが形成されている。ドレインとソースとの間に流れる電流を制御するため、バリア層の上部に絶縁膜、その上にゲートメタル（ゲート電極）が形成されている。
ＧaＮ ＨＥＭＴでは物性や結晶性上、ドレインラグ（drain-lag）や閾値電圧Ｖｔｈのシフトといった特性変動現象が見られる。デバイスのゲートに負バイアスを印加してオフストレス（高電界）を印加した際、膜中や半導体内部に電子が捕獲されて、通常のＤＣ測定時よりもドレイン電流（Ｉｄ）が劣化して見える。この場合、トラップ（Ｔrap）はある時定数をもって電子を放出するため、電圧に対して電流の応答が鈍くなる。これがドレインラグである。また、Ｖｔｈシフトとは、同じく電界をトリガとしてキャリアのＴrap、Ｄe-Ｔrapが生じることで本来のＶｔｈからずれる現象である。特性変動があると、モデルの抽出や設計に影響する。
特性変動を抑制するには、電界の集中を緩和させることが有効である。一般的にゲートにバイアスを印加したとき、電界が最も集中するのはゲート端である。これを回避するために、従来から、ゲートメタルを開口部から外側に張り出させて直下の半導体内部の空乏化を促し、電界分布をなだらかにするフィールドプレート構造が用いられている。
なお、本技術に関連する先行技術文献としては、下記の特許文献１から３が挙げられる。
特開平０９－０２７５０５号公報 特開２００８－９８４００号公報 特開２０１７－５４９６０号公報
ところで、従来、上述のＧaＮ ＨＥＭＴを有する半導体装置の製造においては、半導体（バリア層）表面にゲート絶縁膜及び絶縁膜を形成し、この絶縁膜にドライエッチングを施してゲート長（Ｌｇ）を規定するゲート開口部を形成した後、このゲート開口部を通してＴ型のゲート電極を形成していた。Ｔ型のゲート電極は、絶縁膜を貫通する胴部と、この胴部よりも幅広で絶縁膜上に位置する頭部と、を有する。
しかしながら、ドライエッチングにより半導体表面にダメージが入ると、ゲート絶縁膜との界面で多くの準位ができる。具体的には、エッチング時のプラズマに晒されることや、エッチングガス中のイオンなどが半導体中に入る事が悪影響を及ぼす。その結果、キャリアのＴrapやＤe-Ｔrapが生じ、特性変動につながる。さらに、表面のエッチングダメージは、シート抵抗の増加や、オフ特性の劣化、すなわち、リーク電流の増加や耐圧の低下を引き起こす。
このような表面ダメージを防ぐには、第１絶縁膜の上に第２絶縁膜を形成し、ドライエッチングで第２絶縁膜から第１絶縁膜の途中までエッチングした後にウエットエッチングを用いるという二段階で開口を行うことが有効である。このとき、ゲート長を規定する第２絶縁膜はエッチングされずに、第１絶縁膜のみが開口されることが重要である。ただし、この場合、ウエットエッチングが等方性であるために、第１絶縁膜が後退してゲート電極の胴部の脇に空洞部が形成される。この空洞部は、ゲート容量を低減する意味では有効である。
しかしながら、半導体表面の電界緩和を目的にゲート電極の頭部の張り出し部で構成されるフィールドプレートは、ゲート電極の頭部の張り出し部から半導体表面までの縦方向の合成容量が大きいほど効果が大きくなる。これは、ゲート電極によって半導体表面に誘起されるキャリアが多くなるためである。
しかしながら、ゲート電極の胴部の脇に空洞部（比誘電率εｒ＝１）が形成されていると、容量が低下する。この結果、フィールドプレート効果が弱まることで電界緩和が不十分になり、電界をトリガとする特性変動を抑制することが困難になる。
また、容量を大きくするために第１絶縁膜を薄くすると、やはりドライエッチングによって表面ダメージを受ける。また、第１絶縁膜全体を高誘電率化するとゲート容量が増え、パワーアンプに必要な特性である遮断周波数ｆｔが劣化する。さらに、これらの対策を講じたとしても、ゲート電極の頭部の張り出し部直下の空洞部が支配的となるため、電界緩和効果は十分とは言えない。
本技術は、特性変動や特性劣化を抑制することが可能な半導体装置及びその製造方法、並びに半導体装置を備えた電子機器を提供することを目的とする。
本技術の一態様に係る半導体装置は、
半導体基体に搭載された電界効果トランジスタを備え、
上記電界効果トランジスタは、
上記半導体基体の主面上に設けられた第１絶縁膜、上記第１絶縁膜上に設けられ、かつ上記第１絶縁膜に対してエッチング選択比が高い第２絶縁膜を含む絶縁層と、
上記絶縁層上に位置する頭部及び上記頭部から上記半導体基体に向かって延在する胴部を有し、かつ上記頭部が上記胴部よりも幅広のゲート電極と、
上記ゲート電極のゲート長方向において上記第１絶縁膜と上記ゲート電極の上記胴部との間に設けられ、かつ比誘電率が上記第２絶縁膜の比誘電率以上である埋め込み膜と、
を備えている。
本技術の他の態様に係る半導体装置の製造方法は、
半導体基体の主面上に第１絶縁膜を形成し、
上記第１絶縁膜上に上記第１絶縁膜に対してエッチング選択比が高い第２絶縁膜を形成し、
上記絶縁層上に位置する頭部及び上記頭部から上記半導体基体に向かって延在する胴部を有し、かつ上記頭部が上記胴部よりも幅広のゲート電極を形成し、
上記ゲート電極のゲート長方向において上記第１絶縁膜と上記ゲート電極の上記胴部との間に、比誘電率が上記第２絶縁膜の比誘電率以上である埋め込み膜を形成する、
ことを含む。
本技術の他の態様に係る電子機器は、上記半導体装置を備える。
本技術の第１実施形態に係る半導体装置の一構成例を示すチップレイアウト図である。 本技術の第１実施形態に係る半導体装置に搭載されたトランジスタの一構成例を模式的に示す平面図である。 図１のII－II切断線に沿った断面構造の一構成例を模式的に示す断面図である。 図３の一部を拡大した要部拡大断面図である。 埋め込み膜の比誘電率とゲート電極の容量比の関係を示す図である。 合成容量に対する埋め込み膜の膜厚依存を示す図である。 合成容量に対する酸化シリコン膜の膜厚依存を示す図である。 本技術の第１実施形態に係る半導体装置の製造方法の工程断面図である。 図６Ａに引き続く工程断面図である。 図６Ｂに引き続く工程断面図である。 図６Ｃに引き続く工程断面図である。 図６Ｄに引き続く工程断面図である。 図６Ｅに引き続く工程断面図である。 図６Ｆに引き続く工程断面図である。 図６Ｇに引き続く工程断面図である。 図６Ｈに引き続く工程断面図である。 本技術の第１実施形態の変形例１に係る半導体装置に搭載されたトランジスタの一構成例を模式的に示す断面図である。 本技術の第１実施形態の変形例２に係る半導体装置に搭載されたトランジスタの一構成例を模式的に示す断面図である。 本技術の第１実施形態の変形例３に係る半導体装置に搭載されたトランジスタの一構成例を模式的に示す断面図である。 本技術の第２実施形態に係る半導体装置に搭載されたトランジスタの一構成例を模式的に示す断面図である。 本技術の第２実施形態に係る半導体装置の製造方法の工程断面図である。 図９Ａに引き続く工程断面図である。 図９Ｂに引き続く工程断面図である。 本技術の第３実施形態に係る半導体装置に搭載されたトランジスタの一構成例を模式的に示す断面図である。 本技術の第３実施形態に係る半導体装置の製造方法の工程断面図である。 図１１Ａに引き続く工程断面図である。 図１１Ｂに引き続く工程断面図である。 本技術の第４実施形態に係る半導体装置に搭載されたトランジスタの一構成例を模式的に示す断面図である。 本技術の第５実施形態に係る半導体装置に搭載されたトランジスタの一構成例を模式的に示す断面図である。 本技術の第６実施形態に係る半導体装置に搭載されたトランジスタの一構成例を模式的に示す断面図である。 本技術の第７実施形態に係る半導体装置に搭載されたトランジスタの一構成例を模式的に示す断面図である。 本技術の半導体装置が適用された無線通信装置の構成の一例を示すブロック図である。
以下、図面を参照して本技術の実施形態を詳細に説明する。
なお、本技術の実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
また、各図面は模式的なものであって、現実のものとは異なる場合がある。また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。すなわち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
〔第１実施形態〕
この第１実施形態では、半導体表面の電界集中を緩和する電界効果トランジスタを搭載する半導体装置に本技術を適用した一例について説明する。
≪半導体装置の構成≫
図１に示すように、本技術の第１実施形態に係る半導体装置１Ａは、平面視したときの二次元平面形状が方形の半導体チップ２を主体に構成されている。半導体チップ２は、高周波パワーアンプ部ＰＡ、高周波ローノイズアンプ部ＬＮＡ、高周波フィルタ部ＢＰＦ及び高周波スイッチ部ＳＷを備えている。高周波スイッチ部ＳＷには、高周波スイッチを構成する素子として、図２及び図３に示す電界効果トランジスタＱＡが搭載されている。高周波パワーアンプ部ＰＡには、高周波パワーアンプを構成する素子として、図２及び図３に示す電界効果トランジスタＱＡが搭載されている。
半導体チップ２は、図３に示すように、半導体基体１０と、この半導体基体１０の主面上に設けられた絶縁層２０と、を備えている。
半導体基体１０は、基板１１と、この基板１１上に設けられたバッファ層１２と、このバッファ層１２上に設けられたチャネル層１３と、このチャネル層１３上に設けられたバリア層（障壁層）１４と、を備えている。そして、半導体基体１０の主面には、非活性領域１６で区画された活性領域１０ａが設けられている。非活性領域１６は、例えば不純物としてボロン（Ｂ＋）イオンが拡散した不純物拡散領域で構成されている。そして、非活性領域１６は、図３に示すように、半導体基体１０の主面から深さ方向に、後述する二次元電子ガス（２ＤＥＧ：Ｔwo Ｄimensional Ｅlectron Ｇas）層１５よりも深く形成されている。イオン注入以外の方法により、活性領域間の絶縁分離（素子分離）を行うようにしてもよい。例えば、ドライエッチングによりチャネル層１３を分断し、活性領域間の絶縁分離を行うようにしてもよい。
基板１１は、半導体材料で構成されている。このような基板１１は、例えばＩＩＩ－Ｖ族化合物半導体材料で構成されている。基板１１には、例えば半絶縁性の単結晶ＧａＮ（窒化ガリウム）基板が用いられる。チャネル層１３の格子定数と異なる格子定数を有する基板材料を基板１１に用いることも可能である。このような基板１１の構成材料としては、例えば、ＳｉＣ（シリコンカーバイド），サファイアまたはＳｉ（シリコン）等が挙げられる。このとき、基板１１とチャネル層１３との間のバッファ層１２により、格子定数が調整される。
バッファ層１２は、例えば基板１１上にエピタキシャル成長させた化合物半導体層で構成され、基板１１に対して、良好に格子整合する化合物半導体を用いて構成される。例えば、単結晶ＧａＮ基板からなる基板１１上には、不純物を添加しないｕ－ＧａＮ（ｕ－は不純物を添加していないことを表す；以下同様）のエピタキシャル成長層が設けられている。基板１１の格子定数とチャネル層１３の格子定数とが異なるとき、基板１１とチャネル層１３との間にバッファ層１２を設けることにより、チャネル層１３の結晶状態を良好にし、かつ、ウェハの反りを抑えることができる。例えば、基板１１をＳｉにより構成し、チャネル層１３をＧａＮにより構成するとき、バッファ層１２には、例えば、ＡｌＮ（窒化アルミニウム），ＡｌＧａＮ（窒化アルミニウムガリウム）またはＧａＮ等を用いることができる。バッファ層１２は単層により構成してもよく、あるいは積層構造を有していてもよい。バッファ層１２が３元系の材料により構成されるとき、バッファ層１２内で各々の組成を徐々に異ならせるようにしてもよい。
バッファ層１２とバリア層１４との間のチャネル層１３は、ソース電極及びドレイン電極として機能する一対の主電極１７及び１８の間の電流通路である。このチャネル層１３には、バリア層１４との分極によりキャリアが蓄積されるようになっており、バリア層１４との接合面（ヘテロ接合界面）近傍に２次元電子ガス（２ＤＥＧ：Two Dimensional Electron gas）層１５が設けられている。このようなチャネル層１３は、バリア層１４との分極によりキャリアが蓄積されやすい化合物半導体材料により構成されていることが好ましい。例えば、チャネル層１３は、バッファ層１２上にエピタキシャル成長させたＧａＮにより構成されている。チャネル層１３は、不純物を添加しないｕ－ＧａＮにより構成するようにしてもよい。ｕ－ＧａＮにより構成されたチャネル層１３では、チャネル層１３内でのキャリアの不純物散乱が抑えられるので、キャリアの移動度を高めることができる。
図３に示すように、絶縁層２０は、半導体基体１０の主面上に設けられた第１絶縁膜２１と、この第１絶縁膜２１上に設けられた第２絶縁膜２２と、この第２絶縁膜２２上に設けられた第３絶縁膜２５と、を有している。第１絶縁膜２１としては、例えば酸化アルミニウム（Ａｌ３Ｏ２）膜が用いられている。第２絶縁膜２２としては、第１絶縁膜２１に対してエッチング選択比が高い例えば酸化シリコン（ＳｉＯ２）膜が用いられている。第１絶縁膜２１は例えば１０ｎｍから８０ｎｍの膜厚であり、例えば７０ｎｍの膜厚で形成されている。第２絶縁膜２２は例えば６０ｎｍから８０ｎｍの膜厚であり、例えば８０ｎｍの膜厚で形成されている。また、第１絶縁膜２１の比誘電率は、第２絶縁膜２２の比誘電率以上である。例えば、第１絶縁膜２１として酸化アルミニウム膜が用いられ、第２絶縁膜２２として酸化シリコン膜が用いられた場合、第１絶縁膜２１の比誘電率は第２絶縁膜２２の比誘電率より高い。
第３絶縁膜２５は、後述する部屋２６内において、第１絶縁膜２１、第２絶縁膜２２、及び半導体基体１０の主面（バリア層１４）を覆うようにして形成されている。第３絶縁膜２５は、部屋２６に露出しているバリア層１４、第１絶縁膜２１及び第２絶縁膜２２に対して絶縁性を有し、かつイオンなどの不純物よりバリア層１４を保護し、加えて、バリア層１４との間に良好な界面を形成してデバイス特性の劣化を抑制する材料で形成されている。例えば、第３絶縁膜２５は、半導体基体１０の主面側から、１０ｎｍ程度の膜厚からなるＡｌ２Ｏ３膜又は酸化ハフニウム（ＨｆＯ２）膜がこの順で積層された積層膜で形成されている。第３絶縁膜２５としては、Ａｌ２Ｏ３膜又はＨｆＯ２膜の単一膜で形成してもよい。ここで、第３絶縁膜２５は、バリア層１４とゲート電極３１との間に介在される部分がゲート絶縁膜として機能する。
図２及び図３に示すように、電界効果トランジスタＱＡは、半導体基体１０の主面の活性領域１０ａに構成されている。電界効果トランジスタＱＡは、バッファ層１２と、チャネル層１３と、バリア層１４と、二次元電子ガス層１５と、を備えている。また、電界効果トランジスタＱＡは、半導体基体１０の主面の活性領域１０ａ上に互いに離間して設けられ、かつソース電極及びドレイン電極として機能する一対の主電極１７及び１８と、この一対の主電極１７と主電極１８との間において絶縁層２０に設けられた部屋２６と、部屋２６に充填された埋め込み膜２９と、を備えている。また、電界効果トランジスタＱＡは、絶縁層２０上に位置する頭部３１ａ及びこの頭部３１ａから絶縁層２０を通して部屋２６に突出し、半導体基体１０の主面に向かって延在する胴部３１ｂを有し、かつ頭部３１ａが胴部３１ｂよりも幅広のゲート電極３１を備えている。すなわち、この第１実施形態の電界効果トランジスタＱＡは、ＧａＮ系ヘテロＦＥＴ（ＨＦＥＴ：Ｈetero Ｆield Ｅffect Ｔransistor）である。
図２に示すように、ゲート電極３１は平面視したときの形状が長尺状になっており、ゲート幅Ｗｇは、チャネル長であるゲート長Ｌｇよりも長くなっている。そして、ゲート電極３１は、活性領域１０ａ及び非活性領域１６に亘って延伸している。そして、図３に示すように、ゲート電極３１は、頭部３１ａが第３絶縁膜２５上に位置し、この頭部３１ａと一体の胴部３１ｂが絶縁層２０に設けられたゲート開口部２７を通して部屋２６に突出し、かつ半導体基体１０の主面に向かって延伸している。また、頭部３１ａは、胴部３１ｂよりも幅広なので、胴部３１ｂからゲート電極３１のゲート長方向において互いに離間する方向に張り出す張り出した張り出し部３１ｃを含む。張り出し部３１ｃは、胴部３１ｂの一側面側（図３中左側）に位置する第１張り出し部３１ｃ－Ｌと、胴部３１ｂの他側面側（図３中右側）に位置する第２張り出し部３１ｃ－Ｒと、を含む。
また、胴部３１ｂのゲート長方向の幅は、半導体基体１０側が頭部３１ａ側よりも幅広になっている。そして、ゲート長方向における胴部３１ｂの半導体基体１０側の幅は、ゲート開口部２７の幅より大きい。
図２及び図３に示すように、一対の主電極１７及び１８は、ゲート電極３１を間に配置した状態でゲート電極３１のゲート長方向（ゲート電極３１の短手方向，幅方向）に互いに離間している。そして、一対の主電極１７及び１８は、ゲート電極３１Ａのゲート幅方向（ゲート電極３１の長手方向，長さ方向）において、活性領域１０ａ及び非活性領域１６に亘って延伸している。
部屋２６は、後述するように、ゲート電極３１のゲート長を規定するゲート開口部を絶縁層２０に形成する際、第１絶縁膜２１がサイドエッチングにより後退して形成される。図２に示すように、部屋２６は、平面視したときの平面パターンがゲート電極３１の胴部３１ｂを囲む環状平面パターンになっている。したがって、部屋２６は、図３に示すように、ゲート電極３１のゲート長方向において、胴部３１ｂの一側面側（図３中左側）に位置する第１部分２６－Ｌと、胴部３１ｂの他側面側（図３中右側）に位置する第２部分２６－Ｒと、を含む。そして、部屋２６の内面は、第３絶縁膜２５で覆われている。
部屋２６は、ゲート電極３１のゲート長方向において、ゲート電極３１の胴部３１ｂ及びゲート開口部２７よりも幅広になっている。また、部屋２６は、ゲート電極３１のゲート長方向において、ゲート電極３１の頭部３１ａよりも幅狭になっている。即ち、部屋２６は、平面視したときの輪郭がゲート開口部２７の輪郭よりも外側に位置し、かつゲート電極３１の頭部３１ａの輪郭よりも内側に位置している。
埋め込み膜２９は、ウエットエッチングが可能な絶縁膜である。また、埋め込み膜２９は、第１絶縁膜２１と異なる材料で構成されている。例えば、第１絶縁膜２１として例えば酸化アルミニウム（Ａｌ３Ｏ２）膜が用いられている場合、埋め込み膜２９としては、例えば、酸化ジルコニウム（ＺｒＯ２）膜、酸化ランタン（Ｌａ２Ｏ３）膜及び酸化イットリウム（Ｙ２Ｏ３）膜の何れかの単層膜、若しくは、これらの少なくとも何れか２つを含む積層膜を用いることができる。
また、埋め込み膜２９の比誘電率は、第１絶縁膜２１の比誘電率以上である。埋め込み膜２９の比誘電率は、例えば１０以上である。
図２に示すように、埋め込み膜２９は、部屋２６に充填されている。部屋２６に充填された埋め込み膜２９は、平面視したときの平面パターンがゲート電極３１の胴部３１ｂを囲む環状平面パターンになっている。したがって、埋め込み膜２９は、図３に示すように、ゲート電極３１のゲート長方向において、胴部３１ｂの一側面側（図３中左側）に位置する第１部分２９－Ｌと、胴部３１ｂの他側面側（図３中右側）に位置する第２部分２９－Ｒと、を含む。埋め込み膜２９の第１部分２９－Ｌは部屋２６の第１部分２６－Ｌに充填され、埋め込み膜２９の第２部分２９－Ｒは部屋２６の第２部分２６－Ｒに充填されている。
また、埋め込み膜２９が充填される部屋２６は、ゲート開口部２７を形成する際に第１絶縁膜２１がサイドエッチングにより後退して形成されるものなので、埋め込み膜２９は、ゲート電極３１のゲート長方向において、第１絶縁膜２１とゲート電極３１の胴部３１ｂとの間に設けられている。埋め込み膜２９の第１部分２９－Ｌ及び第２部分２９－Ｒのそれぞれは、第１絶縁膜２１とゲート電極３１の胴部３１ｂとの間に設けられる。また、埋め込み膜２９の第１部分２９－Ｌ及び第２部分２９－Ｒのそれぞれは、図３に示すように、ゲート電極３１のゲート長方向において一端がゲート電極３１の胴部３１ｂに接している。
図３に示すように、部屋２６の内面は第３絶縁膜２５で覆われているので、埋め込み膜２９と第１絶縁膜２１との間に第３絶縁膜２５を有する。第３絶縁膜２５は第１部分２５－Ｌと第２部分２５－Ｒと、を含む。埋め込み膜２９の第１部分２９－Ｌと第１絶縁膜２１との間には第３絶縁膜２５の第１部分２５－Ｌを有し、埋め込み膜２９の第２部分２９－Ｒと第１絶縁膜２１との間には第３絶縁膜２５の第２部分２５－Ｒを有する。このように、埋め込み膜２９と第１絶縁膜２１との間は、第３絶縁膜２５により隔てられている。
また、埋め込み膜２９は、図３及び図４に示すように、ゲート電極３１の頭部３１ａと、半導体基体１０との間に設けられている。埋め込み膜２９の第１部分２９－Ｌは、ゲート電極３１の頭部３１ａの第１張り出し部３１ｃ－Ｌと半導体基体１０との間に設けられ、埋め込み膜２９の第２部分２９－Ｒは、ゲート電極３１の頭部３１ａの第２張り出し部３１ｃ－Ｒと半導体基体１０との間に設けられている。
また、ゲート電極３１の頭部３１ａは絶縁層２０上に位置するので、第１絶縁膜２１の一部、第２絶縁膜２２の一部、第３絶縁膜２５の一部も、図３及び図４に示すように、ゲート電極３１の頭部３１ａと、半導体基体１０との間に設けられている。
ここで、ゲート電極３１の胴部３１ｂの幅は、ゲート開口部２７のゲート長方向の幅で規定される。そして、ゲート開口部２７のゲート長方向の幅は、図６Ｄに示す開口部２３のゲート長方向の幅で規定される。そして、開口部２３は、第２絶縁膜２２の一部をドライエッチングにより選択的に除去することによって形成される。そして、部屋２６は、第１絶縁膜の一部をウエットエッチングにより選択的に除去することによって形成される。
図４に示すように、埋め込み膜２９のゲート長方向の端部２９ａは、埋め込み膜２９のゲート長方向の互いに反対側に位置する２つの端部のうち、胴部３１ｂから遠い方の端部である。そして、端部２９ａは、埋め込み膜２９の第１部分２９－Ｌの端部２９ａ-Ｌと、埋め込み膜２９の第２部分２９－Ｒの端部２９ａ-Ｒと、を含む。
図４に示すように、ゲート電極３１の第１張り出し部３１ｃ-Ｌ及び第２張り出し部３１ｃ-Ｒは、胴部３１ｂからの張り出し量Ｌａを有する。
ゲート電極３１の第１張り出し部３１ｃ-Ｌが胴部３１ｂから張り出しはじめる位置を基準とすると、埋め込み膜２９の端部２９ａ-Ｌのゲート長方向における位置は、ゲート電極３１から遠ざかるように張り出し量Ｌａの８０パーセントの量を進んだ位置になる。同様に、ゲート電極３１の第２張り出し部３１ｃ-Ｒが胴部３１ｂから張り出しはじめる位置を基準とすると、埋め込み膜２９の端部２９ａ-Ｒのゲート長方向における位置は、ゲート電極３１から遠ざかるように張り出し量Ｌａの８０パーセントの量を進んだ位置になる。即ち、埋め込み膜２９は、平面視での輪郭がゲート電極３１の張り出し部における張り出し量の８０％の位置となっている。
ここで、ドライエッチングによる半導体基体１０へのダメージを抑えるためには、第１絶縁膜２１の厚みを大きくしたい。しかしながら、そうすると、第１絶縁膜２１が後退して形成された部屋２６の厚みも大きくなり、部屋２６に埋め込まれる埋め込み膜２９の厚みも大きくなる。部屋２６の厚み、及び部屋２６の内部の比誘電率は、図５Ａから図５Ｃに示すように、ゲート電極３１の容量に影響し、フィールドプレート効果にも影響する。
以下、埋め込み膜２９の比誘電率について、図５Ａ、図５Ｂ、及び図５Ｃを参照して説明する。図５Ａは、横軸が埋め込み膜２９の比誘電率、縦軸がゲート電極３１の容量比を示す。また、図５Ａでは、第１絶縁膜２１として酸化アルミニウム膜を用い、第２絶縁膜２２として酸化シリコン膜を用いた場合を想定している。丸（○）のプロットは酸化シリコン膜の厚みが８０ｎｍ、埋め込み膜２９の厚みが７０ｎｍの場合を示し、三角（△）のプロットは酸化シリコン膜の厚みが８０ｎｍ、埋め込み膜２９の厚みが３０ｎｍの場合を示し、四角（□）のプロットは酸化シリコン膜の厚みが６０ｎｍ、埋め込み膜２９の厚みが３０ｎｍの場合を示す。
ここでの容量とは、ゲート電極３１の頭部３１ａと半導体基体１０の主面との間の縦方向の合成容量である。図５Ａでは、埋め込み膜２９の膜厚が７０ｎｍ、埋め込み膜２９の比誘電率が１（真空の誘電率）、酸化シリコン膜が８０ｎｍのときの合成容量を１（基準）とした場合の容量比が示されている。
図５Ａの一番左のプロット群は、埋め込み膜２９の比誘電率を１とした場合、即ち、真空の誘電率とした場合の容量比を示す。埋め込み膜２９の比誘電率が真空の誘電率と同じということは、部屋２６の内部が真空状態であることと同じである。
左から２番目のプロット群は、埋め込み膜２９の比誘電率を酸化シリコン膜、即ち第２絶縁膜２２の比誘電率と同じにした場合の容量比を示す。
左から３番目のプロット群は、埋め込み膜２９の比誘電率を酸化アルミニウム膜、即ち第１絶縁膜２１の比誘電率と同じにした場合の容量比を示す。
また、左から４番目のプロット群は、埋め込み膜２９の比誘電率酸化アルミニウム膜、即ち第１絶縁膜２１の比誘電率より大きくした場合の容量比を示す。
埋め込み膜２９の比誘電率を真空の１（一番左のプロット群）から大きくしていくと、合成容量は上がる、すなわちフィールドプレート効果が大きくなる。さらに、半導体基体１０の主面又はゲート絶縁膜のドライエッチングダメージを回避するために、埋め込み膜２９の膜厚を３０ｎｍ（三角のプロット）から７０ｎｍ（丸のプロット）にした場合、埋め込み膜２９の比誘電率が酸化シリコン膜の比誘電率（左から２番目のプロット群）より小さいときは、合成容量の低下が顕著であるのに対し（三角のプロットと丸のプロットの差分が大きい）、埋め込み膜２９の比誘電率が酸化シリコン膜の比誘電率より大きいほど、容量低下分が抑えられる（三角のプロットと丸のプロットの差分が小さくなる）ことが分かる。この場合、合成容量に対して酸化シリコン膜の厚みの感度が高くなる。また、三角のプロットと丸のプロットの差分が小さくなると、埋め込み膜２９を厚膜化したとしても、容量比を稼ぐことができる。そして、容量比が高いほど、フィールドプレートの効果が大きくなる。
図５Ｂは酸化シリコン膜を８０ｎｍに固定したときの、合成容量に対する埋め込み膜２９の膜厚依存（埋め込み膜２９の比誘電率違い）、図５Ｃは埋め込み膜２９の膜厚を３０ｎｍに固定したときの、合成容量に対する酸化シリコン膜（第２絶縁膜２２）の膜厚依存（埋め込み膜２９の比誘電率違い）である。丸（○）のプロットは埋め込み膜２９の比誘電率が１である場合を示し、三角（△）のプロットは埋め込み膜２９の比誘電率が４である場合を示し、四角（□）のプロットは埋め込み膜２９の比誘電率が１０である場合を示し、長方形のプロットは埋め込み膜２９の比誘電率が「２０」である場合を示す。
図５Ｂ及び図５Ｃより、埋め込み膜２９の比誘電率によって、合成容量に対する各膜厚の感度が異なることがわかる。つまり半導体基体１０の表面ダメージを回避するために埋め込み膜２９を厚くしても、即ち第１絶縁膜２１を厚くしても、酸化シリコン膜（第２絶縁膜２２）の膜厚を増やすことで合成容量を高める（フィールドプレート効果を高める）ことができるといえる。
このように、埋め込み膜２９の比誘電率を第２絶縁膜２２の比誘電率以上にすることにより、フィールドプレートの効果が大きくなる。さらに、埋め込み膜２９の比誘電率を第２絶縁膜２２の比誘電率より大きくすることにより、半導体基体１０の表面ダメージを回避するために第１絶縁膜２１を厚くしても容量比を稼ぐことができ、フィールドプレートの効果が大きくなる。
図３に示すように、ゲート電極３１は、第３絶縁膜２５上に設けられている。即ち、ゲート電極３１は、第３絶縁膜２５よりも上層に構成されている。ゲート電極３１は、例えば半導体基体１０側からニッケル（Ｎｉ）膜、及び金（Ａｕ）膜を順次積層した積層膜で構成されている。
一対の主電極１７及び１８は、活性領域１０ａにおいてバリア層１４とオーミック接合されている。一対の主電極１７及び１８は、例えば半導体基体１０側からチタン（Ｔｉ）膜、Ａｌ膜、Ｎｉ膜、及びＡｕ膜を順次積層した積層膜で構成されている。
電界効果トランジスタＱＡは、例えば閾値電圧が負電圧であるデプレッション型の場合、ゲート電極３１にゲート電圧Ｖｇを印加すると、ゲート電極３１直下のチャネル層１３の表層部におけるキャリア欠乏領域のキャリア数が減少し、チャネル層１３における電子数が低減して、ドレイン電流Ｉｄがほとんど流れなくなる。そして、ゲート電極３１に正のゲート電圧Ｖｇを印加すると、キャリア欠乏領域は消失し、バッファ層１２における電子数が増大して、ドレイン電流Ｉｄが変調される。
以上のように、この第１実施形態に係る半導体装置１Ａによれば、半導体基体１０の主面へのダメージを低減しつつ、電界効果トランジスタＱＡの特性変動や特性劣化、即ち半導体装置１Ａの特性変動や特性劣化を抑制することができる。
また、この第１実施形態に係る半導体装置１Ａによれば、ゲート電極３１の脇に絶縁膜である埋め込み膜２９が設けられているので、ゲート電極３１の頭部３１ａと半導体基体１０の主面との間の容量を向上することができる。そして、容量が向上するので、フィールドプレート効果が向上し、半導体基体１０の主面における電界の集中をより緩和することができる。結果として、ドレインラグ（drain-lag）やＶｔｈ変動といった特性変動や特性劣化を抑制することができる。
また、この第１実施形態に係る半導体装置１Ａによれば、埋め込み膜２９の誘電率を上げることにより、埋め込み膜２９及び第１絶縁膜２１の厚みを大きくできるので、電界緩和だけではなく、半導体表面及びゲート絶縁膜に対する、ゲート開口時のドライエッチングによるダメージを回避でき、界面状態が良化することで特性変動を抑制することができる。
また、この第１実施形態に係る半導体装置１Ａによれば、埋め込み膜２９は、ゲート電極３１の頭部３１ａと、半導体基体１０との間に設けられているので、第１絶縁膜２１全体を高誘電率化することなく、ゲート電極３１の頭部３１ａと半導体基体１０の主面との間の容量を向上することができる。また、高誘電率化されるのはゲート電極３１の頭部３１ａ下の部分であるため、容量の上昇分を、高誘電体領域である埋め込み膜２９の幅や厚み、誘電率で制御することができる。
なお、張り出し部３１ｃは、胴部３１ｂの一側面側（左側）に位置する第１張り出し部３１ｃ－Ｌと、胴部３１ｂの他側面側（右側）に位置する第２張り出し部３１ｃ－Ｒとの両方を含むが、少なくとも何れか一方を含んでいても良い。
なお、絶縁層２０の上層には配線層や他の絶縁層が設けられているが、図３では絶縁層２０よりも上層の配線層や他の絶縁膜の図示を省略している。
≪半導体装置の製造方法≫
次に、半導体装置１Ａの製造方法について、図６Ａから図６Ｉを用いて説明する。
まず、図６Ａに示すように、半導体基体１０を準備する。半導体基体１０は、基板１１上にバッファ層１２、チャネル層１３及びバリア層１４がこの順で積層された積層構造になっている。そして、チャネル層１３とバリア層１４との接合界面近傍に二次元電子ガス層１５が設けられている。
次に、図６Ｂに示すように、半導体基体１０の主面に活性領域１０ａを区画及び絶縁分離する非活性領域１６を形成すると共に、半導体基体１０の主面の活性領域１０ａ上にソース電極及びドレイン電極として機能する一対の主電極１７及び１８を形成する。
非活性領域１６は、半導体基体１０の主面側の表層部に不純物イオンとして例えばボロン（Ｂ＋）イオンを選択的に注入し、その後、注入されたＢ＋イオンを活性化させる熱処理を施すことによって形成することができる。
一対の主電極１７及び１８は、活性領域１０ａを含む半導体基体１０の主面上の全面に半導体基体１０側から例えばＴｉ膜、Ａｌ膜、Ｎｉ膜、及びＡｕ膜をＣＶＤ法やスパッタ法で順次堆積して多層構造の導電膜を形成し、その後、周知のフォトリソグラフィ技術及び指向性の高いドラインエッチング技術を使用して、この導電膜をパターニングすることによって形成することができる。一対の主電極１７及び１８は、長尺状で形成され、長手方向と直交する短手方向（幅方向）に互いに離間して形成される。
次に、図６Ｃに示すように、活性領域１０ａ上を含む半導体基体１０の主面上の全面に第１絶縁膜２１を形成し、その後、図６Ｃに示すように、活性領域１０ａ上を含む半導体基体１０の主面上の全面に第１絶縁膜２１を介して第２絶縁膜２２を形成する。第２絶縁膜２２は、第１絶縁膜２１に対してエッチング選択比が高い絶縁膜で形成する。例えば、第１絶縁膜２１としてＡＬＤ（Atomic Vapor Deposition）法により酸化アルミニウム（Ａｌ２Ｏ３）膜を成膜し、第２絶縁膜２２としてＣＶＤ（Chemical Vapor Deposition）法により酸化シリコン（ＳｉＯ２）膜を成膜する。
この工程により、半導体基体１０の主面の活性領域１０ａが第１絶縁膜２１及び第２絶縁膜２２で覆われる。
次に、図６Ｄに示すように、半導体基体１０の主面の活性領域１０ａ上の第２絶縁膜２２に開口部２３を形成する。開口部２３は、周知のフォトリソグラフィ技術、及び異方性エッチング技術として指向性の高い周知のドライエッチングを使用して第２絶縁膜２２を選択的にエッチングすることによって形成される。
開口部２３は、平面視で一対の主電極１７と主電極１８との間に形成され、一対の主電極１７及び１８の長手方向に沿う長尺状平面パターンで形成される。この開口部２３のゲート長方向の幅は、この後の工程（図６Ｆ）で形成されるゲート開口部２７のゲート長方向の幅を規定する。そして、このゲート開口部２７のゲート長方向の幅は、この後の工程で形成されるゲート電極３１のゲート長方向の幅を規定する。
次に、図６Ｅに示すように、開口部２３を通して半導体基体１０の活性領域１０ａ上の第１絶縁膜２１をエッチングすることにより開口部２３よりも幅広の部屋２４を形成する。
第１絶縁膜２１のエッチングには、半導体基体１０の主面、すなわちバリア層１４の表面に対してダメージが少ない等方性のウエットエッチングを用いる。その際、第１絶縁膜２１がサイドエッチングされることにより、部屋２４が形成される。第１絶縁膜２１のウエットエッチングは、第２絶縁膜２２に対してエッチング選択比がとれる条件で行う。即ち、第２絶縁膜２２よりも第１絶縁膜２１の方が速いウエットエッチングレートとなる条件で行う。選択比は大きいほど好ましいが、例えば第１絶縁膜２１と第２絶縁膜２２とのエッチング選択比が１０以上：１の条件で行う。
次に、図６Ｆに示すように、部屋２４内において第１絶縁膜２１、第２絶縁膜２２、及び半導体基体１０の主面（バリア層１４の表面）を覆い、かつ第２絶縁膜２２の開口部２３内の各々の側壁を覆うと共に、第２絶縁膜２２上を覆う第３絶縁膜２５を形成する。第３絶縁膜２５は、例えば、ＡＬＤ法を用いてＡｌ２Ｏ３膜、ＨｆＯ２膜などを成膜することにより形成する。ＡＬＤ法は、均質な成膜が可能であるため、バリア層１４、第１絶縁膜２１及び第２絶縁膜２２の露出面が均質な第３絶縁膜２５で被覆される。
この工程において、半導体基体１０の活性領域１０ａ上に、第１絶縁膜２１、第２絶縁膜２２及び第３絶縁膜２５を含む絶縁層２０が形成される。即ち、一対の主電極１７及び１８を含めて半導体基体１０の活性領域１０ａ上が絶縁層２０で覆われる。
また、この工程において、内面が第３絶縁膜２５で覆われている部屋２６が形成される。
また、この工程において、第２絶縁膜２２の開口部２３の各々の側壁が第３絶縁膜２５で覆われるため、開口部２３よりも開口幅が狭いゲート開口部２７が形成される。ゲート開口部２７のゲート長方向の幅は、この後の工程で形成されるゲート電極３１のゲート長方向の幅を規定する。
次に、図６Ｇに示すように、第３絶縁膜２５上を覆う埋め込み材２８を形成する。埋め込み材２８は、部屋２６内の上面、下面、側面等の全ての面に堆積されるので、図６Ｇに示すように、第１部分２６－Ｌ及び第２部分２６－Ｒの内部を含む部屋２６内が埋め込み材２８によって充填される。埋め込み材２８は、例えば、ＡＬＤ法を用いて成膜される。埋め込み材２８として、ＡＬＤ法により例えば、酸化ジルコニウム（ＺｒＯ２）膜、酸化ランタン（Ｌａ２Ｏ３）膜及び酸化イットリウム（Ｙ２Ｏ３）膜の何れかの単層膜、若しくは、これらの少なくとも何れか２つを含む積層膜を成膜する。
次に、図６Ｈに示すように、周知のフォトリソグラフィ技術、及び半導体基体１０の主面、すなわちバリア層１４の表面に対してダメージが少ない等方性のウエットエッチングにより、埋め込み膜２９を形成する部分以外の埋め込み材２８を除去する。埋め込み材２８のウエットエッチングは、第３絶縁膜２５に対してエッチング選択比がとれる条件で行う。すなわち、第３絶縁膜２５よりも埋め込み材２８の方が速いウエットエッチングレートとなる条件で行う。選択比は大きいほど好ましいが、例えば埋め込み材２８と第３絶縁膜２５とのエッチング選択比が１０以上：１の条件で行う。
以上により、部屋２６の第１部分２６－Ｌ及び第２部分２６－Ｒの内部に埋め込み材２８が選択的に充填され、埋め込み膜２９が形成される。
次に、図６Ｉに示すように、半導体基体１０の活性領域１０ａ上を含む第３絶縁膜２５上の全面にゲート材３０を形成する。ゲート材３０は、例えば半導体基体１０側からＮｉ膜及びＡｕ膜を蒸着法で順次堆積することにより形成する。
この工程において、ゲート開口部２７内にゲート材３０が充填されると共に、部屋２６内のゲート開口部２７直下の部分にゲート材３０が選択的に充填される。そして、周知のフォトリソグラフィ技術及び指向性の高いドラインエッチング技術を使用し、ゲート材３０をパターニングして、半導体基体１０の活性領域１０ａ上にゲート電極３１を形成する。これにより、図３に示すゲート電極３１が形成される。
なお、ゲート電極３１は、リフトオフ法で形成してもよい。
この工程において、ゲート電極３１は、絶縁層２０上に位置する頭部３１ａと、この頭部３１ａから絶縁層２０を貫通して部屋２６に突出し、半導体基体１０の主面に向かって延在する胴部３１ｂと、を有し、かつ頭部３１ａが胴部３１ｂよりも幅広で形成される。
この工程により、図２及び図３に示す電界効果トランジスタＱＡがほぼ完成する。
この後、絶縁層２０上に配線層及び他の絶縁層を形成することにより、図１から図３に示す半導体装置１Ａがほぼ完成する。
この第１実施形態に係る半導体装置１Ａの製造方法では、ウエットエッチングにより第１絶縁膜２１をエッチングしているため、半導体基体１０の主面（バリア層１４）へのダメージを抑えることができる。具体的には、エッチング時に半導体基体１０の主面がプラズマに晒されることや、エッチングガス中のイオン等が半導体基体１０中に入ることがないため、オン抵抗の劣化、すなわちシート抵抗の増加や、オフ特性の劣化、すなわちリーク電流の増加や耐圧の低下を引き起こすことがない。
また、この第１実施形態に係る半導体装置１Ａの製造方法では、上述のウエットエッチングにより第１絶縁膜２１がサイドエッチングされて生じた部屋２６の内部に、埋め込み膜２９を形成するので、ゲート電極３１の頭部３１ａと半導体基体１０の主面との間の容量を向上することができる。容量が向上するので、フィールドプレート効果が向上し、半導体基体１０の主面における電界の集中をより緩和することができる。結果として、ドレインラグ（drain-lag）やＶｔｈ変動といった特性変動や特性劣化を抑制することができる。
また、この第１実施形態に係る半導体装置１Ａの製造方法では、埋め込み膜２９を形成する埋め込み材２８の誘電率を上げることにより、埋め込み膜２９及び第１絶縁膜２１の厚みを大きくできるので、電界緩和だけではなく、半導体表面及びゲート絶縁膜に対する、ゲート開口時のドライエッチングによるダメージを回避でき、界面状態が良化することで特性変動を抑制することができる。
また、この第１実施形態に係る半導体装置１Ａの製造方法では、開口部２３を形成した後に第３絶縁膜２５を形成するので、ドライエッチングした際に第３絶縁膜２５がダメージを受けることを低減できる。
〔第１実施形態の変形例１〕
≪半導体装置の構成≫
図７Ａに示すように、本技術の第１実施形態の変形例１に係る半導体装置１Ａ１は、基本的に上述の第１実施形態の半導体装置１Ａと同様の構成になっており、第１実施形態の電界効果トランジスタＱＡに代えて電界効果トランジスタＱＡ１を備えている。
図７Ａに示すように、電界効果トランジスタＱＡ１は、図３に示す第１実施形態の埋め込み膜２９に代えて埋め込み膜２９Ａ１を備えている。上述の第１実施形態に係る埋め込み膜２９は第１絶縁膜２１と異なる材料で構成されていたが、この第１実施形態の変形例１に係る埋め込み膜２９Ａ１は、第１絶縁膜２１と同じ材料で構成されている。よって、埋め込み膜２９Ａ１の比誘電率は、第１絶縁膜２１の比誘電率と同じである。この電界効果トランジスタＱＡ１のその他の構成は、上述の第１実施形態の電界効果トランジスタＱＡと概ね同様である。
例えば、第１絶縁膜２１として例えば酸化アルミニウム（Ａｌ３Ｏ２）膜が用いられている場合、埋め込み膜２９Ａ１として酸化アルミニウム膜を用いる。埋め込み膜２９Ａ１の比誘電率は、酸化アルミニウム膜の比誘電率である。
図７Ａに示すように、埋め込み膜２９Ａ１は、ゲート電極３１のゲート長方向において、胴部３１ｂの一側面側（図７Ａ中左側）に位置する第１部分２９Ａ１－Ｌと、胴部３１ｂの他側面側（図７Ａ中右側）に位置する第２部分２９Ａ１－Ｒと、を含む。埋め込み膜２９Ａ１の第１部分２９Ａ１－Ｌは部屋２６の第１部分２６－Ｌに充填され、埋め込み膜２９Ａ１の第２部分２９Ａ１－Ｒは部屋２６の第２部分２６－Ｒに充填されている。
また、第１実施形態と同様に、埋め込み膜２９Ａ１と第１絶縁膜２１との間は、第３絶縁膜２５により隔てられている。
この第１実施形態の変形例１に係る半導体装置１Ａ１においても、上述の第１実施形態に係る半導体装置１Ａと同様の効果が得られる。
また、この第１実施形態に係る半導体装置１Ａ１によれば、埋め込み膜２９Ａ１の比誘電率を、第１絶縁膜２１の比誘電率と同じにすることにより、埋め込み膜２９Ａ１及び第１絶縁膜２１の厚みを大きくできるので、電界緩和だけではなく、半導体表面及びゲート絶縁膜に対する、ゲート開口時のドライエッチングによるダメージを回避でき、界面状態が良化することで特性変動を抑制することができる。
≪半導体装置の製造方法≫
次に、この第１実施形態の変形例１に係る半導体装置１Ａ１の製造方法について、説明する。この第１実施形態の変形例１に係る半導体装置１Ａ１の製造方法は、埋め込み材２８として第１絶縁膜２１と同じ材料、例えば酸化アルミニウム膜を用いること以外、図６Ａから図６Ｉに示す第１実施形態に係る半導体装置１Ａの製造方法と同じである。
この第１実施形態の変形例１に係る半導体装置１Ａ１の製造方法においても、上述の第１実施形態に係る半導体装置１Ａの製造方法と同様の効果が得られる。
また、第１実施形態の変形例１に係る半導体装置１Ａ１の製造方法では、埋め込み膜２９Ａ１を形成する埋め込み材２８を第１絶縁膜２１と同じ材料にして埋め込み膜２９Ａ１の比誘電率を上げることにより、埋め込み膜２９Ａ１及び第１絶縁膜２１の厚みを大きくできるので、電界緩和だけではなく、半導体表面及びゲート絶縁膜に対する、ゲート開口時のドライエッチングによるダメージを回避でき、界面状態が良化することで特性変動を抑制することができる。
〔第１実施形態の変形例２〕
図７Ｂに示すように、本技術の第１実施形態の変形例２に係る半導体装置１Ａ２は、基本的に上述の第１実施形態の半導体装置１Ａと同様の構成になっており、第１実施形態の電界効果トランジスタＱＡに代えて電界効果トランジスタＱＡ２を備えている。
図７Ｂに示すように、電界効果トランジスタＱＡ２は、図３に示す第１実施形態の埋め込み膜２９に代えて埋め込み膜２９Ａ２を備えている。その他の構成は、図３に示す上述の第１実施形態に係る電界効果トランジスタＱＡと概ね同様である。
図７Ｂに示すように、埋め込み膜２９Ａ２は、ゲート電極３１のゲート長方向において、胴部３１ｂの一側面側（左側）に位置する第１部分２９Ａ２－Ｌと、胴部３１ｂの他側面側（右側）に位置する第２部分２９Ａ２－Ｒと、を含む。電界効果トランジスタＱＡ２は、空間部３２及び空間部３３を備えている。
図７Ｂに示すように、空間部３２は、埋め込み膜２９Ａ２とゲート電極３１の胴部３１ｂとの間に設けられている。そして、空間部３２は、埋め込み膜２９Ａ２の第１部分２９Ａ２－Ｌとゲート電極３１の胴部３１ｂとの間に設けられた第１部分３２－Ｌと、埋め込み膜２９Ａ２の第２部分２９Ａ２－Ｒとゲート電極３１の胴部３１ｂとの間に設けられた第２部分３２－Ｒと、を含む。
また、図７Ｂに示すように、埋め込み膜２９Ａ２は、その内部に空間部３３を有する。空間部３３は、部屋２６が埋め込み膜２９Ａ２により完全に埋め込まれなかった場合に形成される。空間部３３は、埋め込み膜２９Ａ２の第１部分２９Ａ２－Ｌに形成された第１部分３３－Ｌと、埋め込み膜２９Ａ２の第２部分２９Ａ２－Ｒに形成された第２部分３３－Ｒと、を含む。
なお、電界効果トランジスタＱＡ２は、空間部３２及び空間部３３のうち、少なくとも何れか一方を備えていても良い。
なお、この第１実施形態の変形例２に係る半導体装置１Ａ２に対し、上述の第１実施形態の変形例１を適用しても良い。
この第１実施形態の変形例２に係る半導体装置１Ａ２においても、上述の第１実施形態に係る半導体装置１Ａと同様の効果が得られる。
また、この第１実施形態の変形例１に係る半導体装置１Ａ２の製造方法においても、上述の第１実施形態に係る半導体装置１Ａの製造方法と同様の効果が得られる。
〔第１実施形態の変形例３〕
図７Ｃに示すように、本技術の第１実施形態の変形例３に係る半導体装置１Ａ３は、基本的に上述の第１実施形態の半導体装置１Ａと同様の構成になっており、第１実施形態の電界効果トランジスタＱＡに代えて電界効果トランジスタＱＡ３を備えている。
図７Ｃに示すように、電界効果トランジスタＱＡ３は、図３に示す上述の第１実施形態に係る電界効果トランジスタＱＡの埋め込み膜２９に代えて埋め込み膜２９３を備えている。その他の構成は、上述の第１実施形態に係る電界効果トランジスタＱＡと概ね同様である。埋め込み膜２９３は、ゲート電極３１のゲート長方向において、胴部３１ｂの一側面側（左側）に位置する第１部分２９Ａ３－Ｌと、胴部３１ｂの他側面側（右側）に位置する第２部分２９Ａ３－Ｒと、を含む。
図７Ｃに示すように、電界効果トランジスタＱＡ３は、空間部３２及び空間部３３ａを備えている。空間部３２は、埋め込み膜２９Ａ３とゲート電極３１の胴部３１ｂとの間に設けられている。空間部３２は、埋め込み膜２９Ａ３の第１部分２９Ａ３－Ｌとゲート電極３１の胴部３１ｂとの間に設けられた第１部分３２－Ｌと、埋め込み膜２９Ａ３の第２部分２９Ａ３－Ｒとゲート電極３１の胴部３１ｂとの間に設けられた第２部分３２－Ｒと、を含む。
また、図７Ｃに示すように、埋め込み膜２９Ａ３は、その内部に空間部３３ａを有する。空間部３３ａは、部屋２６が埋め込み膜２９Ａ３により完全に埋め込まれなかった場合に形成される。空間部３３ａは、空間部３２と連通している。空間部３３ａは、埋め込み膜２９Ａ３の第１部分２９Ａ３－Ｌに形成された第１部分３３ａ－Ｌと、埋め込み膜２９Ａ３の第２部分２９Ａ３－Ｒに形成された第２部分３３ａ－Ｒと、を含む。空間部３３ａの第１部分３３ａ－Ｌは空間部３２の第１部分３２－Ｌと連通し、空間部３３ａの第２部分３３ａ－Ｒは空間部３２の第２部分３２－Ｒと連通する。
なお、電界効果トランジスタＱＡ３は、空間部３２及び空間部３３ａのうち、少なくとも何れか一方を備えていても良い。
また、この第１実施形態の変形例３に係る半導体装置１Ａ３に対し、上述の第１実施形態の変形例１を適用しても良い。
この第１実施形態の変形例３に係る半導体装置１Ａ３においても、上述の第１実施形態に係る半導体装置１Ａと同様の効果が得られる。
また、この第１実施形態の変形例３に係る半導体装置１Ａ３の製造方法においても上述の第１実施形態に係る半導体装置１Ａの製造方法と同様の効果が得られる。
〔第２実施形態〕
≪半導体装置の構成≫
図８に示すように、本技術の第２実施形態に係る半導体装置１Ｂは、基本的に上述の第１実施形態の半導体装置１Ａと同様の構成になっており、第１実施形態の電界効果トランジスタＱＡに代えて電界効果トランジスタＱＢを備えている。
図８に示すように、電界効果トランジスタＱＢは、部屋２４及び部屋２４に充填された埋め込み膜２９を備えている。部屋２４は、ゲート電極３１のゲート長方向において、胴部３１ｂの一側面側（図８中左側）に位置する第１部分２４－Ｌと、胴部３１ｂの他側面側（右側）に位置する第２部分２４－Ｒと、を含む。部屋２４の内面は、上述の第１実施形態とは異なり、第３絶縁膜２５Ｂで覆われていない。
図８に示すように、埋め込み膜２９は、ゲート電極３１のゲート長方向において、胴部３１ｂの一側面側（左側）に位置する第１部分２９－Ｌと、胴部３１ｂの他側面側（右側）に位置する第２部分２９－Ｒと、を含む。埋め込み膜２９の第１部分２９－Ｌは部屋２４の第１部分２４－Ｌに充填され、埋め込み膜２９の第２部分２９－Ｒは部屋２４の第２部分２４－Ｒに充填されている。
図８に示すように、第３絶縁膜２５Ｂは、埋め込み膜２９とゲート電極３１の胴部３１ｂとの間に設けられている。第３絶縁膜２５Ｂは第１部分２５Ｂ－Ｌと第２部分２５Ｂ－Ｒと、を含む。埋め込み膜２９の第１部分２９－Ｌと胴部３１ｂとの間には、第３絶縁膜２５Ｂの第１部分２５Ｂ－Ｌが設けられ、埋め込み膜２９の第２部分２９－Ｒと胴部３１ｂとの間には第３絶縁膜２５Ｂの第２部分２５Ｂ－Ｒが設けられている。このように、埋め込み膜２９と胴部３１ｂとの間は、第３絶縁膜２５Ｂにより隔てられている。
この第２実施形態に係る半導体装置１Ｂにおいても、上述の第１実施形態に係る半導体装置１Ａと同様の効果が得られる。
なお、この第２実施形態に係る半導体装置１Ｂに対し、上述の第１実施形態の変形例１、変形例２、及び変形例３の少なくとも何れか１つを適用することが可能である。
≪半導体装置の製造方法≫
次に、この第２実施形態に係る半導体装置１Ｂの製造方法について、図９Ａから図９Ｃを用いて説明する。
まず、第１実施形態の図６Ａから図６Ｄに示す工程と同様の工程を施して、図９Ａに示すように、一対の主電極１７及び１８、第１絶縁膜２１及び第２絶縁膜２２、並びに開口部２３などを形成する。次に、上述の第１実施形態の図６Ｅに示す工程と同様の工程を施して、図９Ａに示すように、開口部２３よりも幅広の部屋２４などを形成する。
次に、第１実施形態の図６Ｇ及び図６Ｈに示す工程と同様の工程を施して、図９Ｂに示すように、埋め込み膜２９を形成する。
次に、図９Ｃに示すように、第２絶縁膜２２、埋め込み膜２９、半導体基体１０の主面上などを覆う第３絶縁膜２５Ｂを形成する。ＡＬＤ法は、均質な成膜が可能であるため、バリア層１４、第１絶縁膜２１及び第２絶縁膜２２の露出面が均質な第３絶縁膜２５Ｂで被覆される。
この工程において、半導体基体１０の活性領域１０ａ上に、第１絶縁膜２１、第２絶縁膜２２及び第３絶縁膜２５Ｂを含む絶縁層２０が形成される。
また、この工程において、第２絶縁膜２２の開口部２３の各々の側壁が第３絶縁膜２５Ｂで覆われるため、開口部２３よりも開口幅が狭いゲート開口部２７が形成される。
この後、第１実施形態の図６Ｉに示す工程と同様の工程を施してゲート電極３１を形成することにより、図８に示す電界効果トランジスタＱＢがほぼ完成する。
この第２実施形態に係る半導体装置１Ｂの製造方法においても、上述の第１実施形態に係る半導体装置１Ａの製造方法と同様の効果が得られる。
〔第３実施形態〕
≪半導体装置の構成≫
図１０に示すように、本技術の第３実施形態に係る半導体装置１Ｃは、基本的に上述の第１実施形態の半導体装置１Ａと同様の構成になっており、第１実施形態の電界効果トランジスタＱＡに替えて電界効果トランジスタＱＣを備えている。
図１０に示すように、電界効果トランジスタＱＣは、部屋２６Ｃ及び部屋２６Ｃに充填された埋め込み膜２９を備えている。部屋２６Ｃは、第３絶縁膜２５Ｃ上に設けられている。また、部屋２６Ｃは、ゲート電極３１のゲート長方向において、胴部３１ｂの一側面側（左側）に位置する第１部分２６Ｃ－Ｌと、胴部３１ｂの他側面側（右側）に位置する第２部分２６Ｃ－Ｒと、を含む。
図１０に示すように、埋め込み膜２９は、ゲート電極３１のゲート長方向において、胴部３１ｂの一側面側（図１０中左側）に位置する第１部分２９－Ｌと、胴部３１ｂの他側面側（図１０中右側）に位置する第２部分２９－Ｒと、を含む。埋め込み膜２９の第１部分２９－Ｌは部屋２６Ｃの第１部分２６Ｃ－Ｌに充填され、埋め込み膜２９の第２部分２９－Ｒは部屋２６Ｃの第２部分２６Ｃ－Ｒに充填されている。
図１０に示すように、第３絶縁膜２５Ｃは、半導体基体１０の主面上に設けられている。第３絶縁膜２５Ｃは、ゲート電極３１のゲート長方向において、胴部３１ｂの一側面側（図１０中左側）に位置する第１部分２５Ｃ－Ｌと、胴部３１ｂの他側面側（図１０中右側）に位置する第２部分２５Ｃ－Ｒと、を含む。
第３絶縁膜２５Ｃの第１部分２５Ｃ－Ｌは、埋め込み膜２９の第１部分２９－Ｌ及び第１部分２９－Ｌに隣接する第１絶縁膜２１と、半導体基体１０の主面との間に設けられている。また、第３絶縁膜２５Ｃの第２部分２５Ｃ－Ｒは、埋め込み膜２９の第２部分２９－Ｒ及び第２部分２９－Ｒに隣接する第１絶縁膜２１と、半導体基体１０の主面との間に設けられている。このように、第３絶縁膜２５Ｃは、埋め込み膜２９及び埋め込み膜２９に隣接する第１絶縁膜２１と、半導体基体１０の主面との間に設けられている。
なお、この第３実施形態に係る半導体装置１Ｃに対し、上述の第１実施形態の変形例１、変形例２、及び変形例３の少なくとも何れか１つを適用しても良い。
この第３実施形態に係る半導体装置１Ｃにおいても、上述の第１実施形態に係る半導体装置１Ａと同様の効果が得られる。
≪半導体装置の製造方法≫
次に、この第３実施形態に係る半導体装置１Ｃの製造方法について、図１１Ａから図１１Ｃを用いて説明する。
まず、図１１Ａに示すように、半導体基体１０は、基板１１上にバッファ層１２、チャネル層１３、バリア層１４、及び第３絶縁膜２５Ｃがこの順で積層された積層構造になっている。そして、チャネル層１３とバリア層１４との接合界面近傍に二次元電子ガス層１５が設けられている。
次に、第１実施形態の図６Ｂ及び図６Ｃに示す工程と同様の工程を施して、図１１Ａに示すように、一対の主電極１７及び１８、第１絶縁膜２１及び第２絶縁膜２２などを形成する。
次に、第１実施形態の図６Ｄ及び図６Ｅに示す工程と同様の工程を施して、図１１Ｂに示すように、開口部２３及び開口部２３よりも幅広の部屋２６Ｃなどを形成する。部屋２６Ｃは、第３絶縁膜２５Ｃ上に形成されている。
次に、第１実施形態の図６Ｇ及び図６Ｈに示す工程と同様の工程を施して、図１１Ｃに示すように、埋め込み膜２９を形成する。
この後、第１実施形態の図６Ｉに示す工程と同様の工程を施してゲート電極３１を形成することにより、図１０に示す電界効果トランジスタＱＣがほぼ完成する。
この第３実施形態に係る半導体装置１Ｃの製造方法においても、上述の第１実施形態に係る半導体装置１Ａの製造方法と同様の効果が得られる。
〔第４実施形態〕
図１２に示すように、本技術の第４実施形態に係る半導体装置１Ｄは、基本的に上述の第２実施形態の半導体装置１Ｂと同様の構成になっており、第２実施形態の電界効果トランジスタＱＢに代えて電界効果トランジスタＱＤを備えている。
図１２に示すように、電界効果トランジスタＱＤは、図８に示す電界効果トランジスタＱＢのゲート電極３１に代えてゲート電極３１Ｃを備えている。その他の構成は、図８に示す上述の電界効果トランジスタＱＢと概ね同様である。
図１２に示すように、電界効果トランジスタＱＤのゲート電極３１Ｃは、絶縁層２０上に位置する頭部３１Ｃａ及びこの頭部３１Ｃａから絶縁層２０を通って部屋２６に突出し、半導体基体１０の主面に向かって延在する胴部３１Ｃｂを有する。
ゲート電極３１Ｄの頭部３１Ｄａは、胴部３１Ｄｂよりも幅広である。ゲート電極３１Ｄの胴部３１Ｄｂのゲート長方向の幅は、頭部３１Ｄａから半導体基体１０の主面に向けて小さくなっている。つまり、胴部３１Ｄｂは、ゲート長方向に互いに反対側に位置する２つの側面がこの２つの側面と半導体基体１０の主面とで成す内角側の角度が鋭角となる方向に傾斜する逆テーパ型になっている。
そして、頭部３１Ｄａ及び胴部３１Ｄｂを含むゲート電極３１Ｄと半導体基体１０との間の距離は、ゲート電極３１Ｄのゲート長方向において胴部３１Ｄｂに近いほど、小さくなる。そして、ゲート電極３１Ｄと半導体基体１０との間の距離が近いほど、ゲート電極３１Ｄと半導体基体１０との間の容量は大きくなる。
なお、この第４実施形態に係る半導体装置１Ｄの第３絶縁膜２５Ｂは、基本的に上述の第２実施形態に係る第３絶縁膜２５Ｂと同様の構成になっているが、上述の第１実施形態係る第３絶縁膜２５及び上述の第３実施形態係る第３絶縁膜２５Ｃと同様の構成であっても良い。
また、この第４実施形態に係る半導体装置１Ｄに対し、上述の第１実施形態の変形例１、変形例２、変形例３、及び第３実施形態の少なくとも１つを適用しても良い。
この第４実施形態に係る半導体装置１Ｄにおいても、上述の第１実施形態に係る半導体装置１Ｃと同様の効果が得られる。
また、この第４実施形態に係る半導体装置１Ｄでは、ゲート電極３１Ｄの胴部３１Ｄｂを逆テーパ型に設けるので、ゲート電極３１Ｄと半導体基体１０との間の容量は、ゲート電極３１Ｄのゲート長方向において胴部３１Ｄｂに近いほど大きくなり、電界緩和が促され、フィールドプレート効果が大きくなる。
〔第５実施形態〕
図１３に示すように、本技術の第５実施形態に係る半導体装置１Ｅは、基本的に上述の第１実施形態の半導体装置１Ａと同様の構成になっており、第１実施形態の電界効果トランジスタＱＡに代えて電界効果トランジスタＱＥを備えている。
図１３に示すように、電界効果トランジスタＱＥは、ゲート電極３１のゲート長方向において、左右非対称な構造を有し、ゲート電極３１の一側面側及び他側面側の一方（ドレイン電極側）に埋め込み膜２９Ｅを備え、一側面側及び他側面側の他方（ソース電極側）には埋め込み膜２９Ｅを備えない。
ここで、ソース電極及びドレイン電極として機能する一対の主電極１７及び１８について、図１３においては、主電極１７がソース電極として機能し、主電極１８がドレイン電極として機能する。ここでは、ソース電極である主電極１７が設けられる、ゲート長方向におけるゲート電極３１の一側面側（左側）をソース電極側とし、ドレイン電極である主電極１８が設けられる、ゲート長方向におけるゲート電極３１の他側面側（右側）をドレイン電極側とする。
図１３に示すように、電界効果トランジスタＱＥは、ゲート電極３１のドレイン電極側に部屋２６Ｅ及び部屋２６Ｅに充填された埋め込み膜２９Ｅを備えているが、ゲート電極３１のソース電極側においては部屋２６Ｅ及び埋め込み膜２９Ｅを備えていない。ゲート電極３１のソース電極側は、部屋２６Ｅ及び埋め込み膜２９Ｅに代わりに第１絶縁膜２１により構成されている。
なお、この第５実施形態に係る半導体装置１Ｅに対し、上述の第１実施形態の変形例１、変形例２、変形例３、第２実施形態、第３実施形態、及び第４実施形態の少なくとも１つを適用しても良い。
この第５実施形態に係る半導体装置１Ｅにおいても、上述の第１実施形態に係る半導体装置１と同様の効果が得られる。
また、この第５実施形態に係る半導体装置１Ｅでは、ドレイン電極側には埋め込み膜２９Ｅを有し、ソース電極側には埋め込み膜２９Ｅを有さずに通常の構造にしているので、ドレイン電極側では電界の集中を緩和することができると同時に、寄生容量が増大することを防止できる。
〔第６実施形態〕
図１４に示すように、本技術の第６実施形態に係る半導体装置１Ｆは、基本的に上述の第１実施形態の半導体装置１Ａと同様の構成になっており、第１実施形態の電界効果トランジスタＱＡに代えて電界効果トランジスタＱＦを備えている。
図１４に示すように、電界効果トランジスタＱＦは、ゲート電極３１のゲート長方向において、左右非対称な構造を有し、ゲート電極３１の一側面側及び他側面側の一方（ドレイン電極側）に埋め込み膜２９Ｆを備え、一側面側及び他側面側の他方（ソース電極側）に空洞部３４を備えている。
ここで、ソース電極及びドレイン電極として機能する一対の主電極１７及び１８について、図１４においては、主電極１７がソース電極として機能し、主電極１８がドレイン電極として機能する。ここでは、ソース電極である主電極１７が設けられる、ゲート長方向におけるゲート電極３１の一側面側（左側）をソース電極側とし、ドレイン電極である主電極１８が設けられる、ゲート長方向におけるゲート電極３１の他側面側（右側）をドレイン電極側とする。
図１４に示すように、部屋２６Ｆは、ゲート電極３１のソース電極側に設けられた第１部分２６Ｆ－Ｌと、ゲート電極３１のドレイン電極側に設けられた第２部分２６Ｆ－Ｒと、を含む。ゲート電極３１のドレイン電極側に設けられた部屋２６Ｆの第２部分２６Ｆ－Ｒ内には、埋め込み膜２９Ｆが充填されている。これに対して、ゲート電極３１のソース電極側に設けられた部屋２６Ｆの第１部分２６Ｆ－Ｌ内には埋め込み膜２９Ｅは充填されておらず、空洞部３４が設けられている。
なお、この第６実施形態に係る半導体装置１Ｆに対し、上述の第１実施形態の変形例１、変形例２、変形例３、第２実施形態、第３実施形態、及び第４実施形態の少なくとも１つを適用しても良い。
この第６実施形態に係る半導体装置１Ｆにおいても、上述の第１実施形態に係る半導体装置１Ａと同様の効果が得られる。
また、この第６実施形態に係る半導体装置１Ｆでは、ドレイン電極側には埋め込み膜２９Ｆを有し、ソース電極側には空洞部３４を有するので、ドレイン電極側では電界の集中を緩和することができると同時に、寄生容量が増大することを防止できる。
〔第７実施形態〕
図１５に示すように、本技術の第７実施形態に係る半導体装置１Ｇは、基本的に上述の第４実施形態の半導体装置１Ｄと同様の構成になっており、第４実施形態の電界効果トランジスタＱＤに代えて電界効果トランジスタＱＧを備えている。そして、この第７実施形態に係る電界効果トランジスタＱＧは、基本的に上述の第４実施形態の電界効果トランジスタＱＤと同様の構成になっており、ゲート電極の構成が異なっている。
即ち、図１２に示すように、上述の第４実施形態に係る電界効果トランジスタＱＤのゲート電極３１Ｄは、絶縁層２０上に位置する頭部３１Ｄａ及び頭部３１Ｄａから半導体基体１０の主面に向かって延伸する胴部３１Ｄｂを有し、かつ頭部３１Ｄａが胴部３１Ｄｂよりも幅広の構成になっている。
これに対し、図１５に示すように、この第７実施形態に係る電界効果トランジスタＱＧのゲート電極３１Ｇは、絶縁層２０のゲート開口部に埋め込まれている。そして、ゲート電極３１Ｇは、図１２に示すゲート電極３１Ｄの胴部３１Ｄｂと同様に、ゲート長方向に互いに反対側に位置する２つの側面がこの２つの側面と半導体基体１０の主面とで成す内角側の角度が鋭角となる方向に傾斜する逆テーパ型になっている。
この第７実施形態に係る電界効果トランジスタＱＧにおいても、ゲート電極３１Ｇと半導体基体１０との間の距離が近いほど、ゲート電極３１Ｇと半導体基体１０との間の容量が大きくなる。したがって、この第７実施形態に係る半導体装置１Ｇにおいても、上述の第４実施形態と同様の効果が得られる。
なお、上述の第１実施形態から第７実施形態では、絶縁層２０を形成する前に一対の主電極１７及び１８を形成する場合について説明した。しかしながら、本技術はこれに限定されるものではない。例えば、本技術は、絶縁層２０を形成した後に一対の主電極１７及び１８を形成する場合にも適用することができる。
また、上述の第１実施形態から第７実施形態では、第１絶縁膜２１、第２絶縁膜２２及び第３絶縁膜２５を有する絶縁層２０について説明した。しかしながら、本技術はこれに限定されるものではない。例えば、本技術は、第３絶縁膜２５を除いて第１絶縁膜２１及び第２絶縁膜２２を有する絶縁層とした場合にも適用することができる。
また、上述の第１実施形態から第７実施形態では、基板１１の上部の各層はＡａＮ系の化合物半導体とした。しかしながら、本技術は、このような構成に限定されるものではない。例えば、ＧａＡｓなどの化合物半導体でもよく、また、シリコンなどの半導体層をもちいてもよい。
また、上述の第１実施形態から第７実施形態では、１つの半導体チップに、高周波パワーアンプ部ＰＡ、高周波ローノイズアンプ部ＬＮＡ、高周波フィルタ部ＢＰＦ及び高周波スイッチ部ＳＷを備えた半導体装置について説明した。しかしながら、本技術はこれに限定されるものではない。例えば、本技術は、１つの半導体チップに１つの電界効果トランジスタを搭載した単体構造の半導体装置に適用することができる。
（適用例）
図１６は、本技術の半導体装置が適用された、電子機器としての無線通信装置の構成の一例を表したものである。この無線通信装置４は、例えば、音声、データ通信、ＬＡＮ接続など多機能を有する携帯電話システムである。無線通信装置４は、例えば、アンテナＡＮＴと、アンテナスイッチ回路５と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Radio Frequency Integrated Circuit）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆ（例えば、無線ＬＡＮ（Ｗ－ＬＡＮ；Wireless Local Area Network）、Bluetooth（登録商標）、他）と、を有している。高周波集積回路ＲＦＩCとベースバンド部ＢＢとはインタフェース部Ｉ／Ｆにより接続されている。例えば、アンテナスイッチ回路５または高電力増幅器ＨＰＡが、上述の電界効果トランジスタＱＡ，ＱＡ１，ＱＡ２，ＱＡ３，ＱＢ～ＱＧの何れかを有する半導体装置で構成されている。
この無線通信装置４では、送信時、すなわち、無線通信装置４の送信系から送信信号をアンテナＡＮＴへと出力する場合には、ベースバンド部ＢＢから出力される送信信号は、高周波集積回路ＲＦＩＣ、高電力増幅器ＨＰＡ、およびアンテナスイッチ回路５を介してアンテナＡＮＴへと出力される。
受信時、すなわち、アンテナＡＮＴで受信した信号を無線通信装置の受信系へ入力させる場合には、受信信号は、アンテナスイッチ回路５および高周波集積回路ＲＦＩＣを介してベースバンド部ＢＢに入力される。ベースバンド部ＢＢで処理された信号は、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆなどの出力部から出力される。
この無線通信装置４は、少なくとも、上述の電界効果トランジスタＱＡ，ＱＡ１，ＱＡ２，ＱＡ３，ＱＢ～ＱＧの何れかを有する半導体装置を備えている。
なお、本技術は、以下のような構成としてもよい。
（１）
半導体基体に搭載された電界効果トランジスタを備え、
前記電界効果トランジスタは、
前記半導体基体の主面上に設けられた第１絶縁膜、及び前記第１絶縁膜上に設けられ、かつ前記第１絶縁膜に対してエッチング選択比が高い第２絶縁膜を含む絶縁層と、
前記絶縁層上に位置する頭部及び前記頭部から前記半導体基体の主面に向かって延在する胴部を有し、かつ前記頭部が前記胴部よりも幅広のゲート電極と、
前記ゲート電極のゲート長方向において前記第１絶縁膜と前記ゲート電極の前記胴部との間に設けられ、かつ比誘電率が前記第２絶縁膜の比誘電率以上である埋め込み膜と、
を備えている、半導体装置。
（２）
前記埋め込み膜の比誘電率は、前記第２絶縁膜の比誘電率より大きい、上記（１）に記載の半導体装置。
（３）
前記埋め込み膜の比誘電率は、前記第１絶縁膜の比誘電率以上である、上記（１）に記載の半導体装置。
（４）
前記埋め込み膜は、前記ゲート電極の前記頭部と前記半導体基体との間に設けられている、上記（１）から（３）の何れかに記載の半導体装置。
（５）
前記埋め込み膜は、前記第１絶縁膜と異なる材料で構成されている、上記（１）から（４）の何れかに記載の半導体装置。
（６）
前記第１絶縁膜は酸化アルミニウム膜で構成され、
前記埋め込み膜は、酸化ジルコニウム膜、酸化ランタン膜及び酸化イットリウム膜の少なくとも何れかを含む、上記（１）から（５）の何れかに記載の半導体装置。
（７）
前記埋め込み膜は、前記第１絶縁膜と同じ材料で構成されている、上記（１）から（４）の何れかに記載の半導体装置。
（８）
前記第１絶縁膜及び前記埋め込み膜は、酸化アルミニウム膜で構成されている、上記（１）から（４）の何れかに記載の半導体装置。
（９）
前記電界効果トランジスタは、前記埋め込み膜と前記ゲート電極の前記胴部との間、及び埋め込み膜の内部の少なくとも何れか一方に空間部を有する、上記（１）から（８）の何れかに記載の半導体装置。
（１０）
前記電界効果トランジスタは、前記ゲート電極の前記胴部のゲート長方向における一側面側及び他側面側の少なくとも何れか一方に前記埋め込み膜を有する、上記（１）から（９）の何れかに記載の半導体装置。
（１１）
前記電界効果トランジスタは、
前記ゲート電極の前記胴部のゲート長方向における一側面側に前記埋め込み膜を有し、かつ前記胴部の他側面側と前記第１絶縁膜との間に空洞部を有する、上記（１）から（１０）の何れかに請求項１に記載の半導体装置。
（１２）
前記ゲート電極の前記胴部のゲート長方向の幅は、前記頭部から半導体基体の主面に向けて小さくなっている、上記（１）から（１０）の何れかに記載の半導体装置。
（１３）
前記電界効果トランジスタは、前記第１絶縁膜と前記埋め込み膜との間に第３絶縁膜を有する、上記（１）から（１２）の何れかに記載の半導体装置。
（１４）
前記電界効果トランジスタは、前記埋め込み膜と前記ゲート電極との間に第３絶縁膜を有する、上記（１）から（１２）の何れかに記載の半導体装置。
（１５）
前記電界効果トランジスタは、前記埋め込み膜及び前記第１絶縁膜と、半導体基体の主面との間に第３絶縁膜を有する、上記（１）から（１２）の何れかに記載の半導体装置。
（１６）
前記電界効果トランジスタは、前記ゲート電極の前記胴部と前記半導体基体の主面との間に第３絶縁膜を有する、上記（１）から（１２）の何れかに記載の半導体装置。
（１７）
半導体基体の主面上に第１絶縁膜を形成し、
前記第１絶縁膜上に前記第１絶縁膜に対してエッチング選択比が高い第２絶縁膜を形成し、
前記絶縁層上に位置する頭部及び前記頭部から前記半導体基体の主面に向かって延在する胴部を有し、かつ前記頭部が前記胴部よりも幅広のゲート電極を形成し、
前記前記ゲート電極のゲート長方向において前記第１絶縁膜と前記ゲート電極の前記胴部との間に、その比誘電率が前記第２絶縁膜の比誘電率以上である埋め込み膜を形成する、
ことを含む半導体装置の製造方法。
（１８）
電界効果トランジスタを有する半導体装置を備え、
前記電界効果トランジスタは、
前記半導体基体の主面上に設けられた第１絶縁膜、及び前記第１絶縁膜上に設けられ、かつ前記第１絶縁膜に対してエッチング選択比が高い第２絶縁膜を含む絶縁層と、
前記絶縁層上に位置する頭部及び前記頭部から前記半導体基体に向かって延在する胴部を有し、かつ前記頭部が前記胴部よりも幅広のゲート電極と、
前記ゲート電極のゲート長方向において前記第１絶縁膜と前記ゲート電極の前記胴部との間に設けられ、かつ比誘電率が前記第２絶縁膜の比誘電率以上である埋め込み膜と、
を備えている、電子機器。
本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
１Ａ，１Ａ１，１Ａ２，１Ａ３，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ…半導体装置
２…半導体チップ
１０…半導体基体
１１…基板
１２…バッファ層
１３…チャネル層
１４…バリア層
１５…二次元電子ガス層
１６…非活性領域
１７，１８…一対の第１主電極（ソース電極及びドレイン電極）
２０…絶縁層
２１…第１絶縁膜
２２…第２絶縁膜
２３…開口部
２４，２６，２６Ｃ，２６Ｄ，２６Ｆ…部屋
２５，２５Ｂ，２５Ｃ…第３絶縁膜
２７…ゲート開口部
２８…埋め込み材
２９，２９Ａ１，２９Ａ２，２９Ａ３，２９Ｄ，２９Ｅ…埋め込み膜
３０…ゲート材
３1，３１Ｃ…ゲート電極
３１ａ…頭部
３１ｂ…胴部
３１ｃ…張り出し部
３２、３３、３３ａ…空間部
３４…空洞部
ＳＷ…高周波スイッチ部
ＢＰＦ…高周波フィルタ部
ＰＡ…高周波パワーアンプ部
ＬＮＡ…高周波ローノイズアンプ部
ＱＡ，ＱＡ１，ＱＡ２，ＱＡ３，ＱＢ，ＱＣ，ＱＤ，ＱＥ，ＱＦ…電界効果トランジスタ

Claims (18)

  1. 半導体基体に搭載された電界効果トランジスタを備え、
    前記電界効果トランジスタは、
    前記半導体基体の主面上に設けられた第１絶縁膜、及び前記第１絶縁膜上に設けられ、かつ前記第１絶縁膜に対してエッチング選択比が高い第２絶縁膜を含む絶縁層と、
    前記絶縁層上に位置する頭部及び前記頭部から前記半導体基体の主面に向かって延在する胴部を有し、かつ前記頭部が前記胴部よりも幅広のゲート電極と、
    前記ゲート電極のゲート長方向において前記第１絶縁膜と前記ゲート電極の前記胴部との間に設けられ、かつ比誘電率が前記第２絶縁膜の比誘電率以上である埋め込み膜と、
    を備えている、半導体装置。
  2. 前記埋め込み膜の比誘電率は、前記第２絶縁膜の比誘電率より大きい、請求項１に記載の半導体装置。
  3. 前記埋め込み膜の比誘電率は、前記第１絶縁膜の比誘電率以上である、請求項１に記載の半導体装置。
  4. 前記埋め込み膜は、前記ゲート電極の前記頭部と前記半導体基体との間に設けられている、請求項１に記載の半導体装置。
  5. 前記埋め込み膜は、前記第１絶縁膜と異なる材料で構成されている、請求項１に記載の半導体装置。
  6. 前記第１絶縁膜は酸化アルミニウム膜で構成され、
    前記埋め込み膜は、酸化ジルコニウム膜、酸化ランタン膜及び酸化イットリウム膜の少なくとも何れかを含む、請求項１に記載の半導体装置。
  7. 前記埋め込み膜は、前記第１絶縁膜と同じ材料で構成されている、請求項１に記載の半導体装置。
  8. 前記第１絶縁膜及び前記埋め込み膜は、酸化アルミニウム膜で構成されている、請求項１に記載の半導体装置。
  9. 前記電界効果トランジスタは、前記埋め込み膜と前記ゲート電極の前記胴部との間、及び埋め込み膜の内部の少なくとも何れか一方に空間部を有する、請求項１に記載の半導体装置。
  10. 前記電界効果トランジスタは、前記ゲート電極の前記胴部のゲート長方向における一側面側及び他側面側の少なくとも何れか一方に前記埋め込み膜を有する、請求項１に記載の半導体装置。
  11. 前記電界効果トランジスタは、
    前記ゲート電極の前記胴部のゲート長方向における一側面側に前記埋め込み膜を有し、かつ前記胴部の他側面側と前記第１絶縁膜との間に空洞部を有する、請求項１に記載の半導体装置。
  12. 前記ゲート電極の前記胴部のゲート長方向の幅は、前記頭部から半導体基体の主面に向けて小さくなっている、請求項１に記載の半導体装置。
  13. 前記電界効果トランジスタは、前記第１絶縁膜と前記埋め込み膜との間に第３絶縁膜を有する、請求項１に記載の半導体装置。
  14. 前記電界効果トランジスタは、前記埋め込み膜と前記ゲート電極との間に第３絶縁膜を有する、請求項１に記載の半導体装置。
  15. 前記電界効果トランジスタは、前記埋め込み膜及び前記第１絶縁膜と、半導体基体の主面との間に第３絶縁膜を有する、請求項１に記載の半導体装置。
  16. 前記電界効果トランジスタは、前記ゲート電極の前記胴部と前記半導体基体の主面との間に第３絶縁膜を有する、請求項１に記載の半導体装置。
  17. 半導体基体の主面上に第１絶縁膜を形成し、
    前記第１絶縁膜上に前記第１絶縁膜に対してエッチング選択比が高い第２絶縁膜を形成し、
    前記絶縁層上に位置する頭部及び前記頭部から前記半導体基体の主面に向かって延在する胴部を有し、かつ前記頭部が前記胴部よりも幅広のゲート電極を形成し、
    前記前記ゲート電極のゲート長方向において前記第１絶縁膜と前記ゲート電極の前記胴部との間に、その比誘電率が前記第２絶縁膜の比誘電率以上である埋め込み膜を形成する、
    半導体装置の製造方法。
  18. 電界効果トランジスタを有する半導体装置を備え、
    前記電界効果トランジスタは、
    前記半導体基体の主面上に設けられた第１絶縁膜、及び前記第１絶縁膜上に設けられ、かつ前記第１絶縁膜に対してエッチング選択比が高い第２絶縁膜を含む絶縁層と、
    前記絶縁層上に位置する頭部及び前記頭部から前記半導体基体に向かって延在する胴部を有し、かつ前記頭部が前記胴部よりも幅広のゲート電極と、
    前記ゲート電極のゲート長方向において前記第１絶縁膜と前記ゲート電極の前記胴部との間に設けられ、かつ比誘電率が前記第２絶縁膜の比誘電率以上である埋め込み膜と、
    を備えている、電子機器。
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