WO2021124706A1 - 半導体装置及びその製造方法、並びに電子機器 - Google Patents

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竹内　克彦
圭太 高橋
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    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Definitions

  • the present technology (technology according to the present disclosure) relates to a semiconductor device and a manufacturing method thereof, and particularly to a semiconductor device having a field effect transistor and a manufacturing method thereof, and a technique effective when applied to an electronic device.
  • Patent Documents 1 and 2 disclose an electric field effect transistor in which a cavity portion as a low dielectric constant region is provided in an insulating layer on both sides of a gate electrode in the gate length direction between a pair of main electrodes functioning as a source electrode and a drain electrode. Has been done. According to this field effect transistor, the parasitic capacitance (Cgs) added between the gate electrode and one main electrode (source electrode) and the parasitic capacitance (Cgs) added between the gate electrode and the other main electrode (drain electrode). Since the parasitic capacitance (Cgd) to be generated can be reduced, it is possible to reduce the on-resistance of the field effect transistor.
  • the plane size of the first field effect transistor constituting the high frequency switch and the second field effect transistor constituting the high frequency power amplifier are different, and the second field effect transistor is used.
  • the plane size of the one is larger.
  • the length between the main electrodes of the second field effect transistor and the length of the gate electrode in the gate width direction are long. This is because in the first field effect transistor constituting the high frequency switch, the separation distance between the pair of main electrodes is required to reduce the on-resistance, and in the second field effect transistor constituting the high frequency power amplifier, the pair of main electrodes is required. This is because it is required to increase the separation distance of the device to increase the device withstand voltage. It has been desired to mount such field-effect transistors having different plane sizes on the same semiconductor substrate to reduce the size of the wireless communication device.
  • An object of the present technology is to provide a semiconductor device capable of reducing the on-resistance of each field-effect transistor having a different plane size, a method for manufacturing the semiconductor device, and an electronic device equipped with the semiconductor device.
  • the semiconductor device is A first field-effect transistor and a second field-effect transistor mounted on the semiconductor substrate, and an insulating layer provided on the main surface of the semiconductor substrate are provided.
  • Each of the first field-effect transistor and the second field-effect transistor A pair of main electrodes provided on the main surface of the semiconductor substrate so as to be separated from each other, A cavity provided in the insulating layer between the pair of main electrodes and A head located on the insulating layer and a gate electrode having a body portion that penetrates the insulating layer from the head portion and projects into the cavity portion, and the head portion is wider than the body portion.
  • the width of the cavity of the second field-effect transistor is different from the width of the cavity of the first field-effect transistor.
  • the electronic device includes the above-mentioned semiconductor device.
  • a method for manufacturing a semiconductor device is as follows.
  • a second insulating film is formed on the first active region on the main surface of the semiconductor substrate and on the second active region different from the first active region via the first insulating film.
  • a first opening is formed in the second insulating film on the first active region, and a second opening is formed in the second insulating film on the second active region.
  • a method for manufacturing a semiconductor device is as follows.
  • a second insulating film is formed on the first active region on the main surface of the semiconductor substrate and on the second active region different from the first active region via the first insulating film.
  • a pair of first etching stopper portions are formed on one end side and the other end side of the first insulating film on the first active region in the width direction, and the width direction of the first insulating film on the second active region is formed.
  • a pair of second etching stoppers having a longer separation distance than the pair of first etching stoppers are formed on one end side and the other end side of the above.
  • a first opening is formed in the second insulating film on the first active region, and a second opening is formed in the second insulating film on the second active region.
  • FIG. 11B It is a process sectional view following FIG. 11B. It is a process sectional view following FIG. 12A. It is a process sectional view following FIG. 12B. It is a process sectional view following FIG. 13A. It is a process sectional view following FIG. 13B. It is a process sectional view following FIG. 14A. It is a process sectional view following FIG. 14B. It is sectional drawing which shows typically one structural example of the 1st transistor mounted on the semiconductor chip in the semiconductor device which concerns on 2nd Embodiment of this technique. It is sectional drawing which shows typically one structural example of the 2nd transistor mounted on the semiconductor chip in the semiconductor device which concerns on 2nd Embodiment of this technique.
  • FIG. 22A It is a process sectional view following FIG. 22B. It is a process sectional view following FIG. 23A. It is a process sectional view following FIG. 23B.
  • FIG. 27B It is a process sectional view following FIG. 27B. It is a process sectional view following FIG. 28A. It is a process sectional view following FIG. 28B. It is a process sectional view following FIG. 29A. It is a process sectional view following FIG. 29B. It is a process sectional view following FIG. 30A. It is a process sectional view following FIG. 30B. It is sectional drawing which shows typically one structural example of the 1st transistor mounted on the power switch part of the semiconductor device which concerns on 5th Embodiment of this technique. It is sectional drawing which shows typically one structural example of the 2nd transistor mounted on the amplification power amplifier part of the semiconductor device which concerns on 5th Embodiment of this technique.
  • each drawing is a schematic one and may differ from the actual one.
  • the following embodiments exemplify devices and methods for embodying the technical idea of the present technology, and do not specify the configuration to the following. That is, the technical idea of the present technology can be modified in various ways within the technical scope described in the claims.
  • the semiconductor device 1 is mainly composed of a semiconductor chip 2 having a square two-dimensional planar shape when viewed in a plan view.
  • the semiconductor chip 2 includes a high-frequency power amplifier unit PA, a high-frequency low-noise amplifier unit LNA, a high-frequency filter unit BPF, and a high-frequency switch unit SW.
  • the high-frequency switch section SW is equipped with the first field-effect transistor Q1 shown in FIGS. 2, 3 and 6 as an element constituting the high-frequency switch.
  • the high-frequency power amplifier unit PA includes the second field-effect transistor Q2 shown in FIGS. 4, 5 and 6 as an element constituting the high-frequency power amplifier.
  • the first field-effect transistor Q1 and the second field-effect transistor Q2 have different plane sizes, and the plane size of the second field-effect transistor Q2 is larger than the plane size of the first field-effect transistor Q1.
  • FIG. 4 and FIG. 2 toward the distance L 2 of the pair of second main electrodes 16B and 17B that function as a source electrode and a drain electrode of the second field effect transistor Q2 is, first longer than the distance L 1 of the pair of first main electrodes 16A and 17A which functions as a source electrode and a drain electrode of the field effect transistor Q1.
  • the semiconductor chip 2 includes a semiconductor substrate 10 and an insulating layer 20 provided on the main surface of the semiconductor substrate 10.
  • the semiconductor substrate 10 includes a substrate 11, a buffer layer 11a provided on the substrate 11, a channel layer 12 provided on the buffer layer 11a, and a barrier layer (barrier layer) provided on the channel layer 12. ) 13 and.
  • the main surface of the semiconductor substrate 10 is provided with a first active region 10A and a second active region 10B partitioned by an inactive region 15 and separated from each other by insulation.
  • the inactive region 15 is composed of, for example, an impurity diffusion region in which boron (B + ) ions are diffused as impurities. Then, as shown in FIGS.
  • the inactive region 15 is formed deeper in the depth direction from the main surface of the semiconductor substrate 10 than the two-dimensional electron gas (2DEG: Two Dimentual Electron Gas) layer 14 described later.
  • Insulation separation (element separation) between active regions may be performed by a method other than ion implantation.
  • the channel layer 12 may be divided by dry etching to perform insulation separation between active regions.
  • the substrate 11 is made of a semiconductor material.
  • a substrate 11 is made of, for example, a group III-V compound semiconductor material.
  • a semi-insulating single crystal GaN (gallium nitride) substrate is used.
  • the constituent material of such a substrate 11 include SiC (silicon carbide), sapphire, and Si (silicon). At this time, the lattice constant is adjusted by the buffer layer 11a between the substrate 11 and the channel layer 12.
  • the buffer layer 11a is composed of, for example, a compound semiconductor layer epitaxially grown on the substrate 11, and is configured by using a compound semiconductor that is well lattice-matched with the substrate 11.
  • a compound semiconductor that is well lattice-matched with the substrate 11.
  • an epitaxial growth layer of u-GaN to which no impurities are added is provided on the substrate 11 made of a single crystal GaN substrate.
  • the buffer layer 11a is provided between the substrate 11 and the channel layer 12 to improve the crystal state of the channel layer 12 and warp the wafer. Can be suppressed.
  • the buffer layer 11a when the substrate 11 is made of Si and the channel layer 12 is made of GaN, for example, AlN (aluminum nitride), AlGaN (aluminum gallium nitride), GaN, or the like can be used for the buffer layer 11a.
  • the buffer layer 11a may be composed of a single layer or may have a laminated structure. When the buffer layer 11a is composed of a ternary material, the composition of each may be gradually different in the buffer layer 11a.
  • the channel layer 12 between the buffer layer 11a and the barrier layer 13 is a current passage between the source electrode and the drain electrode.
  • Carriers are accumulated in the channel layer 12 by polarization with the barrier layer 13, and two-dimensional electron gas (2DEG: Two Dimensional Electron gas) is accumulated in the vicinity of the junction surface (heterojunction interface) with the barrier layer 13.
  • Layer 14 is provided.
  • Such a channel layer 12 is preferably made of a compound semiconductor material in which carriers are likely to be accumulated due to polarization with the barrier layer 13.
  • the channel layer 12 is composed of GaN epitaxially grown on the buffer layer 11a.
  • the channel layer 12 may be made of u-GaN to which no impurities are added. In the channel layer 12 composed of u-GaN, the scattering of impurities of carriers in the channel layer 12 is suppressed, so that the mobility of carriers can be increased.
  • the insulating layer 20 has a first insulating film 21 provided on the main surface of the semiconductor substrate 10 and a second insulating film 21 provided on the first insulating film 21. It has a film 22 and a third insulating film 26 provided on the second insulating film 22.
  • the first insulating film 21 for example, an aluminum oxide (Al 3 O 2 ) film is used.
  • the second insulating film 22 for example, a silicon oxide (SiO 2 ) film having a high etching selectivity with respect to the first insulating film 21 is used.
  • the first insulating film 21 and the second insulating film 22 are formed with a film thickness of, for example, about 50 nm.
  • the third insulating film 26 is a main surface (barrier layer 13) of the first insulating film 21, the second insulating film 22, and the semiconductor substrate 10 in the first cavity 25A 1 and the second cavity 25B 1, which will be described later. It is formed so as to cover the.
  • the third insulating film 26 has an insulating property with respect to the barrier layer 13, the first insulating film 21, and the second insulating film 22 exposed in the first cavity 25A 1 and the second cavity 25B 1. It is made of a material that protects the barrier layer 13 from impurities such as ions, and in addition, forms a good interface with the barrier layer 13 to suppress deterioration of device characteristics.
  • the third insulating film 26 is formed of an Al 2 O 3 film having a thickness of about 10 nm and a hafnium oxide (HfO 2 ) film laminated in this order from the main surface side of the semiconductor substrate 10. ing.
  • the third insulating film 26 may be formed of a single film of Al 2 O 3 film or Hf O 2 film.
  • the first field effect transistor Q1 is configured in the first active region 10A on the main surface of the semiconductor substrate 10.
  • the first field effect transistor Q1 includes a buffer layer 11a, a channel layer 12, a barrier layer 13, and a two-dimensional electron gas layer 14. Further, the first field effect transistor Q1 is provided with a pair of first main electrodes 16A and 17A which are provided on the first active region 10A of the main surface of the semiconductor substrate 10 so as to be separated from each other and function as a source electrode and a drain electrode.
  • a first cavity portion 25A 1 provided in the insulating layer 20 between the pair of the first main electrodes 16A and the first main electrodes 17A is provided.
  • the first field effect transistor Q1 has a head portion 31a 1 located on the insulating layer 20 and a body portion 31a 2 protruding from the head portion 31a 1 through the insulating layer 20 and protruding into the first cavity portion 25A 1.
  • the head portion 31a 1 is provided with a first gate electrode 31A which is wider than the body portion 31a 2. That is, the first field effect transistor Q1 of the first embodiment is a GaN-based heteroFET (HFET: Hetero Field Effect Transistor).
  • HFET Hetero Field Effect Transistor
  • the first gate electrode 31A has a long shape when viewed in a plan view, and the gate width (Wg) is longer than the gate length (Lg). Then, the first gate electrode 31A extends over the first active region 10A and the inactive region 15. Then, as shown in FIGS. 3 and 6, the first gate electrode 31A is the head 31a 1 is located on the third insulating film 26, the body portion 31a 2 of the head 31a 1 integrally with the insulating layer 20 It projects into the first cavity 25A 1 through the first gate opening 27A 1 provided in.
  • the pair of first main electrodes 16A and 17A has the first gate electrode 31A arranged in between in the gate length direction of the first gate electrode 31A (first gate electrode). They are separated from each other in the lateral direction and the width direction of 31A).
  • the pair of first main electrodes 16A and 17A extends over the first active region 10A and the inactive region 15 in the gate width direction of the first gate electrode 31A (longitudinal direction and length direction of the first gate electrode 31A). Is stretched.
  • the plane pattern when viewed in a plan view is an annular plane pattern surrounding the body portion 31a 2 of the first gate electrode 31A. Therefore, as shown in FIG. 3, the first cavity portion 25A 1 and the first portion 25A 1- L located on one side surface side (left side) of the body portion 31a 2 in the gate length direction of the first gate electrode 31A. , A second portion 25A 1- R located on the other side surface side (right side) of the body portion 31a 2. Then, in this first embodiment, the first cavity portion 25A 1 is configured symmetrically in which the widths of the first portion 25A 1- L and the second portion 25A 1-R are substantially the same. The first cavity portion 25A 1 is wider than the body portion 31a 2 of the first gate electrode 31A and the first gate opening 27A 1 in the gate length direction of the first gate electrode 31A.
  • the second field effect transistor Q2 is configured in a second active region 10B different from the first active region 10A on the main surface of the semiconductor substrate 10.
  • the second field effect transistor Q2 includes a buffer layer 11a, a channel layer 12, a barrier layer 13, and a two-dimensional electron gas layer 14. Further, the second field-effect transistor Q2 is provided on the second active region 10B of the main surface of the semiconductor substrate 10 so as to be separated from each other, and the separation distance L 2 (see FIGS. 4 and 6) is the first field-effect transistor.
  • the second field effect transistor Q2 has a body portion 31b 2 which penetrates the insulating layer 20 from the head portion 31b 1 and the head portion 31b 1 located on the insulating layer 20 and projects into the second cavity portion 25B 1.
  • the head portion 31b 1 is provided with a second gate electrode 31B which is wider than the body portion 31b 2. That is, the second field-effect transistor Q2 of the first embodiment is also a GaN-based hetero-FET like the first field-effect transistor Q1.
  • the second gate electrode 31B has a long shape when viewed in a plan view, and the gate width is longer than the gate length. Then, the second gate electrode 31B extends over the second active region 10B and the inactive region 15. Then, in the second gate electrode 31B, the head portion 31b 1 is located on the third insulating film 26, and the body portion 31b 2 integrated with the head portion 31b 1 is provided in the insulating layer 20. It protrudes into the second cavity 25B 1 through 1.
  • the pair of second main electrodes 16B and 17B are in the gate length direction (second gate electrode) of the second gate electrode 31B with the second gate electrode 31B arranged between them. They are separated from each other in the lateral direction and the width direction of 31B).
  • the pair of second main electrodes 16B and 17B extend over the second active region 10B and the inactive region 15 in the gate width direction of the second gate electrode 31B (longitudinal direction and length direction of the second gate electrode 31B). Is stretched.
  • the plane pattern of the second cavity portion 25B 1 when viewed in a plan view is an annular plane pattern surrounding the body portion 31b 2 of the second gate electrode 31B. Therefore, like the first cavity portion 25A 1 , the second cavity portion 25B 1 is also located on one side surface side (left side) of the body portion 31b 2 in the gate length direction of the second gate electrode 31B, as shown in FIG.
  • the first portion 25B 1- L and the second portion 25B 1- R located on the other side surface side (right side) of the body portion 31b 2 are included.
  • the second cavity portion 25B 1 is configured symmetrically in which the widths of the first portion 25B 1- L and the second portion 25B 1-R are substantially the same, but not limited to this. There is.
  • the second cavity portion 25B 1 is wider than the body portion 31b 2 of the second gate electrode 31B and the second gate opening 27B 1 in the gate length direction of the second gate electrode 31B. Then, as shown in FIG. 6, the width W 2 of the second cavity portion 25B 1 is wider than the width W 1 of the first cavity portion 25A 1. That is, the second cavity portion 25B 1 is wider than the first cavity portion 25A 1.
  • the width W 2 of the second cavity portion 25B 1 is a length along the gate length direction of the second gate electrode 31B
  • the width W 1 of the first cavity portion 25A 1 is the width W 1 of the first gate electrode 31A. It is the length along the gate length direction of.
  • first gate electrode 31A and the second gate electrode 31B are extended in the same direction, and as shown in FIG. 6, the first gate electrode 31A and the second gate electrode 31A and the second gate electrode are extended. Each side of 31B is in the same direction.
  • Each of the first cavity 25A 1 and the second cavity 25B 1 is filled with an inert gas or is in a vacuum state, and the surrounding first insulating film 21, second insulating film 22 and first cavity are in a vacuum state. It is a low dielectric constant region having a dielectric constant lower than that of the insulating film 26.
  • the first gate electrode 31A and the second gate electrode 31B are provided on the third insulating film 26.
  • the first gate electrode 31A and the second gate electrode 31B are composed of, for example, a laminated film in which a nickel (Ni) film and a gold (Au) film are sequentially laminated from the semiconductor substrate 10 side.
  • the pair of first main electrodes 16A and 17A are ohmic-bonded to the barrier layer 13 in the first active region 10A.
  • the pair of second main electrodes 16B and 17B are ohmic-bonded to the barrier layer 13 in the second active region 10B.
  • the pair of first main electrodes 16A and 17A and the pair of second main electrodes 16B and 17B are, for example, laminated films in which a titanium (Ti) film, an Al film, a Ni film, and an Au film are sequentially laminated from the semiconductor substrate 10 side. It is configured.
  • the gate voltage Vg When the gate voltage Vg is applied to the gate electrodes (31A, 31B) when the first and second field effect transistors Q1 and Q2 are of the depletion type in which the threshold voltage is a negative voltage, for example, they are directly under the gate electrodes (31A, 31B).
  • the number of carriers in the carrier-deficient region on the surface layer of the channel layer 12 decreases, the number of electrons in the channel layer 12 decreases, and the drain current Id hardly flows.
  • a positive gate voltage Vg is applied to the gate electrodes (31A and 31B)
  • the carrier-deficient region disappears, the number of electrons in the buffer layer 12 increases, and the drain current Id is modulated.
  • the semiconductor device 1 has the same semiconductor substrate 10 as the first field-effect transistor Q1 and the second field-effect transistor Q2 having a larger planar size than the first field-effect transistor Q1. It is mixed in.
  • the first field-effect transistor Q1 includes the first cavity 25A 1 , so that the first field-effect transistor Q1 has the same plane size as the first field-effect transistor Q1 and has the same plane size as the first cavity 25A 1.
  • the parasitic capacitance Cgs added between the first gate electrode 31A and one of the first main electrodes 16A (for example, the source electrode) and the first gate electrode 31A are compared with the conventional field effect transistor not provided with the above.
  • the second field-effect transistor Q2 includes the second cavity 25B 1 which is wider than the first cavity 25A 1, and therefore has the same plane size as the second field-effect transistor Q2.
  • the second gate electrode 31B and one of the second main electrodes 16B as compared with a conventional field effect transistor composed of the first cavity 25A 1 and having the same wide cavity as the first cavity 25A 1.
  • the parasitic capacitance Cgs added to the above and the parasitic capacitance Cgd added between the second gate electrode 31B and the other second main electrode 17B (for example, the drain electrode) can be reduced, thereby lowering the on-resistance and high frequency.
  • the characteristics can be improved. Therefore, according to the semiconductor device 1 according to the first embodiment, the on-resistance of the first field-effect transistor Q1 and the second field-effect transistor Q2 having different plane sizes can be reduced, and the characteristics according to each application can be reduced. Improvements can be achieved.
  • the first field effect transistor Q1 is used as an element constituting the high frequency switch unit SW.
  • the first field effect transistor Q1 it is possible to achieve a low on-resistance by reducing the planar size by reducing the distance L 1 of the pair of first main electrodes 16A and 17A, enhancing the high frequency characteristics be able to.
  • the second field effect transistor Q2 is used as an element constituting the high frequency power amplifier unit PA.
  • the second field effect transistor Q2 it is necessary to increase the device breakdown voltage by increasing the distance L 2 of the pair of second main electrodes 16B and 17B (the gate / drain breakdown voltage), the first field effect transistor Q1
  • the plane size is larger than that of.
  • the second cavity portion 25B 1 of the second field effect transistor Q2 is made wider than the first cavity portion 25A 1 of the first field effect transistor Q1. It is possible to reduce the on-resistance while ensuring the device withstand voltage of the second field effect transistor Q2.
  • the first field effect transistor Q1 and the second field effect transistor Q2 are arranged so that the lateral directions of the respective gate electrodes (31A, 31B) are the same.
  • the lateral direction of the gate electrodes (31A, 31B) may be different.
  • FIGS. 7A to 15B show a step of forming the first field effect transistor Q1 in the first active region 10A of the semiconductor substrate 10.
  • 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B and 15B show the steps of forming the second field effect transistor Q2 in the second active region 10B of the semiconductor substrate 10. Shown.
  • the first field effect transistor Q1 and the second field effect transistor Q2 are formed by the same process.
  • the semiconductor substrate 10 is prepared.
  • the semiconductor substrate 10 has a laminated structure in which a buffer layer 11a, a channel layer 12, and a barrier layer 13 are laminated in this order on the substrate 11.
  • a two-dimensional electron gas layer 14 is provided near the interface between the channel layer 12 and the barrier layer 13.
  • an inactive region 15 for partitioning and insulatingly separating the first active region 10A and the second active region 10B is formed on the main surface of the semiconductor substrate 10, and the semiconductor substrate 10 is formed.
  • a pair of second main electrodes 16B and 17B are formed.
  • boron (B + ) ions are selectively injected as impurity ions into the surface layer portion on the main surface side of the semiconductor substrate 10, and then a heat treatment for activating the injected B + ions is performed. Formed by.
  • the pair of first main electrodes 16A and 17A and the pair of second main electrodes 16B and 17B cover the entire surface of the semiconductor substrate 10 including the first active region 10A and the second active region 10B from the semiconductor substrate 10 side, for example.
  • a Ti film, an Al film, a Ni film, and an Au film are sequentially deposited by a CVD method or a sputtering method to form a conductive film having a multilayer structure, and then a well-known photolithography technique and a highly directional drine etching technique are used. It is formed by patterning this conductive film.
  • the pair of first main electrodes 16A and 17A are formed in an elongated shape, and are formed so as to be separated from each other in the lateral direction (width direction) orthogonal to the longitudinal direction.
  • the pair of second main electrodes 16B and 17B are also formed in a long shape, and are formed so as to be separated from each other in the lateral direction (width direction) orthogonal to the longitudinal direction.
  • the pair of second main electrodes 16B and 17B are formed so as to be separated from each other at a separation distance L 2 longer than the separation distance L 1 of the pair of first main electrodes 16A and 17A.
  • the first insulating film 21 is formed on the entire surface of the semiconductor substrate 10 including the first active region 10A and the second active region 10B, and then the first insulating film 21 is formed in FIG.
  • the second insulating film 22 is formed on the entire surface of the semiconductor substrate 10 including the first active region 10A and the second active region 10B via the first insulating film 21. ..
  • the second insulating film 22 is formed of an insulating film having a high etching selectivity with respect to the first insulating film 21.
  • the first insulating film 21 is formed of an insulating film having a lower etching selectivity with respect to the second insulating film 22.
  • an aluminum oxide (Al 2 O 3 ) film is formed as the first insulating film 21 by the ALD (Atomic Vapor Deposition) method, and silicon oxide (SiO 2 ) is formed as the second insulating film 22 by the CVD (Chemical Vapor Deposition) method.
  • a film is formed.
  • the first active region 10A and the second active region 10B of the main surface of the semiconductor substrate 10 are covered with the first insulating film 21 and the second insulating film 22.
  • the first opening 24A 1 is formed in the second insulating film 22 on the first active region 10A of the main surface of the semiconductor substrate 10, and the main surface of the semiconductor substrate 10 is formed.
  • a second opening 24B 1 is formed in the second insulating film 22 on the second active region 10B of the above.
  • the first opening 24A 1 and the second opening 24B 1 selectively etch the second insulating film 22 using a well-known photolithography technique and a well-known dry etching technique having high directivity as an anisotropic etching technique. It is formed by etching.
  • the first opening 24A 1 is formed between a pair of first main electrodes 16A and a first main electrode 17A in a plan view, and is a long planar pattern along the longitudinal direction of the pair of first main electrodes 16A and 17A. Is formed by.
  • the second opening 24B 1 is formed between the pair of second main electrodes 16B and the second main electrode 17B in a plan view, and is long and extends along the longitudinal direction of the pair of second main electrodes 16B and 17B. It is formed by a planar pattern.
  • FIGS. 11A and as shown in FIG. 11B first wide than the opening 24A 1 by etching the first insulating film 21 on the first active region 10A of the semiconductor substrate 10 through the first opening 24A 1 and forming a first cavity 25A 1 of, wider than the second opening 24B 1 by the first insulating film 21 on the second active region 10B of the semiconductor substrate 10 through the second opening 24B 1 is etched
  • the second cavity portion 25B 1 is formed.
  • the first cavity 25A 1 and the second cavity 25B 1 etch the first insulating film 21 by isotropic wet etching with less damage to the main surface of the semiconductor substrate 10, that is, the surface of the barrier layer 13. Formed by.
  • wet etching of the first insulating film 21 is performed under conditions where an etching selectivity can be obtained with respect to the second insulating film 22. That is, the wet etching rate of the first insulating film 21 is faster than that of the second insulating film 22.
  • the etching selectivity between the first insulating film 21 and the second insulating film 22 is 10 or more and 1: 1.
  • the first opening 24A 1 on the first active region 10A of the semiconductor substrate 10 is excluded except for the second opening 24B 1 on the second active region 10B of the semiconductor substrate 10.
  • RM1 is formed to cover the mask RM1.
  • a photosensitive resist film is formed on the entire surface of the semiconductor substrate 10 including the first active region 10A and the second active region 10B, and then the photosensitive resist film is subjected to photosensitivity and development treatment. It is formed by processing into a predetermined pattern by applying such as.
  • the mask RM1 is used as an etching mask, and the first insulating film 21 is passed through the second opening 24B 1 with the first opening 24A 1 covered with the mask RM1.
  • the width of the second cavity 25B 1 is expanded by selectively etching.
  • the expansion of the second cavity portion 25B 1 is performed by etching the first insulating film 21 by isotropic wet etching with less damage to the main surface of the semiconductor substrate 10, that is, the surface of the barrier layer 13. Wet etching of the first insulating film 21 is performed under conditions where an etching selectivity can be obtained with respect to the second insulating film 22.
  • the etching selectivity between the first insulating film 21 and the second insulating film 22 is 10 or more and 1: 1.
  • the width W 1 of the first cavity 25A 1 (see FIG. 6) width than W 2 (see FIG. 6) is wide wider second cavity 25B 1 is formed.
  • the width of the second cavity portion 25B 1 is selectively expanded, the first insulating film 21 is provided between each of the pair of first main electrodes 16A and 17A and the first cavity portion 25A 1.
  • the first insulating film 21 can be left between each of the pair of second main electrodes 16B and 17B and the second cavity portion 25B 1.
  • the first insulating film 21, the second insulating film 22, and the second insulating film 22 are covered, and the side walls of the second insulating film 22 in the first opening 24A 1 and the second opening 24B 1 are covered, and the second insulating film is formed.
  • a third insulating film 26 that covers the top of 22 is formed.
  • the third insulating film 26 is formed, for example, by forming an Al 2 O 3 film using the ALD method.
  • the exposed surfaces of the barrier layer 13, the first insulating film 21, and the second insulating film 22 are covered with the homogeneous third insulating film 26.
  • an insulating layer 20 including a first insulating film 21, a second insulating film 22, and a third insulating film 26 is formed on the first active region 10A and the second active region 10B of the semiconductor substrate 10. Further, in this step, since each side wall in the first opening 24A 1 and the second opening 24B 1 of the second insulating film 22 is covered with the third insulating film 26, it is more than the first opening 24A 1.
  • the second gate opening 27B 1 opening width is narrow is formed than the second opening 24B 1. Further, in this step, the first cavity portion 25A 1 and the second cavity portion 25B 1 are surrounded by the third insulating film 26. Since the third insulating film 26 is formed with a substantially uniform film thickness, the second cavity portion 25B is also formed in the first cavity portion 25A 1 and the second cavity portion 25B 1 surrounded by the third insulating film 26. wider than the first width W 2 width W 1 of the first cavity 25A towards (see FIG. 6) 1 (see FIG. 6).
  • the gate material 30 is formed on the entire surface of the third insulating film 26 including the first active region 10A and the second active region 10B of the semiconductor substrate 10.
  • the gate material 30 is formed, for example, by sequentially depositing a Ni film and an Au film from the semiconductor substrate 10 side by a vapor deposition method. In this step, the gate material 30 is filled in the first gate opening 27A 1 and the second gate opening 27B 1 , and the portion directly below the first gate opening 27A 1 in the first cavity 25A 1. The gate material 30 is selectively filled in the portion of the second cavity portion 25B 1 immediately below the second gate opening 27B 1.
  • the gate material 30 is patterned, and the first gate electrode 31A (see FIG. 6) is placed on the first active region 10A of the semiconductor substrate 10.
  • the second gate electrode 31B is formed on the second active region 10B of the semiconductor substrate 10.
  • Each of the first gate electrode 31A and the second gate electrode 31B may be formed by a lift-off method.
  • the first gate electrode 31A has a head portion 31a 1 located on the insulating layer 20 and a body portion 31a 2 protruding from the head portion 31a 1 through the insulating layer 20 and protruding into the first cavity portion 25A 1. And, and the head portion 31a 1 is formed to be wider than the body portion 31a 2.
  • the second gate electrode 31B also has a head portion 31b 1 located on the insulating layer 20 and a body portion 31b 2 protruding from the head portion 31b 1 through the insulating layer 20 and protruding into the second cavity portion 25B 1. , And the head 31b 1 is formed wider than the body 31b 2.
  • the first cavity portion 25A 1 is formed symmetrically with substantially the same cavity width on both sides of the first gate electrode 31A in the gate length direction.
  • the second cavity portion 25B 1 is also formed symmetrically with substantially the same cavity width on both sides of the second gate electrode 31B in the gate length direction.
  • the semiconductor device 1 shown in FIGS. 1 to 6 is almost completed.
  • the first cavity portion 25A1 and the second cavity portion 25B 1 wider than the first cavity portion 25A 1 can be formed by the same process. it can.
  • the width of the second cavity portion 25B 1 of the second field effect transistor Q2, which has a larger plane size than the first field effect transistor Q1, is selected. since manner to extend in a first field-effect transistor Q1, it is possible to leave the first insulating film 21 between each and the first cavity 25A 1 of the pair of first main electrodes 16A and 17A, the first a first field effect transistor Q1 having a cavity 25A 1, having a second cavity 25B 1 of wider than the first cavity 25A 1, and the second field plane size is greater than the first field-effect transistor Q1
  • the effect transistor Q2 can be formed by the same process.
  • the first field effect transistor Q1 in the first field effect transistor Q1, there is a first position between each of the pair of first main electrodes 16A and 17A and the first cavity portion 25A 1. Since the 1 insulating film 21 can be left, the plane size of the first field effect transistor Q1 can be made smaller than that of the second field effect transistor Q2. As a result, it is possible to reduce the on-resistance of the first field effect transistor Q1 and improve the high frequency characteristics, and it is possible to reduce the size of the semiconductor device 1.
  • the first insulating film 21 is etched by wet etching, damage to the main surface (barrier layer 13) of the semiconductor substrate 10 can be suppressed. it can. Specifically, since the main surface of the semiconductor substrate 10 is exposed to plasma during etching and ions and the like in the etching gas do not enter the semiconductor substrate 10, the on-resistance deteriorates, that is, the sheet resistance increases. , Does not cause deterioration of off characteristics, that is, an increase in leakage current or a decrease in withstand voltage.
  • the semiconductor device 1A according to the second embodiment of the present technology basically has the same configuration as the semiconductor device 1 of the first embodiment described above, and replaces the second field effect transistor Q2 of the first embodiment. It includes a second field effect transistor Q3. That is, as shown in FIGS. 16A and 16B, the semiconductor device 1A according to the second embodiment of the present technology is the first field effect transistor Q1 (FIG.) configured in the first active region 10A of the main surface of the semiconductor substrate 10. 16A) and a second field effect transistor Q3 (see FIG. 16B) configured in the second active region 10B of the main surface of the semiconductor substrate 10. The second field effect transistor Q3, as shown in FIG. 16B, and a second cavity 25B 2 in place of the second cavity 25B 1 of the second field effect transistor Q2 of the first embodiment described above .. Other configurations are the same as those in the first embodiment described above.
  • the width of the second portion 25B 2- R of the second cavity portion 25B 2 is the width of the first portion 25B 2-R. It is composed of left-right asymmetry that is wider than the width of L.
  • the second cavity portion 25B 2 is wider than the body portion 31b 2 of the second gate electrode 31B and the second gate opening 27B 1 in the gate length direction (longitudinal direction) of the second gate electrode 31B.
  • the width W 2 of the second cavity 25B 2 is wider than the width W 1 of the first cavity 25A 1. That is, the second cavity portion 25B 2 is wider than the first cavity portion 25A 1.
  • the same effect as that of the semiconductor device 1 according to the first embodiment described above can be obtained.
  • the reduction of the source resistance is important for the device characteristics
  • the other second main electrode 16B is used.
  • Increasing the distance from the second gate electrode 31B increases the source resistance and deteriorates the device characteristics. Therefore, by widening the width of the second cavity 25B 2- R on the side of the other second main electrode 16B that functions as the drain electrode, the source resistance is kept low between the gate electrode and the other main electrode. It is possible to enhance the effect of reducing the parasitic capacitance (Cgd) added to the.
  • Cgd parasitic capacitance
  • FIGS. 16A and 16B Although a wiring layer and other insulating layers are provided on the upper layer of the insulating layer 20, the wiring layer and other insulating films above the insulating layer 20 are not shown in FIGS. 16A and 16B. ..
  • FIGS. 17A to 20B show the steps of forming the first field effect transistor Q1 in the first active region 10A of the semiconductor substrate 10, and FIGS. 17B, 18B, 19B and 20B are semiconductors.
  • the step of forming the second field effect transistor Q3 in the second active region 10B of the substrate 10 is shown.
  • the first field effect transistor Q1 and the second field effect transistor Q3 are formed by the same process.
  • FIGS. 17A and 17B the same steps as those shown in FIGS. 11A and 11B of the first embodiment described above are performed, and as shown in FIGS. 17A and 17B, the first cavity portion wider than the first opening 24A 1 is performed. Along with forming 25A 1 , a second cavity portion 25B 2 wider than the second opening 24B 1 is formed.
  • the first opening 24A 1 on the first active region 10A of the semiconductor substrate 10 is covered, and the second opening 24B on the second active region 10B of the semiconductor substrate 10 is covered.
  • a mask RM2 that covers a part of each of the first and second cavity 25B 2 in the width direction is formed. That is, on the second active region 10B, a mask RM2 is formed in which the side wall of the opening end is separated from one side wall of both side walls in the width direction of the second opening 24B 1 and the second cavity 25B 2. Similar to the mask RM1 of the first embodiment described above, the mask RM2 forms a photosensitive resist film on the entire surface of the semiconductor substrate 10 including the first active region 10A and the second active region 10B. After that, the photosensitive resist film is subjected to photosensitivity and development treatment to be processed into a predetermined pattern.
  • the mask RM2 is used as an etching mask, and as shown in FIGS. 19A and 19B, the first opening 24A 1 is covered with the mask RM2, and the second opening 24B 1 and the second cavity 25B 2 are covered.
  • the first insulating film 21 By etching the first insulating film 21 through between the side wall of the mask RM2 and the side wall in the second opening 24B 1 of the second insulating film 22 with a part of each width direction covered with the mask RM2.
  • the width of the second cavity 25B 2 is expanded.
  • Expansion of the second cavity 25B 2, as in the second cavity 25B 2 extend in the first embodiment described above, the main surface of the semiconductor substrate 10, i.e., less damage isotropic with respect to the surface of the barrier layer 13 This is performed by etching the first insulating film 21 by anisotropic wet etching. Further, the wet etching of the first insulating film 21 is performed under the condition that the etching selection ratio can be obtained with respect to the second insulating film 22 as in the second embodiment described above. By this step, a wide second cavity portion 25B 2 having a width W 2 wider than the width W 1 of the first cavity portion 25A 1 is formed.
  • the second cavity 25B 2 has a wide towards the width than the width extending from the second opening portion 24B 1 in one second main electrode 16B side extending from the second opening portion 24B 1 to the second main electrode 17B side of the other It is formed. Further, in this step, since the width of the second cavity portion 25B 2 is expanded, the first insulating film 21 is left between each of the pair of first main electrodes 16A and 17A and the first cavity portion 25A 1. In addition, the first insulating film 21 can be left between each of the pair of second main electrodes 16B and 17B and the second cavity portion 25B 1.
  • FIGS. 13A and 13B of the first embodiment described above are performed, and as shown in FIGS. 20A and 20B, the inside of the first cavity 25A 1 and the second Inside the cavity 25B 2 , the first insulating film 21, the second insulating film 22, and the main surface of the semiconductor substrate 10 (the surface of the barrier layer 13) are covered, and inside the first opening 24A 1 of the second insulating film 22.
  • a third insulating film 26 that covers each side wall in the second opening 24B1 and covers the second insulating film 22 is formed.
  • an insulating layer 20 including a first insulating film 21, a second insulating film 22, and a third insulating film 26 is formed on the first active region 10A and the second active region 10B of the semiconductor substrate 10. Further, in this step, since each side wall in the first opening 24A 1 and the second opening 24B 1 of the second insulating film 22 is covered with the third insulating film 26, it is more than the first opening 24A 1. together with the first gate opening 27A 1 opening width is narrow is formed, the second gate opening 27B 1 opening width is narrow is formed than the second opening 24B 1. Further, in this step, the first cavity portion 25A 1 and the second cavity portion 25B 2 are surrounded by the third insulating film 26.
  • the second cavity portion 25B is also formed in the first cavity portion 25A 1 and the second cavity portion 25B 2 surrounded by the third insulating film 26.
  • the semiconductor device 1A according to the second embodiment is almost completed by forming the wiring layer and the other insulating layer on the insulating layer 20 as in the first embodiment described above.
  • the width of the second portion 25B 2- R is wider than the width of the first portion 25B 2- L, and the left-right asymmetric second cavity portion 25B 2 Can be formed. Then, the width of the second portion 25B 2- R of the second cavity portion 25B 2 can be made wider than the width of the second portion 25A 1- R of the first cavity portion 25A 1. Further, the asymmetrical second cavity portion 25B 2 can be formed with the same number of masks as in the first embodiment.
  • the semiconductor device 1B according to the third embodiment of the present technology has basically the same configuration as the semiconductor device 1 of the first embodiment described above, and the second field effect transistor Q2 of the first embodiment described above has a configuration. Instead, it is provided with a second field effect transistor Q4. That is, as shown in FIGS. 21A and 21B, the semiconductor device 1B according to the third embodiment of the present technology is the first field effect transistor Q1 (FIG.) configured in the first active region 10A of the main surface of the semiconductor substrate 10. 21A) and a second field effect transistor Q4 (see FIG. 21B) configured in the second active region 10B of the main surface of the semiconductor substrate 10. Then, as shown in FIG. 21B, the second field-effect transistor Q4 includes a second cavity 25B 3 in place of the second cavity 25B 1 of the second field-effect transistor Q2 of the first embodiment described above. .. Other configurations are the same as those in the first embodiment described above.
  • the second cavity 25B 3 of the second field effect transistor Q4 has a planar pattern of the body 31b 2 of the second gate electrode 31B when viewed in a plan view. It has an annular plane pattern that surrounds. Accordingly, the second cavity 25B 3 like the second cavity 25B 1 of the first embodiment described above also, as shown in FIG. 21B, in the gate length direction of the second gate electrode 31B, the second gate electrode 31B a first portion 25B 3 -L positioned on one side surface of the body portion 31b 2 (left), a second portion 25B 3 located on the other side of the body portion 31b 2 of the second gate electrode 31B (right) -R And, including.
  • the width of the second portion 25B 3- R of the second cavity portion 25B 3 is the width of the first portion 25B 3- It is composed of left-right asymmetry that is wider than the width of L.
  • a third opening 27C 1 provided in the insulating layer 20 is connected to the second portion 25B 3- R of the second cavity portion 25B 3.
  • the second cavity portion 25B 3 is wider than the body portion 31b 2 of the second gate electrode 31B and the second gate opening 27B 1 in the gate length direction (longitudinal direction) of the second gate electrode 31B.
  • the width W 2 of the second cavity 25B 3 is wider than the width W 1 of the first cavity 25A 1. That is, the second cavity portion 25B 3 is wider than the first cavity portion 25A 1.
  • the semiconductor device 1B according to the third embodiment the same effect as that of the semiconductor device 1A according to the second embodiment described above can be obtained.
  • FIGS. 21A and 21B Although a wiring layer and other insulating layers are provided on the upper layer of the insulating layer 20, the wiring layer and other insulating films above the insulating layer 20 are not shown in FIGS. 21A and 21B. ..
  • FIGS. 22A to 24B show the steps of forming the first field effect transistor Q1 in the first active region 10A of the semiconductor substrate 10, and FIGS. 22B, 23B, and 24B show the first field effect transistor Q1 of the semiconductor substrate 10. 2
  • the step of forming the second field effect transistor Q4 in the active region 10B is shown.
  • the first field effect transistor Q1 and the second field effect transistor Q4 are formed by the same process.
  • the first opening 24A 1 is formed in the second insulating film 22 on the first active region 10A of the main surface of the semiconductor substrate 10, and the main surface of the semiconductor substrate 10 is formed.
  • a second opening 24B 1 and a third opening 24C 1 adjacent to each other are formed on the second insulating film 22 on the second active region 10B of the above.
  • the first opening 24A 1 , the second opening 24B 1, and the third opening 24C 1 are well-known as well-known photolithography techniques and anisotropic etching techniques, as in the first embodiment described above. It is formed by etching the second insulating film 22 using the dry etching of.
  • the first opening 24A 1 is formed between the pair of first main electrodes 16A and 17A in a plan view, and is formed by a long planar pattern along the longitudinal direction of the pair of first main electrodes 16A and 17A. ..
  • the second opening 24B 1 and the third opening 24C 1 are formed between the pair of second main electrodes 16B and 17B in a plan view, and are elongated along the longitudinal direction of the pair of second main electrodes 16B and 17B. It is formed by a planar pattern.
  • FIGS. 23A and as shown in FIG. 23B first wide than the opening 24A 1 by etching the first insulating film 21 on the first active region 10A of the semiconductor substrate 10 through the first opening 24A 1
  • the first cavity 21 is formed.
  • a second cavity 25B 3 wider than the cavity 25A 1 is formed.
  • the first cavity 25A 1 and the second cavity 25B 3 etch the first insulating film 21 by isotropic wet etching with less damage to the main surface of the semiconductor substrate 10, that is, the surface of the barrier layer 13. Formed by. Wet etching of the first insulating film 21 is performed under the condition that an etching selection ratio can be obtained with respect to the second insulating film 22 as in the first embodiment described above.
  • the first insulating film 21 on the second active region 10B is etched by the etching solution supplied through the two openings (the second opening 24B 1 and the third opening 2C 1).
  • a wide second cavity 25B 3 having a width W 2 (see FIG. 21B) wider than the width W 1 (see FIG. 21A) of the first cavity 25A 1 formed by the etching solution supplied through the two openings is formed. Will be done.
  • the second cavity 25B 3 is the second opening 24B 1
  • the width extending from the second opening 24B 1 to the other second main electrode 17B side is wider than the width extending from one of the second main electrodes 16B side.
  • the same steps as those shown in FIGS. 13A and 13B of the first embodiment are performed, and as shown in FIGS. 24A and 24B, the inside of the first cavity 25A 1 and the second cavity 25B are performed.
  • the first insulating film 21, the second insulating film 22, and the main surface of the semiconductor substrate 10 (the surface of the barrier layer 13) are covered, and in the first opening 24A 1 of the second insulating film 22, the second A third insulating film 26 is formed so as to cover each of the side walls in the opening 24B 1 and the third opening 24C 1 and to cover the second insulating film 22.
  • an insulating layer 20 including a first insulating film 21, a second insulating film 22, and a third insulating film 26 is formed on the first active region 10A and the second active region 10B of the semiconductor substrate 10. Further, in this step, since each side wall in the first opening 24A 1 and the second opening 24B 2 of the second insulating film 22 is covered with the third insulating film 26, it is more than the first opening 24A 1.
  • the first gate opening 27A 1 having a narrow opening width is formed, and the opening width is narrower than the second gate opening 27B 2 and the third opening 24C 1 having a narrower opening width than the second opening 24B 1 . 3
  • the opening 27C 1 is formed.
  • the first cavity portion 25A 1 and the second cavity portion 25B 3 are surrounded by the third insulating film 26. Since the third insulating film 26 is formed with a substantially uniform film thickness, the second cavity portion 25B is also formed in the first cavity portion 25A 1 and the second cavity portion 25B 3 surrounded by the third insulating film 26. 3 of the width W 2 width W 1 ( Figure 21B reference) towards the first cavity 25A 1 (see FIG. 21A) wider than.
  • the semiconductor device 1 according to the second embodiment is almost completed by forming the wiring layer and the other insulating layer on the insulating layer 20 as in the first embodiment described above.
  • the same effect as the method for manufacturing the semiconductor device according to the first embodiment described above can be obtained.
  • the width of the second portion 25B 3- R is wider than the width of the first portion 25B 3- L, and the left-right asymmetric second cavity portion 25B 3 Can be formed. Further, since the second cavity portion 25B 3 wider than the first cavity portion 25A 1 can be formed without using an etching mask, the number of manufacturing steps is increased as compared with the first embodiment and the second embodiment described above. Can be reduced, and the manufacturing cost of the semiconductor device 1B can be reduced.
  • second opening 24B 1 and second opening 24C 1 were formed in the second insulating film 22 on the second active region 10B, but the second activity was formed.
  • Three or more openings may be formed in the second insulating film 22 on the region 10B.
  • the plurality of openings are arranged at predetermined intervals in the arrangement direction of the pair of second gate electrodes 17A and 17B.
  • the semiconductor device 1C includes the semiconductor substrate 10 and the first insulation provided on the first active region 10A of the main surface of the semiconductor substrate 10. A layer 20A and a second insulating layer 20B provided on a second active region 10B different from the first active region 10A on the main surface of the semiconductor substrate 10 are provided. Further, the semiconductor device 1C includes a first field effect transistor Q5 formed in the first active region 10A of the main surface of the semiconductor substrate 10 and a second electric field formed in the second active region 10B of the main surface of the semiconductor substrate 10. It is equipped with an effect transistor Q6.
  • the first field effect transistor Q5 is an element constituting the high frequency switch of the high frequency switch unit SW shown in FIG.
  • the second field effect transistor Q6 is an element constituting the high frequency power amplifier of the high frequency power amplifier unit PA shown in FIG.
  • the first insulating layer 20A includes a pair of first etching stopper portions 21A 1 and 21A 2 provided on the first active region 10A of the main surface of the semiconductor substrate 10, and a pair of first etching stopper portions 21A 1 and 21A 2. It has a second insulating film 22 provided on the etching stopper portions 21A 1 and 21A 2 , and a third insulating film 26 provided on the second insulating film 22.
  • the second insulating layer 20B includes a pair of second etching stopper portions 21B 1 and 21B 2 provided on the second active region 10B of the main surface of the semiconductor substrate 10, and a pair of second etching stopper portions 21B 1 and 21B 2. It has a second insulating film 22 provided on the etching stopper portions 21B 1 and 21B 2 , and a third insulating film 26 provided on the second insulating film 22.
  • the first insulating film 21 (see FIGS. 28A and 28B) is formed of, for example, an Al 3 O 2 film.
  • the pair of first etching stoppers 21A 1 and 21A 2 and the pair of second etching stoppers 21B 1 and 21B 2 are wet-etched by, for example, heat-treating the first insulating film 21 (see FIGS. 28A and 28B). It is composed of a crystallization region with enhanced chemical resistance to the etching solution of the time.
  • the second insulating film 22 is formed of, for example, a SiO 2 film having a high etching selectivity with respect to the first insulating film 21.
  • the first insulating film 21 is formed with a film thickness of, for example, about 50 nm.
  • the pair of first etching stopper portions 21A 1 and 21A 2 , the pair of second etching stopper portions 21B 1 and 21B 2 , and the second insulating film 22 are formed with a film thickness of, for example, about 50 nm.
  • the third insulating film 26 covers the first insulating film 21, the second insulating film 22, and the main surface (barrier layer 13) of the semiconductor substrate 10 in the first cavity portion 25A 2 described later. It is formed in this way. Further, as shown in FIG. 25B, the third insulating film 26 is the main surface (barrier layer 13) of the first insulating film 21, the second insulating film 22, and the semiconductor substrate 10 in the second cavity portion 25B 4, which will be described later. It is formed so as to cover the.
  • the first field effect transistor Q5 includes a buffer layer 11a, a channel layer 12, a barrier layer 13, and a two-dimensional electron gas layer 14. Further, the first field effect transistor Q5 is provided on the first active region 10A of the main surface of the semiconductor substrate 10 so as to be separated from each other, and has a pair of first main electrodes 16A and 17A that function as source electrodes and drain electrodes. A first cavity portion 25A 2 provided in the first insulating layer 20A is provided between the pair of first main electrodes 16A and 17A.
  • the first field effect transistor Q5 has a head portion 31a 1 located on the first insulating layer 20A and a body portion protruding from the head portion 31a 1 through the first insulating layer 20A and protruding into the first cavity portion 25A 2. has 31a 2, and the head 31a 1 is provided with a first gate electrode 31A of the wider than the body portion 31a 2. That is, the first field effect transistor Q5 of the first embodiment is a GaN-based heteroFET.
  • the first gate electrode 31A has a long shape when viewed in a plan view, and the gate width is longer than the gate length. Then, the first gate electrode 31A extends over the first active region 10A and the inactive region 15.
  • the first gate electrode 31A is the head 31a 1 is located on the third insulating film 26, a first gate opening barrel 31a 2 of the head 31a 1 and integrally provided on the first insulating layer 20A It protrudes into the first cavity 25A 2 through the portion 27A 1.
  • the pair of first main electrodes 16A and 17A are separated from each other in the gate length direction of the first gate electrode 31A with the first gate electrode 31A arranged between them.
  • the pair of first main electrodes 16A and 17A extends over the first active region 10A and the inactive region 15 in the gate width direction of the first gate electrode 31A.
  • the plane pattern of the first cavity portion 25A 2 when viewed in a plan view is an annular plane pattern surrounding the body portion 31a 2 of the first gate electrode 31A. Therefore, as shown in FIG. 25A, the first cavity portion 25A 2 and the first portion 25A 2- L located on one side surface side (left side) of the body portion 31a 2 in the gate length direction of the first gate electrode 31A. , A second portion 25A 2- R located on the other side surface side (right side) of the body portion 31a 2.
  • the first cavity portion 25A 2 is symmetrically configured such that the widths of the first portion 25A 2- L and the second portion 25A 2-R are substantially the same.
  • the first cavity portion 25A 2 is wider than the body portion 31a 2 of the first gate electrode 31A and the first gate opening 27A 1 in the gate length direction (longitudinal direction) of the first gate electrode 31A.
  • the second field effect transistor Q6 includes a buffer layer 11a, a channel layer 12, a barrier layer 13, and a two-dimensional electron gas layer 14.
  • the second field effect transistor Q6 is provided apart from each other on the second active region 10B of the main surface of the semiconductor substrate 10, and a pair of first main electrode of the distance L 2 is first field effect transistor Q5 16A and 17A of the distance L 1 and the ( Figure 25A see) the longer pair than the second main electrode 16B and 17B, the second provided in the insulating layer 20B between the second main electrode 16B and 17B of the pair
  • the cavity portion 25B 4 and the like are provided.
  • the pair of second main electrodes 16B and 17B function as a source electrode and a drain electrode.
  • the second field effect transistor Q6 has a head portion 31b 1 located on the second insulating layer 20B, and a body portion that penetrates the second insulating layer 20B from the head portion 31b 1 and projects into the second cavity portion 25B 4.
  • a second gate electrode 31B having 31b 2 and having a head 31b 1 wider than the body 31b 2 is provided. That is, the second field-effect transistor Q6 of the fourth embodiment is also a GaN-based hetero-FET like the first field-effect transistor Q5.
  • the second gate electrode 31B has a long shape when viewed in a plan view, and the gate width is longer than the gate length. Then, the second gate electrode 31B extends over the second active region 10B and the inactive region 15.
  • the second gate electrode 31B has a head portion 31b 1 located on the third insulating film 26, and a body portion 31b 2 integrated with the head portion 31b 1 is provided in the second insulating layer 20B. It protrudes into the second cavity 25B 4 through the portion 27B 1.
  • the pair of second main electrodes 16B and 17B are separated from each other in the gate length direction of the second gate electrode 31B with the second gate electrode 31B arranged between them.
  • the pair of second main electrodes 16B and 17B extend over the second active region 10B and the inactive region 15 in the gate width direction of the second gate electrode 31B.
  • the plane pattern of the second cavity portion 25B 4 when viewed in a plan view is an annular plane pattern surrounding the body portion 31b 2 of the second gate electrode 31B. Therefore, like the first cavity portion 25A 2 , the second cavity portion 25B 4 is also located on one side surface side (left side) of the body portion 31b 2 in the gate length direction of the second gate electrode 31B, as shown in FIG. 25B.
  • the first portion 25B 4- L and the second portion 25B 4- R located on the other side surface side (right side) of the body portion 31b 2 are included.
  • the second cavity portion 25B 4 is configured symmetrically in which the widths of the first portion 25B 4- L and the second portion 25B 4-R are substantially the same, but not limited to this. There is.
  • the second cavity portion 25B 4 is wider than the body portion 31b 2 of the second gate electrode 31B and the second gate opening 27B 1 in the gate length direction (longitudinal direction) of the second gate electrode 31B. Then, as shown in FIGS. 25B and 25A, the width W 2 of the second cavity portion 25B 4 is wider than the width W 1 of the first cavity portion 25A 2. That is, the second cavity portion 25B 4 is wider than the first cavity portion 25A 2.
  • the upper portion of the first cavity portion 25A 2 is covered with the second insulating film 22, and the side portion in the width direction is covered with a pair of first etching stopper portions 21A 1 and 21A 2 .
  • the upper portion of the second cavity portion 25B4 is covered with the second insulating film 22, and the side portions in the width direction are covered with a pair of second etching stopper portions 21B 1 and 21B 2 .
  • the semiconductor device 1C according to the fourth embodiment the same effect as that of the semiconductor device 1 according to the first embodiment described above can be obtained.
  • FIGS. 25A and 25B Although a wiring layer and other insulating layers are provided on the upper layer of the insulating layer 20, the wiring layer and other insulating films above the insulating layer 20 are not shown in FIGS. 25A and 25B. ..
  • FIGS. 26A to 31B show the steps of forming the first field effect transistor Q5 in the first active region 10A of the semiconductor substrate 10
  • FIGS. 26B, 27B and 28B. 29B, 30B and 31B show a step of forming the second field effect transistor Q6 in the second active region 10B of the semiconductor substrate 10.
  • the first field effect transistor Q5 and the second field effect transistor Q6 are formed by the same process.
  • the second insulating film 22 and the first insulating film 21 are sequentially patterned, and as shown in FIG. 27A, the end portions (side walls) in the width direction are terminated on the pair of first main electrodes 16A and 17A.
  • the second insulating film 22 and the first insulating film 21 of the pattern to be formed are formed on the first active region 10A, and as shown in FIG. 27B, the widthwise ends are on the pair of second main electrodes 16B and 17B.
  • the second insulating film 22 and the first insulating film 21 of the terminating pattern are formed on the second active region 10B.
  • the patterning of the second insulating film 22 and the first insulating film 21 is performed using a well-known photolithography technique and anisotropic dry etching technique.
  • the separation distance L 2 (see FIG. 25B) of the pair of second main electrodes 16B and 17B is longer than the separation distance L 1 (see FIG. 25A) of the pair of first main electrodes 16A and 17A.
  • the first insulating film 21 and the second insulating film 21 and the second insulating film 21 on the second active region 10B are wider than the widths of the first insulating film 21 and the second insulating film 22 on the first active region 10A, respectively.
  • the width of the film 22 is longer.
  • the first insulating film 21 is heat-treated, and as shown in FIGS. 28A and 28B, the first insulating film 21 is first insulated on one end side and the other end side in the width direction of the first insulating film 21 on the first active region 10A.
  • a pair of first etching stoppers 21A 1 and 21A 2 having a higher etching selectivity than the film 21 are formed, and the first insulating film 21 on the second active region 10B is formed on one end side and the other end side in the width direction.
  • 1 etch selectivity than the insulating film 21 is high and the distance than the pair of first distance etching stopper portions 21A 1 and 21A 2 is formed a long pair of the second etching stopper portions 21B 1 and 21B 2.
  • the first etching stopper when the first insulating film 21 is wet-etched to form a cavity is formed. It functions as portions 21A 1 and 21A 2 , and second etching stopper portions 21B 1 and 21B 2 .
  • the first opening 24A 1 is formed in the film 22, and the second opening 24B 1 is formed in the second insulating film 22 on the second active region 10B of the main surface of the semiconductor substrate 10.
  • the first opening 24A 1 is formed, for example, at the center position between the pair of first etching stoppers 21A 1 and 31A 2 in a plan view.
  • the second opening 24B 1 is also formed at the center position between the pair of first etching stoppers 21B 1 and 21B 2 in a plan view, for example.
  • FIGS. 30A and 30B the first wide than the opening 24A 1 by etching the first insulating film 21 on the first active region 10A of the semiconductor substrate 10 through the first opening 24A 1
  • the first cavity 25A 2 is formed, and the first insulating film 21 on the second active region 10B of the semiconductor substrate 10 is etched through the second opening 24B 1 to be wider than the first cavity 25A 2.
  • the second cavity portion 25B 4 is formed.
  • the etching of the first insulating film 21 is performed by isotropic wet etching with less damage to the main surface (surface of the barrier layer 13) of the semiconductor substrate, as in the first embodiment described above.
  • the etching selection ratio can be taken with respect to the second insulating film 22, the pair of first etching stopper portions 21A 1 and 21A 2 , and the pair of second etching stopper portions 21B 1 and 21B 2. Perform under conditions.
  • the pair of first etching stopper portions 21A 1 and 21A 2 has a higher etching selectivity than the first insulating film 21, so that the first cavity portion 25A 2 is excessively expanded in the width direction (lateral direction). It can be suppressed. Further, since the pair of second etching stopper portions 21B 1 and 21B 2 have a higher etching selectivity than the first insulating film 21 , excessive expansion of the second cavity portion 25B 4 in the width direction (lateral direction) is suppressed. be able to.
  • the width of the first cavity portion 25A 2 can be controlled by the pair of first etching stopper portions 21A 1 and 21A 2
  • the width of the second cavity portion 25B 4 can be controlled by the pair of second etching stopper portions 21B 1 and It can be controlled by 21B 2.
  • the same steps as those shown in FIGS. 14A and 14B of the first embodiment are performed, and as shown in FIGS. 31A and 31B, the inside of the first cavity 25A 2 and the second cavity 25B are performed.
  • the first insulating film 21, the second insulating film 22, and the main surface of the semiconductor substrate 10 are covered, and in the first opening 24A 1 and the second of the second insulating film 22.
  • a third insulating film 26 that covers each side wall in the opening 24B 1 and covers the second insulating film 22 is formed.
  • the first insulating layer 20A including a pair of first etching stopper portions 22A 1 and 22A 2 , a second insulating film 22 and a third insulating film 26 on the first active region 10A of the main surface of the semiconductor substrate 10. Is formed, and a second insulating layer 20B including a pair of etching stopper portions 22B 1 and 22B 2 , a second insulating film 22 and a third insulating film 26 is formed on the second active region 10B of the main surface of the semiconductor substrate 10. Is formed. Further, in this step, since each side wall in the first opening 24A 1 and the second opening 24B 2 of the second insulating film 22 is covered with the third insulating film 26, it is more than the first opening 24A 1.
  • the first gate opening 27A 1 having a narrow opening width is formed, and the second gate opening 27B 2 having a narrower opening width than the second opening 24B 1 is formed. Further, in this step, the first cavity portion 25A 2 and the second cavity portion 25B 4 are surrounded by the third insulating film 26. Since the third insulating film 26 is formed with a substantially uniform film thickness, the second cavity portion 25B is also formed in the first cavity portion 25A 2 and the second cavity portion 25B 4 surrounded by the third insulating film 26. The width W 2 of 4 (see FIG. 25B) is wider than the width W 1 of the first cavity 25A 2 (see FIG. 25A).
  • the semiconductor according to the fourth embodiment is formed by forming a wiring layer and another insulating layer on the first insulating layer 20A and the second insulating layer 20B in the same manner as in the first embodiment described above.
  • Device 1C is almost completed.
  • the first cavity 25A 2, the first cavity 25A 2 A wider second cavity 25B 4 can be formed in the same process.
  • the second cavity portion 25B 4 wider than the first cavity portion 25A 2 can be formed without using an etching mask, the number of manufacturing steps is increased as compared with the first embodiment and the second embodiment described above. Can be reduced, and the manufacturing cost of the semiconductor device 1C can be reduced.
  • the width of the first cavity portion 25A 2 can be controlled by the distance between the pair of first etching stopper portions 21A 1 and 21A 2, and the width of the second cavity portion 25B 4 can be controlled by the pair of second etching stopper portions 21B 1 . Since the distance from the 21B 2 can be controlled, the widths of the first cavity 25A 2 and the second cavity 25A 4 can be freely set.
  • each of the first cavity portion 25A 2 and the second cavity portion 25B 4 is configured asymmetrically has been described.
  • the present technology is not limited to the symmetrical first cavity 25A 2 and the second cavity 25B 4.
  • the first opening 24A 1 in the second insulating film 22 by eccentricity (biased) to either one of the pair of first etching stoppers 21A 1 and 21A 2, the first left-right asymmetrical first.
  • the cavity 25A 2 can be formed.
  • the second opening 24B 1 in the second insulating film 22 by eccentricity to either one of the pair of second etching stoppers 21B1 and 21B2, the left-right asymmetric second cavity 25B 4 is formed. Can be formed.
  • the semiconductor device 1D includes the semiconductor substrate 10 and the first active region 10A and the second active region 10B on the main surface of the semiconductor substrate 10.
  • the insulating layer 20 provided in the above is provided.
  • the first field effect transistor Q7 configured in the first active region 10A on the main surface of the semiconductor substrate 10 and the second active region 10A different from the first active region 10A on the main surface of the semiconductor substrate 10 It is provided with a second field effect transistor Q8 configured in 10B.
  • the first field effect transistor Q7 is an element constituting the high frequency switch of the high frequency switch unit SW shown in FIG.
  • the second field effect transistor Q8 is an element constituting the high frequency power amplifier of the high frequency power amplifier unit PA shown in FIG.
  • the insulating layer 20 is provided on the first insulating film 21 provided on the main surface of the semiconductor substrate 10, the second insulating film 22 provided on the first insulating film 21, and the second insulating film 22. It has a third insulating film 26 that has been formed.
  • the first insulating film 21 is formed of, for example, an Al 3 O 2 film.
  • the second insulating film 22 is formed of, for example, a SiO 2 film having a high etching selectivity with respect to the first insulating film 21.
  • the first insulating film 21 is formed with a film thickness of, for example, about 50 nm
  • the second insulating film 22 is formed with a film thickness of, for example, about 50 nm.
  • the third insulating film 26 has the main surfaces (barrier layer 13) of the first insulating film 21, the second insulating film 22, and the semiconductor substrate 10 in the first cavity 25A 3 and the second cavity 25B 5, which will be described later. It is formed so as to cover it.
  • the first field effect transistor Q7 includes a buffer layer 11a, a channel layer 12, a barrier layer 13, and a two-dimensional electron gas layer 14. Further, the first field effect transistor Q7 is provided on the first active region 10A of the main surface of the semiconductor substrate 10 so as to be separated from each other, and has a pair of first main electrodes 16A and 17A that function as source electrodes and drain electrodes. A first cavity portion 25A 3 provided in the first insulating layer 20A is provided between the pair of first main electrodes 16A and 17A.
  • the first field effect transistor Q7 has a head portion 31a 1 located on the insulating layer 20 and a body portion 31a 2 protruding from the head portion 31a 1 through the insulating layer 20 and protruding into the first cavity portion 25A 3.
  • the head portion 31a 1 is provided with a first gate electrode 31A which is wider than the body portion 31a 2. That is, the first field effect transistor Q7 of the first embodiment is a GaN-based heteroFET.
  • the first gate electrode 31A has a long shape when viewed in a plan view, and the gate width is longer than the gate length. Then, the first gate electrode 31A extends over the first active region 10A and the inactive region 15.
  • the head portion 31a 1 is located on the third insulating film 26, and the body portion 31a 2 integrated with the head portion 31a 1 is provided in the insulating layer 20. protrudes through 1 into the first cavity 25A 3.
  • the pair of first main electrodes 16A and 17A are separated from each other in the gate length direction of the first gate electrode 31A with the first gate electrode 31A arranged between them.
  • the pair of first main electrodes 16A and 17A extends over the first active region 10A and the inactive region 15 in the gate width direction of the first gate electrode 31A.
  • the plane pattern when viewed in a plan view is an annular plane pattern surrounding the body portion 31a 2 of the first gate electrode 31A. Therefore, as shown in FIG. 32A, the first cavity portion 25A 3 and the first portion 25A 3- L located on one side surface side (left side) of the body portion 31a 2 in the gate length direction of the first gate electrode 31A. , A second portion 25A 3- R located on the other side surface side (right side) of the body portion 31a 2.
  • the first cavity portion 25A 3 is symmetrically configured such that the widths of the first portion 25A 3- L and the second portion 25A 3-R are substantially the same.
  • the first cavity portion 25A 3 is wider than the body portion 31a 2 of the first gate electrode 31A and the first gate opening 27A 1 in the gate length direction (short direction) of the first gate electrode 31A.
  • the second field effect transistor Q8 includes a buffer layer 11a, a channel layer 12, a barrier layer 13, and a two-dimensional electron gas layer 14.
  • the second field effect transistor Q8 are provided apart from each other on the second active region 10B of the main surface of the semiconductor substrate 10, and a pair of first main electrode of the distance L 2 is first field effect transistor Q7
  • the cavity 25B 5 and the like are provided.
  • the pair of second main electrodes 16B and 17B function as a source electrode and a drain electrode.
  • the second field effect transistor Q8 has a body portion 31b 2 that penetrates the second insulating layer 20B from the head portion 31b 1 and the head portion 31b 1 located on the insulating layer 20 and projects into the second cavity portion 25B 5.
  • the head portion 31b 1 is provided with a second gate electrode 31B which is wider than the body portion 31b 2. That is, the second field-effect transistor Q8 of the fifth embodiment is also a GaN-based hetero-FET like the first field-effect transistor Q7.
  • the second gate electrode 31B has a long shape when viewed in a plan view, and the gate width is longer than the gate length. Then, the second gate electrode 31B extends over the second active region 10B and the inactive region 15.
  • the second gate electrode 31B has a head portion 31b 1 located on the third insulating film 26, and a body portion 31b 2 integrated with the head portion 31b 1 is provided in the second insulating layer 20B. It protrudes into the second cavity 25B 5 through the portion 27B 1.
  • the pair of second main electrodes 16B and 17B are separated from each other in the gate length direction (short direction, width direction) of the second gate electrode 31B with the second gate electrode 31B arranged between them.
  • the pair of second main electrodes 16B and 17B extend over the second active region 10B and the inactive region 15 in the gate width direction (longitudinal direction, length direction) of the second gate electrode 31B.
  • the plane pattern of the second cavity portion 25B 5 when viewed in a plan view is an annular plane pattern surrounding the body portion 31b 2 of the second gate electrode 31B. Therefore, like the first cavity portion 25A 3 , the second cavity portion 25B 5 is also located on one side surface side (left side) of the body portion 31b 2 in the gate length direction of the second gate electrode 31B, as shown in FIG. 32B.
  • the first portion 25B 5- L and the second portion 25B 5- R located on the other side surface side (right side) of the body portion 31b 2 are included.
  • the width of the second portion 25B 5- R of the second cavity portion 25B 5 is the width of the first portion 25B 5-R.
  • the second cavity portion 25B 5 is wider than the body portion 31b 2 of the second gate electrode 31B and the second gate opening 27B 1 in the gate length direction (longitudinal direction) of the second gate electrode 31B. Then, as shown in FIG. 32B, the width W 2 of the second cavity portion 25B 5 is wider than the width W 1 of the first cavity portion 25A 3 shown in FIG. 32A. That is, the second cavity portion 25B 5 is wider than the first cavity portion 25A 3.
  • the first insulating film 22 is embedded between the first main electrode 16A and the first cavity 25A 3.
  • the stopper opening 21A 3 is provided.
  • the first stopper opening 21A 3 extends along the longitudinal direction of one of the first main electrodes 16A.
  • a first stopper opening 21A 4 in which a second insulating film 22 is embedded is provided between the other first main electrode 17A and the first cavity portion 25A 3 .
  • the first stopper opening 21A 4 extends along the longitudinal direction of the other first main electrode 17A.
  • a second insulating film 22 is embedded between the second main electrode 16B and the second cavity 25B 5.
  • An opening 21B 3 for a stopper is provided.
  • the second stopper opening 21B 3 extends along the longitudinal direction of one of the second main electrodes 16B.
  • the second insulating film 22 located inside each of the pair of first stopper openings 21A 3 and 21A 4 is formed of an insulating film having a higher etching rate than the first insulating film 21. Therefore, it functions as an etching stopper when the first insulating film 21 is etched to form the first cavity portion 25A 3.
  • the second insulating film 22 located inside the second stopper opening 21B 3 is formed of an insulating film having an etching rate higher than that of the first insulating film 21, the first insulating film 21 is etched. As a result, it functions as an etching stopper when forming the second cavity portion 25B 5.
  • the semiconductor device 1D according to the fifth embodiment the same effect as that of the semiconductor device 1 according to the first embodiment described above can be obtained.
  • FIGS. 32A and 32B Although a wiring layer and other insulating layers are provided on the upper layer of the insulating layer 20, the wiring layer and other insulating layers above the insulating layer 20 are not shown in FIGS. 32A and 32B. ..
  • FIGS. 33A to 37B show a step of forming the first field effect transistor Q7 in the first active region 10A of the semiconductor substrate 10, and FIGS. 33B, 34B, 35B and 36B.
  • FIG. 37B shows a step of forming the second field effect transistor Q8 in the second active region 10B of the semiconductor substrate 10.
  • the first field effect transistor Q7 and the second field effect transistor Q8 are formed by the same process.
  • first stopper openings 21A 3 and 21A 4 that are separated from each other by the first insulating film 21 on the first active region 10A of the main surface of the semiconductor substrate 10 are provided.
  • the second stopper opening 21B 3 is formed in the first insulating film 21 on the second active region 10B of the main surface of the semiconductor substrate 10.
  • the pair of first stopper openings 21A 3 and 21A 4 and the second stopper opening 21B 3 are performed using well-known photolithography techniques and anisotropic dry etching techniques.
  • the pair of first stopper openings 21A 3 and 21A 4 are arranged between the pair of first main electrodes 16A and 17A.
  • one first stopper opening 21A3 extends along one first main electrode 16A
  • the other first stopper opening 21A4 extends along the other first main electrode 17A
  • the second stopper opening 21B 3 is arranged between the pair of second main electrodes 16B and 17B.
  • the second stopper opening 21B 3 is eccentric to any one of the pair of second main electrodes 16B and 17B, and in this fifth embodiment, to one second main electrode 16B, and the other second main electrode 16B. It extends along.
  • a second insulating film 22 is formed on the first active region 10A and the second active region 10B via the first insulating film 21.
  • the second insulating film 22 is formed of an insulating film having a high etching selectivity with respect to the first insulating film 21.
  • an Al 2 O 3 film is formed as the first insulating film 21 by the ALD (Atomic Vapor Deposition) method.
  • a SiO 2 film is formed as the second insulating film 22 by the CVD method.
  • a pair of first stopper openings 21A 3 and 21A 4 are formed in the second insulating film 22 on the first active region 10A of the main surface of the semiconductor substrate 10 in a plan view.
  • a second opening 24A 1 is formed between the two, and a second insulating film 22 on the second active region 10B of the main surface of the semiconductor substrate 10 is adjacent to the second stopper opening 21B 3.
  • the opening 24B 1 is formed.
  • the first opening 24A 1 and the second opening 24B 1 are formed by etching the second insulating film 22 using a well-known photolithography technique and a well-known dry etching technique having high directivity.
  • the first opening 24A 1 is formed at a central position between the pair of first main electrodes 16A and 17A in a plan view, in other words, between the pair of first stopper openings 21A 3 and 21A 4. It is formed by a long planar pattern along the longitudinal direction of the pair of first main electrodes 16A and 17A.
  • the second opening 24B 1 is a second stopper between the pair of second main electrodes 16B and 17B in a plan view, in other words, between the second stopper opening 21B 3 and the other second main electrode 17B.
  • the opening 21B is formed eccentrically on the 3 side, and is formed by a long flat pattern along the longitudinal direction of the pair of second main electrodes 16B and 17B.
  • FIG. 36A and FIG. 36B first wide than the opening 24A 1 by etching the first insulating film 21 on the first active region 10A of the semiconductor substrate 10 through the first opening 24A 1
  • the width is wider than that of the first cavity 25A 3.
  • the second cavity portion 25B 5 of the above is formed.
  • the first cavity 25A 3 and the second cavity 25B 5 etch the first insulating film 21 by isotropic wet etching with less damage to the main surface of the semiconductor substrate 10, that is, the surface of the barrier layer 13. Formed by.
  • wet etching of the first insulating film 21 is performed under the condition that an etching selection ratio can be obtained with respect to the second insulating film 22 as in the first embodiment described above.
  • the second insulating film 22 having a high etching selectivity with respect to the first insulating film 21 is provided ahead of the direction in which the first cavity 25A 3 expands, the first cavity 25A 3 Excessive expansion in the width direction (horizontal direction) can be suppressed.
  • the second insulating film 22 having a high etching selectivity with respect to the first insulating film 21 is provided at the tip in the direction in which the second cavity 25B 5 expands, the width of the second cavity 25B 5 is wide.
  • the width of the first cavity 25A 3 can be controlled by the second insulating film 22 embedded in each of the pair of first stopper openings 21A 3 and 21A 4 , and the width of the second cavity 25B 5 can be controlled.
  • the width can be controlled by the second insulating film 22 embedded in the second stopper opening 21B 3.
  • the same steps as those shown in FIGS. 14A and 14B of the first embodiment are performed, and as shown in FIGS. 37A and 37B, the inside of the first cavity 25A 3 and the second cavity 25B are performed.
  • the first insulating film 21, the second insulating film 22, and the main surface of the semiconductor substrate 10 are covered, and in the first opening 24A 1 and the second of the second insulating film 22.
  • a third insulating film 26 that covers each side wall in the opening 24B 1 and covers the second insulating film 22 is formed.
  • an insulating layer 20 including a first insulating film 21, a second insulating film 22, and a third insulating film 26 is formed on the first active region 10A and the second active region 10B of the semiconductor substrate 10. Further, in this step, since each side wall in the first opening 24A 1 and the second opening 24B 2 of the second insulating film 22 is covered with the third insulating film 26, it is more than the first opening 24A 1. together with the first gate opening 27A 1 opening width is narrow is formed, the second gate opening 27B 1 opening width is narrow is formed than the second opening 24B 1. Further, in this step, the first cavity portion 25A 3 and the second cavity portion 25B 5 are surrounded by the third insulating film 26.
  • the second cavity portion 25B is also formed in the first cavity portion 25A 3 and the second cavity portion 25B 5 surrounded by the third insulating film 26.
  • the width W 2 of 5 is wider than the width W 1 of the first cavity 25A 3 (see FIG. 37A).
  • the semiconductor device 1 according to the fifth embodiment is almost completed by forming the wiring layer and the other insulating layer on the insulating layer 20 as in the first embodiment described above.
  • the same effect as the method for manufacturing the semiconductor device 1 according to the first embodiment described above can be obtained.
  • the width of the second portion 25B 5- R is wider than the width of the first portion 25B 5- L, and the left-right asymmetric second cavity portion 25B 5 Can be formed.
  • the width of the first cavity portion 25A 3 can be controlled by the separation distance of the second insulating film 22 embedded in each of the pair of first stopper openings 21A 3 and 21A 4 , and the second cavity portion 25B 5 Since the width of the first cavity portion 25A 3 can be controlled by the second stopper opening 21B 3 , the width of each of the first cavity portion 25A 3 and the second cavity portion 25B 5 can be freely set.
  • the present technology is not limited to this.
  • the present technology can also be applied to the case where a pair of gate electrodes 16A and 17A and a pair of gate electrodes 16B and 17B are formed after the insulating layer 20 is formed.
  • the insulating layer 20, the first insulating layer 20A, and the second insulating layer 20B having the first insulating film 21, the second insulating film 22, and the third insulating film 23 are provided. explained.
  • the present technology is not limited to this.
  • each layer on the upper part of the substrate 10 is an AaN-based compound semiconductor.
  • the present technology is not limited to such a configuration.
  • a compound semiconductor such as GaAs may be used, or a semiconductor layer such as silicon may be used.
  • FIG. 38 shows an example of the configuration of the wireless communication device (wireless communication device 4).
  • the wireless communication device 4 is a mobile phone system having multiple functions such as voice, data communication, and LAN connection.
  • the wireless communication device 4 includes, for example, an antenna ANT, an antenna switch circuit 5, a high power amplifier HPA, a high frequency integrated circuit RFIC (Radio Frequency Integrated Circuit), a baseband unit BB, an audio output unit MIC, and data output. It has a unit DT and an interface unit I / F (for example, wireless LAN (W-LAN; Wireless Local Area Network), Bluetooth (registered trademark), etc.).
  • the high-frequency integrated circuit RFIC and the baseband portion BB are connected by an interface portion I / F.
  • the antenna switch circuit 5 or the high power amplifier HPA includes any of the semiconductor devices 1, 1A, and 1B.
  • the transmission signal output from the baseband portion BB is the high frequency integrated circuit RFIC. It is output to the antenna ANT via the high power amplifier HPA and the antenna switch circuit 5.
  • the received signal is input to the baseband unit BB via the antenna switch circuit 5 and the high frequency integrated circuit RFIC.
  • the signal processed by the baseband unit BB is output from an audio output unit MIC, a data output unit DT, and an output unit such as an interface unit I / F.
  • the wireless communication device 4 includes at least one of the above-mentioned semiconductor devices 1, 1A to 1D.
  • the present technology may have the following configuration.
  • Each of the first field-effect transistor and the second field-effect transistor A pair of main electrodes provided on the main surface of the semiconductor substrate so as to be separated from each other, A cavity provided in the insulating layer between the pair of main electrodes and A head located on the insulating layer and a gate electrode having a body portion that penetrates the insulating layer from the head portion and projects into the cavity portion, and the head portion is wider than the body portion.
  • the insulating layer includes a first insulating film provided on the main surface of the semiconductor substrate, a second insulating film provided on the first insulating film, and the first insulating film in the cavity.
  • the semiconductor device according to any one of (1) to (4) above, wherein the gate electrode is arranged on the main surface of the semiconductor substrate with the third insulating film interposed therebetween.
  • the distance between the pair of main electrodes of the second field-effect transistor is longer than the distance between the pair of main electrodes of the first field-effect transistor, according to any one of (1) to (5) above.
  • Semiconductor device (7) A first field-effect transistor and a second field-effect transistor mounted on the semiconductor substrate, and an insulating layer provided on the main surface of the semiconductor substrate are provided.
  • Each of the first field-effect transistor and the second field-effect transistor A pair of main electrodes provided on the main surface of the semiconductor substrate so as to be separated from each other, A cavity provided in the insulating layer between the pair of main electrodes and A head located on the insulating layer and a gate electrode having a body portion that penetrates the insulating layer from the head portion and projects into the cavity portion, and the head portion is wider than the body portion.
  • An electronic device including a semiconductor device in which the width of the cavity of the second field-effect transistor is different from the width of the cavity of the first field-effect transistor.
  • a second insulating film is formed on the first active region on the main surface of the semiconductor substrate and on the second active region different from the first active region via the first insulating film.
  • a first opening is formed in the second insulating film on the first active region, and a second opening is formed in the second insulating film on the second active region.
  • a first cavity wider than the first opening is formed, and the first insulating film is etched through the second opening.
  • the width of the second cavity is expanded by selectively etching the first insulating film through the second opening.
  • the second insulation is formed through the second opening in a state where the first opening is covered with a mask and a part of the second opening and the second cavity in the width direction are filled with the mask.
  • the second insulating film is an insulating film having a higher etching selectivity with respect to the first insulating film.
  • the etching of the first insulating film is performed by wet etching in which an etching selectivity can be obtained with respect to the second insulating film.
  • a second insulating film is formed on the first active region on the main surface of the semiconductor substrate and on the second active region different from the first active region via the first insulating film.
  • a first opening is formed in the second insulating film on the first active region, and a second opening and a third opening adjacent to each other are formed in the second insulating film on the second active region.
  • a pair of first etching stopper portions are formed on one end side and the other end side of the first insulating film on the first active region in the width direction, and the width direction of the first insulating film on the second active region is formed.
  • a pair of second etching stopper portions having a longer separation distance than the separation distance of the pair of first etching stopper portions are formed on one end side and the other end side of the above.
  • a first opening is formed in the second insulating film on the first active region, and a second opening is formed in the second insulating film on the second active region.
  • a first insulating film is formed on the first active region on the main surface of the semiconductor substrate and on the second active region different from the first active region.
  • a pair of first stopper openings separated from each other are formed in the first insulating film on the first active region, and a second stopper opening is formed in the first insulating film on the second active region.
  • a second insulating film is formed on the first active region and on the second active region via the first insulating film so as to embed the inside of the pair of first stopper openings and the second stopper opening.
  • a first opening is formed in the insulating film between the pair of stopper openings, and a second opening adjacent to the second stopper opening is formed in the second insulating film on the second active region.

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Abstract

平面サイズが異なる電界効果トランジスタの各々のオン抵抗を低減する。半導体装置は、半導体基体に搭載された第１及び第２電界効果トランジスタと半導体基体の主面上に設けられた絶縁層とを備えている。そして、第１及び第２電界効果トランジスタのそれぞれは、半導体基体の主面上に互いに離間して設けられた一対の主電極と、一対の主電極間において絶縁層に設けられた空洞部と、絶縁層上に位置する頭部及び頭部から絶縁層を貫通して空洞部に突出する胴部を有し、かつ頭部が胴部よりも幅広のゲート電極とを備えている。そして、第２電界効果トランジスタの空洞部の幅は、第１電界効果トランジスタの空洞部の幅と異なる。

Description

半導体装置及びその製造方法、並びに電子機器
　本技術（本開示に係る技術）は、半導体装置及びその製造方法に関し、特に、電界効果トランジスタを有する半導体装置及びその製造方法、並びに電子機器に適用して有効な技術に関するものである。
　半導体装置として、化合物半導体基体に電界効果トランジスタを搭載した半導体装置が注目されている。特許文献１及び２には、ソース電極及びドレイン電極として機能する一対の主電極間においてゲート電極のゲート長方向の両側の絶縁層に低誘電率領域としての空洞部を設けた電界効果トランジスタが開示されている。この電界効果トランジスタによれば、ゲート電極と一方の主電極（ソース電極）との間に付加される寄生容量（Ｃｇｓ）、及び、ゲート電極と他方の主電極（ドレイン電極）との間に付加される寄生容量（Ｃｇｄ）を低減できるため、電界効果トランジスタの低オン抵抗化を図ることが可能である。
特開平０９－０２７５０５号公報 特開平１１－３５４５４２号公報
　ところで、移動体通信システムなどにおける無線通信装置では、高周波スイッチを構成する第１電界効果トランジスタと、高周波パワーアンプを構成する第２電界効果トランジスタとで平面サイズが異なっており、第２電界効果トランジスタの方の平面サイズが大きい。具体的には、第２電界効果トランジスタの方の主電極間の長さや、ゲート電極のゲート幅方向の長さが長い。これは、高周波スイッチを構成する第１電界トランジスタでは、一対の主電極の離間距離を短くして抵オン抵抗化が求められ、高周波パワーアンプを構成する第２電界効果トランジスタでは、一対の主電極の離間距離を長くしてデバイス耐圧を高くすることが求められるためである。このような平面サイズが異なる電界効果トランジスタを同一の半導体基体に混載し、無線通信装置での小型化を図ることが望まれていた。
　しかしながら、空洞部を有し、かつ平面サイズが異なる電界効果トランジスタを混載する場合のプロセスが確立されておらず、異なる平面サイズの電界効果トランジスタの各々のオン抵抗を低減することが困難であった。
　本技術は、平面サイズが異なる電界効果トランジスタの各々のオン抵抗を低減することが可能な半導体装置及びその製造方法、並びに半導体装置を備えた電子機器を提供することを目的とする。
　本技術の一態様に係る半導体装置は、
　半導体基体に搭載された第１電界効果トランジスタ及び第２電界効果トランジスタと、上記半導体基体の主面上に設けられた絶縁層と、を備え、
　上記第１電界効果トランジスタ及び上記第２電界効果トランジスタのそれぞれは、
　上記半導体基体の主面上に互いに離間して設けられた一対の主電極と、
　上記一対の主電極間において上記絶縁層に設けられた空洞部と、
　上記絶縁層上に位置する頭部及び上記頭部から上記絶縁層を貫通して上記空洞部に突出する胴部を有し、かつ上記頭部が上記胴部よりも幅広のゲート電極と、を備え、
　上記第２電界効果トランジスタの上記空洞部の幅は、上記第１電界効果トランジスタの上記空洞部の幅と異なる。
　本技術の他の態様に係る電子機器は、上記半導体装置を備える。
　本技術の他の態様に係る半導体装置の製造方法は、
　半導体基体の主面の第１活性領域上及び上記第１活性領域とは異なる第２活性領域上に第１絶縁膜を介して第２絶縁膜を形成し、
　上記第１活性領域上の上記第２絶縁膜に第１開口部を形成すると共に、上記第２活性領域上の上記第２絶縁膜に第２開口部を形成し、
　上記第１開口部を通して上記第１絶縁膜をエッチングすることにより、上記第１開口部よりも幅広の第１空洞部を形成すると共に、上記第２開口部を通して上記第１絶縁膜をエッチングすることにより、上記第２開口部よりも幅広の第２空洞部を形成し、
　上記第２開口部を通して上記第１絶縁膜を選択的にエッチングすることにより、上記第２空洞部の幅を拡張する。
　本技術の他の態様に係る半導体装置の製造方法は、
　半導体基体の主面の第１活性領域上及び上記第１活性領域とは異なる第２活性領域上に第１絶縁膜を介して第２絶縁膜を形成し、
　上記第１活性領域上の上記第１絶縁膜の幅方向の一端側及び他端側に一対の第１エッチングストッパ部を形成すると共に、上記第２活性領域上の上記第１絶縁膜の幅方向の一端側及び他端側に上記一対の第１エッチングストッパ部の離間距離よりも離間距離が長い一対の第２エッチングストッパ部を形成し、
　上記第１活性領域上の上記第２絶縁膜に第１開口部を形成すると共に、上記第２活性領域上の上記第２絶縁膜に第２開口部を形成し、
　上記第１開口部を通して上記第１絶縁膜をエッチングすることにより、上記第１開口部よりも幅広の第１空洞部を形成すると共に、上記第２開口部を通して上記第１絶縁膜をエッチングすることにより、上記第１空洞部よりも幅広の第２空洞部を形成する。
本技術の第１実施形態に係る半導体装置の一構成例を示すチップレイアウト図である。 図１の半導体チップに搭載された第１トランジスタの一構成例を模式的に示す平面図である。 図１のII－II切断線に沿った断面構造の一構成例を模式的に示す断面図である。 図１の半導体チップに搭載された第２トランジスタの一構成例を模式的に示す平面図である。 図４のIII－III切断線に沿った断面構造の一構成例を模式的に示す断面図である。 図３の第１トランジスタ及び図５の第２トランジスタが同一の半導体基体に搭載された状態を模式的に示す断面図である。 本技術の第１実施形態に係る半導体装置の製造方法の工程断面図である。 本技術の第１実施形態に係る半導体装置の製造方法の工程断面図である。 図７Ａに引き続く工程断面図である。 図７Ｂに引き続く工程断面図である。 図８Ａに引き続く工程断面図である。 図８Ｂに引き続く工程断面図である。 図９Ａに引き続く工程断面図である。 図９Ｂに引き続く工程断面図である。 図１０Ａに引き続く工程断面図である。 図１０Ｂに引き続く工程断面図である。 図１１Ａに引き続く工程断面図である。 図１１Ｂに引き続く工程断面図である。 図１２Ａに引き続く工程断面図である。 図１２Ｂに引き続く工程断面図である。 図１３Ａに引き続く工程断面図である。 図１３Ｂに引き続く工程断面図である。 図１４Ａに引き続く工程断面図である。 図１４Ｂに引き続く工程断面図である。 本技術の第２実施形態に係る半導体装置において、半導体チップに搭載された第１トランジスタの一構成例を模式的に示す断面図である。 本技術の第２実施形態に係る半導体装置において、半導体チップに搭載された第２トランジスタの一構成例を模式的に示す断面図である。 本技術の第２実施形態に係る半導体装置の製造方法の工程断面図である。 本技術の第２実施形態に係る半導体装置の製造方法の工程断面図である。 図１７Ａに引き続く工程断面図である。 図１７Ｂに引き続く工程断面図である。 図１８Ａに引き続く工程断面図である。 図１８Ｂに引き続く工程断面図である。 図１９Ａに引き続く工程断面図である。 図１９Ｂに引き続く工程断面図である。 本技術の第３実施形態に係る半導体装置の電力用スイッチ部に搭載された第１トランジスタの一構成例を模式的に示す断面図である。 本技術の第３実施形態に係る半導体装置の増幅用パワーアンプ部に搭載された第２トランジスタの一構成例を模式的に示す断面図である。 本技術の第３実施形態に係る半導体装置の製造方法の工程断面図である。 本技術の第３実施形態に係る半導体装置の製造方法の工程断面図である。 図２２Ａに引き続く工程断面図である。 図２２Ｂに引き続く工程断面図である。 図２３Ａに引き続く工程断面図である。 図２３Ｂに引き続く工程断面図である。 本技術の第４実施形態に係る半導体装置の電力用スイッチ部に搭載された第１トランジスタの一構成例を模式的に示す断面図である。 本技術の第４実施形態に係る半導体装置の増幅用パワーアンプ部に搭載された第２トランジスタの一構成例を模式的に示す断面図である。 本技術の第４実施形態に係る半導体装置の製造方法の工程断面図である。 本技術の第４実施形態に係る半導体装置の製造方法の工程断面図である。 図２６Ａに引き続く工程断面図である。 図２６Ｂに引き続く工程断面図である。 図２７Ａに引き続く工程断面図である。 図２７Ｂに引き続く工程断面図である。 図２８Ａに引き続く工程断面図である。 図２８Ｂに引き続く工程断面図である。 図２９Ａに引き続く工程断面図である。 図２９Ｂに引き続く工程断面図である。 図３０Ａに引き続く工程断面図である。 図３０Ｂに引き続く工程断面図である。 本技術の第５実施形態に係る半導体装置の電力用スイッチ部に搭載された第１トランジスタの一構成例を模式的に示す断面図である。 本技術の第５実施形態に係る半導体装置の増幅用パワーアンプ部に搭載された第２トランジスタの一構成例を模式的に示す断面図である。 本技術の第５実施形態に係る半導体装置の製造方法の工程断面図である。 本技術の第５実施形態に係る半導体装置の製造方法の工程断面図である。 図３３Ａに引き続く工程断面図である。 図３３Ｂに引き続く工程断面図である。 図３４Ａに引き続く工程断面図である。 図３４Ｂに引き続く工程断面図である。 図３５Ａに引き続く工程断面図である。 図３５Ｂに引き続く工程断面図である。 図３６Ａに引き続く工程断面図である。 図３６Ｂに引き続く工程断面図である。 本技術の半導体装置が適用された無線通信装置の構成の一例を示すブロック図である。
　以下、図面を参照して本技術の実施形態を詳細に説明する。
　なお、本技術の実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
　また、各図面は模式的なものであって、現実のものとは異なる場合がある。また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。すなわち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　（第１実施形態）
　この第１実施形態では、ソース電極とドレイン電極との離間距離が異なる電界効果トランジスタとして、高周波スイッチに使用される第１電界効果トランジスタと、高周波パワーアンプに使用される第２電界効果トランジスタとを同一の半導体基体に混載する半導体装置に本技術を適用した一例について説明する。
　＜半導体装置の構成＞
　図１に示すように、本技術の第１実施形態に係る半導体装置１は、平面視したときの二次元平面形状が方形の半導体チップ２を主体に構成されている。半導体チップ２は、高周波パワーアンプ部ＰＡ、高周波ローノイズアンプ部ＬＮＡ、高周波フィルタ部ＢＰＦ及び高周波スイッチ部ＳＷを備えている。高周波スイッチ部ＳＷには、高周波スイッチを構成する素子として、図２、図３及び図６に示す第１電界効果トランジスタＱ１が搭載されている。高周波パワーアンプ部ＰＡには、高周波パワーアンプを構成する素子として、図４、図５及び図６に示す第２電界効果トランジスタＱ２が搭載されている。
　この第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ２は平面サイズが異なっており、第２電界効果トランジスタＱ２の平面サイズの方が第１電界効果トランジスタＱ１の平面サイズよりも大きい。具体的には、図４及び図２に示すように、第２電界効果トランジスタＱ２のソース電極及びドレイン電極として機能する一対の第２主電極１６Ｂ及び１７Ｂの離間距離Ｌ２の方が、第１電界効果トランジスタＱ１のソース電極及びドレイン電極として機能する一対の第１主電極１６Ａ及び１７Ａの離間距離Ｌ１よりも長い。
　半導体チップ２は、図３、図５及び図６に示すように、半導体基体１０と、この半導体基体１０の主面上に設けられた絶縁層２０とを備えている。
　半導体基体１０は、基板１１と、この基板１１上に設けられたバッファ層１１ａと、このバッファ層１１ａ上に設けられたチャネル層１２と、このチャネル層１２上に設けられたバリア層（障壁層）１３とを備えている。そして、半導体基体１０の主面には、非活性領域１５で区画され、かつ互いに絶縁分離された第１活性領域１０Ａ及び第２活性領域１０Ｂが設けられている。非活性領域１５は、例えば不純物としてボロン（Ｂ＋）イオンが拡散した不純物拡散領域で構成されている。そして、非活性領域１５は、図３及び図５に示すように、半導体基体１０の主面から深さ方向に、後述する二次元電子ガス（２ＤＥＧ：Ｔwo Ｄimensional Ｅlectron Ｇas）層１４よりも深く形成されている。イオン注入以外の方法により、活性領域間の絶縁分離（素子分離）を行うようにしてもよい。例えば、ドライエッチングによりチャネル層１２を分断し、活性領域間の絶縁分離を行うようにしてもよい。
　基板１１は、半導体材料で構成されている。このような基板１１は、例えばＩＩＩ－Ｖ族化合物半導体材料で構成されている。基板１１には、例えば半絶縁性の単結晶ＧａＮ（窒化ガリウム）基板が用いられる。チャネル層１２の格子定数と異なる格子定数を有する基板材料を基板１１に用いることも可能である。このような基板１１の構成材料としては、例えば、ＳｉＣ（シリコンカーバイド），サファイアまたはＳｉ（シリコン）等が挙げられる。このとき、基板１１とチャネル層１２との間のバッファ層１１ａにより、格子定数が調整される。
　バッファ層１１ａは、例えば基板１１上にエピタキシャル成長させた化合物半導体層で構成され、基板１１に対して、良好に格子整合する化合物半導体を用いて構成される。例えば、単結晶ＧａＮ基板からなる基板１１上には、不純物を添加しないｕ－ＧａＮ（ｕ－は不純物を添加していないことを表す；以下同様）のエピタキシャル成長層が設けられている。基板１１の格子定数とチャネル層１２の格子定数とが異なるとき、基板１１とチャネル層１２との間にバッファ層１１ａを設けることにより、チャネル層１２の結晶状態を良好にし、かつ、ウェハの反りを抑えることができる。例えば、基板１１をＳｉにより構成し、チャネル層１２をＧａＮにより構成するとき、バッファ層１１ａには、例えば、ＡｌＮ（窒化アルミニウム），ＡｌＧａＮ（窒化アルミニウムガリウム）またはＧａＮ等を用いることができる。バッファ層１１ａは単層により構成してもよく、あるいは積層構造を有していてもよい。バッファ層１１ａが３元系の材料により構成されるとき、バッファ層１１ａ内で各々の組成を徐々に異ならせるようにしてもよい。
　バッファ層１１ａとバリア層１３との間のチャネル層１２は、ソース電極とドレイン電極との間の電流通路である。このチャネル層１２には、バリア層１３との分極によりキャリアが蓄積されるようになっており、バリア層１３との接合面（ヘテロ接合界面）近傍に２次元電子ガス（２ＤＥＧ：Two Dimensional Electron gas）層１４が設けられている。このようなチャネル層１２は、バリア層１３との分極によりキャリアが蓄積されやすい化合物半導体材料により構成されていることが好ましい。例えば、チャネル層１２は、バッファ層１１ａ上にエピタキシャル成長させたＧａＮにより構成されている。チャネル層１２は、不純物を添加しないｕ－ＧａＮにより構成するようにしてもよい。ｕ－ＧａＮにより構成されたチャネル層１２では、チャネル層１２内でのキャリアの不純物散乱が抑えられるので、キャリアの移動度を高めることができる。
　図３、図５及び図６に示すように、絶縁層２０は、半導体基体１０の主面上に設けられた第１絶縁膜２１と、この第１絶縁膜２１上に設けられた第２絶縁膜２２と、この第２絶縁膜２２上に設けられた第３絶縁膜２６とを有している。第１絶縁膜２１としては、例えば酸化アルミニウム（Ａｌ３Ｏ２）膜が用いられている。第２絶縁膜２２としては、第１絶縁膜２１に対してエッチング選択比が高い例えば酸化シリコン（ＳｉＯ２）膜が用いられている。第１絶縁膜２１及び第２絶縁膜２２は例えば５０ｎｍ程度の膜厚で形成されている。
　第３絶縁膜２６は、後述する第１空洞部２５Ａ１内及び第２空洞部２５Ｂ１内において、第１絶縁膜２１、第２絶縁膜２２、及び半導体基体１０の主面（バリア層１３）を覆うようにして形成されている。第３絶縁膜２６は、第１空洞部２５Ａ１及び第２空洞部２５Ｂ１に露出しているバリア層１３、第１絶縁膜２１及び第２絶縁膜２２に対して絶縁性を有し、かつイオンなどの不純物よりバリア層１３を保護し、加えて、バリア層１３との間に良好な界面を形成してデバイス特性の劣化を抑制する材料で形成されている。例えば、第３絶縁膜２６は、半導体基体１０の主面側から、１０ｎｍ程度の膜厚からなるＡｌ２Ｏ３膜及び酸化ハフニウム（ＨｆＯ２）膜がこの順で積層された積層膜で形成されている。第３絶縁膜２６としては、Ａｌ２Ｏ３膜又はＨｆＯ２膜の単一膜で形成してもよい。
　図２、図３及び図６に示すように、第１電界効果トランジスタＱ１は、半導体基体１０の主面の第１活性領域１０Ａに構成されている。第１電界効果トランジスタＱ１は、バッファ層１１ａと、チャネル層１２と、バリア層１３と、二次元電子ガス層１４と、を備えている。また、第１電界効果トランジスタＱ１は、半導体基体１０の主面の第１活性領域１０Ａ上に互いに離間して設けられ、かつソース電極及びドレイン電極として機能する一対の第１主電極１６Ａ及び１７Ａと、この一対の第１主電極１６Ａと第１主電極１７Ａとの間において絶縁層２０に設けられた第１空洞部２５Ａ１と、を備えている。また、第１電界効果トランジスタＱ１は、絶縁層２０上に位置する頭部３１ａ１及びこの頭部３１ａ１から絶縁層２０を貫通して第１空洞部２５Ａ１に突出する胴部３１ａ２を有し、かつ頭部３１ａ１が胴部３１ａ２よりも幅広の第１ゲート電極３１Ａを備えている。すなわち、この第１実施形態の第１電界効果トランジスタＱ１は、ＧａＮ系ヘテロＦＥＴ（ＨＦＥＴ：Ｈetero Ｆield Ｅffect Ｔransistor）である。
　図２に示すように、第１ゲート電極３１Ａは平面視したときの形状が長尺状になっており、ゲート幅（Ｗｇ）がゲート長（Ｌｇ）よりも長くなっている。そして、第１ゲート電極３１Ａは、第１活性領域１０Ａ及び非活性領域１５に亘って延伸している。そして、図３及び図６に示すように、第１ゲート電極３１Ａは、頭部３１ａ１が第３絶縁膜２６上に位置し、この頭部３１ａ１と一体の胴部３１ａ２が絶縁層２０に設けられた第１ゲート開口部２７Ａ１を通して第１空洞部２５Ａ１に突出している。
　図２、図３及び図６に示すように、一対の第１主電極１６Ａ及び１７Ａは、第１ゲート電極３１Ａを間に配置した状態で第１ゲート電極３１Ａのゲート長方向（第１ゲート電極３１Ａの短手方向，幅方向）に互いに離間している。そして、一対の第１主電極１６Ａ及び１７Ａは、第１ゲート電極３１Ａのゲート幅方向（第１ゲート電極３１Ａの長手方向，長さ方向）において、第１活性領域１０Ａ及び非活性領域１５に亘って延伸している。
　図２に示すように、第１空洞部２５Ａ１は、平面視したときの平面パターンが第１ゲート電極３１Ａの胴部３１ａ２を囲む環状平面パターンになっている。したがって、第１空洞部２５Ａ１は、図３に示すように、第１ゲート電極３１Ａのゲート長方向において、胴部３１ａ２の一側面側（左側）に位置する第１部分２５Ａ１－Ｌと、胴部３１ａ２の他側面側（右側）に位置する第２部分２５Ａ１－Ｒと、を含む。そして、この第１実施形態では、第１空洞部２５Ａ１は、第１部分２５Ａ１－Ｌ及び第２部分２５Ａ１－Ｒの各々の幅がほぼ同一の左右対称で構成されている。第１空洞部２５Ａ１は、第１ゲート電極３１Ａのゲート長方向において、第１ゲート電極３１Ａの胴部３１ａ２及び第１ゲート開口部２７Ａ１よりも幅広になっている。
　図４、図５及び図６に示すように、第２電界効果トランジスタＱ２は、半導体基体１０の主面の第１活性領域１０Ａとは異なる第２活性領域１０Ｂに構成されている。第２電界効果トランジスタＱ２は、バッファ層１１ａと、チャネル層１２と、バリア層１３と、二次元電子ガス層１４と、を備えている。また、第２電界効果トランジスタＱ２は、半導体基体１０の主面の第２活性領域１０Ｂ上に互いに離間して設けられ、かつ離間距離Ｌ２（図４及び図６参照）が第１電界効果トランジスタＱ１の一対の第１主電極１６Ａ及び１７Ａの離間距離Ｌ１（図２及び図６参照）よりも長い一対の第２主電極１６Ｂ及び１７Ｂと、この一対の第２主電極１６Ｂと１７Ｂとの間において絶縁層２０に設けられた第２空洞部２５Ｂ１と、を備えている。一対の第２主電極１６Ｂ及び１７Ｂは、ソース電極及びドレイン電極として機能する。また、第２電界効果トランジスタＱ２は、絶縁層２０上に位置する頭部３１ｂ１及び頭部３１ｂ１から絶縁層２０を貫通して第２空洞部２５Ｂ１に突出する胴部３１ｂ２を有し、かつ頭部３１ｂ１が胴部３１ｂ２よりも幅広の第２ゲート電極３１Ｂを備えている。すなわち、この第１実施形態の第２電界効果トランジスタＱ２も、第１電界効果トランジスタＱ１と同様に、ＧａＮ系ヘテロＦＥＴである。
　図４に示すように、第２ゲート電極３１Ｂは、平面視したときの形状が長尺状になっており、ゲート幅がゲート長よりも長くなっている。そして、第２ゲート電極３１Ｂは、第２活性領域１０Ｂ及び非活性領域１５に亘って延伸している。そして、第２ゲート電極３１Ｂは、頭部３１ｂ１が第３絶縁膜２６上に位置し、この頭部３１ｂ１と一体の胴部３１ｂ２が絶縁層２０に設けられた第２ゲート開口部２７Ｂ１を通して第２空洞部２５Ｂ１に突出している。
　図４、図５及び図６に示すように、一対の第２主電極１６Ｂ及び１７Ｂは、第２ゲート電極３１Ｂを間に配置した状態で第２ゲート電極３１Ｂのゲート長方向（第２ゲート電極３１Ｂの短手方向，幅方向）に互いに離間している。そして、一対の第２主電極１６Ｂ及び１７Ｂは、第２ゲート電極３１Ｂのゲート幅方向（第２ゲート電極３１Ｂの長手方向，長さ方向）において、第２活性領域１０Ｂ及び非活性領域１５に亘って延伸している。
　図４に示すように、第２空洞部２５Ｂ１は、平面視したときの平面パターンが第２ゲート電極３１Ｂの胴部３１ｂ２を囲む環状平面パターンになっている。したがって、第１空洞部２５Ａ１と同様に第２空洞部２５Ｂ１も、図５に示すように、第２ゲート電極３１Ｂのゲート長方向において、胴部３１ｂ２の一側面側（左側）に位置する第１部分２５Ｂ１－Ｌと、胴部３１ｂ２の他側面側（右側）に位置する第２部分２５Ｂ１－Ｒと、を含む。この第１実施形態では、これに限定されないが、第２空洞部２５Ｂ１は、第１部分２５Ｂ１－Ｌ及び第２部分２５Ｂ１－Ｒの各々の幅がほぼ同一の左右対称で構成されている。
　第２空洞部２５Ｂ１は、第２ゲート電極３１Ｂのゲート長方向において、第２ゲート電極３１Ｂの胴部３１ｂ２及び第２ゲート開口部２７Ｂ１よりも幅広になっている。そして、図６に示すように、第２空洞部２５Ｂ１の幅Ｗ２は、第１空洞部２５Ａ１の幅Ｗ１よりも広くなっている。すなわち、第２空洞部２５Ｂ１は、第１空洞部２５Ａ１よりも幅広になっている。
　ここで、第２空洞部２５Ｂ１の幅Ｗ２とは、第２ゲート電極３１Ｂのゲート長方向に沿う長さであり、第１空洞部２５Ａ１の幅Ｗ１とは、第１ゲート電極３１Ａのゲート長方向に沿う長さである。この第１実施形態では、これに限定されないが、第１ゲート電極３１Ａ及び第２ゲート電極３１Ｂは同一方向に延伸しており、図６に示すように、第１ゲート電極３１Ａ及び第２ゲート電極３１Ｂの各々の短手方向が同一方向になっている。
　第１空洞部２５Ａ１及び第２空洞部２５Ｂ１の各々は、内部に不活性ガスが充填、若しくは内部が真空状態になっており、周囲の第１絶縁膜２１、第２絶縁膜２２及び第３絶縁膜２６よりも誘電率が低い低誘電率領域となっている。
　図６に示すように、第１ゲート電極３１Ａ及び第２ゲート電極３１Ｂは、第３絶縁膜２６上に設けられている。第１ゲート電極３１Ａ及び第２ゲート電極３１Ｂは、例えば半導体基体１０側からニッケル（Ｎｉ）膜、及び金（Ａｕ）膜を順次積層した積層膜で構成されている。
　一対の第１主電極１６Ａ及び１７Ａは、第１活性領域１０Ａにおいてバリア層１３とオーミック接合されている。一対の第２主電極１６Ｂ及び１７Ｂは、第２活性領域１０Ｂにおいてバリア層１３とオーミック接合されている。一対の第１主電極１６Ａ及び１７Ａ、並びに一対の第２主電極１６Ｂ及び１７Ｂは、例えば半導体基体１０側からチタン（Ｔｉ）膜、Ａｌ膜、Ｎｉ膜、及びＡｕ膜を順次積層した積層膜で構成されている。
　第１及び第２電界効果トランジスタＱ１，Ｑ２は、例えば閾値電圧が負電圧であるデプレッション型の場合、ゲート電極（３１Ａ，３１Ｂ）にゲート電圧Ｖｇを印加すると、ゲート電極（３１Ａ，３１Ｂ）直下のチャネル層１２の表層部におけるキャリア欠乏領域のキャリア数が減少し、チャネル層１２における電子数が低減して、ドレイン電流Ｉｄがほとんど流れなくなる。そして、ゲート電極（３１Ａ，３１Ｂ）に正のゲート電圧Ｖｇを印加すると、キャリア欠乏領域は消失し、バッファ層１２における電子数が増大して、ドレイン電流Ｉｄが変調される。
　この第１実施形態に係る半導体装置１は、上述したように、第１電界効果トランジスタＱ１と、この第１電界効果トランジスタＱ１よりも平面サイズが大きい第２電界効果トランジスタＱ２を同一の半導体基体１０に混載している。そして、第１電界効果トランジスタＱ１は、図６に示すように、第１空洞部２５Ａ１を備えているので、この第１電界効果トランジスタＱ１と同一平面サイズからなり、かつ第１空洞部２５Ａ１を備えていない従来の電界効果トランジスタと比較して、第１ゲート電極３１Ａと一方の第１主電極１６Ａ（例えばソース電極）との間に付加される寄生容量Ｃｇｓ、及び、第１ゲート電極３１Ａと他方の第１主電極１７Ａ（例えばドレイン電極）との間に付加される寄生容量Ｃｇｄを低減でき、これによって低オン抵抗化及びアイソレーション特性の向上を図ることができる。そして、第２電界効果トランジスタＱ２は、図６に示すように、第１空洞部２５Ａ１よりも幅広の第２空洞部２５Ｂ１を備えているので、この第２電界効果トランジスタＱ２と同一平面サイズからなり、かつ第１空洞部２５Ａ１と同一幅広の空洞部を備えた従来の電界効果トランジスタと比較して、第２ゲート電極３１Ｂと一方の第２主電極１６Ｂ（例えばソース電極）との間に付加される寄生容量Ｃｇｓ、及び、第２ゲート電極３１Ｂと他方の第２主電極１７Ｂ（例えばドレイン電極）との間に付加される寄生容量Ｃｇｄを低減でき、これによって低オン抵抗化及び高周波特性の改善を図ることができる。したがって、この第１実施形態に係る半導体装置１によれば、平面サイズが異なる第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ２のオン抵抗化を低減できると共に、各々の用途に応じた特性の向上を実現することができる。
　また、第１電界効果トランジスタＱ１は、高周波スイッチ部ＳＷを構成する素子として使用されている。この場合、第１電界効果トランジスタＱ１は、一対の第１主電極１６Ａ及び１７Ａの離間距離Ｌ１を縮小して平面サイズを小さくすることにより低オン抵抗化を図ることができ、高周波特性を高めることができる。
　一方、第２電界効果トランジスタＱ２は、高周波パワーアンプ部ＰＡを構成する素子として使用されている。この場合、第２電界効果トランジスタＱ２は、一対の第２主電極１６Ｂ及び１７Ｂの離間距離Ｌ２を長くしてデバイス耐圧（ゲート／ドレイン間耐圧）を高める必要があり、第１電界効果トランジスタＱ１と比較して平面サイズが大きくなる。したがって、この第１実施形態の半導体装置１のように、第１電界効果トランジスタＱ１の第１空洞部２５Ａ１よりも第２電界効果トランジスタＱ２の第２空洞部２５Ｂ１を幅広とすることにより、第２電界効果トランジスタＱ２のデバイス耐圧を確保しつつ、低オン抵抗化を図ることができる。
　なお、絶縁層２０の上層には配線層や他の絶縁層が設けられているが、図３、図５及び図６では絶縁層２０よりも上層の配線層や他の絶縁膜の図示を省略している。
　また、この第１実施形態では、第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ２を各々のゲート電極（３１Ａ，３１Ｂ）の短手方向が同一方向となるように配置しているが、各々のゲート電極（３１Ａ，３１Ｂ）の短手方向が異なる方向であってもよい。
　＜半導体装置の製造方法＞
　次に、半導体装置１の製造方法について、図７Ａから図１５Ｂを用いて説明する。図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ及び図１５Ａは、半導体基体１０の第１活性領域１０Ａに第１電界効果トランジスタＱ１を形成する工程を示し、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ及び図１５Ｂは、半導体基体１０の第２活性領域１０Ｂに第２電界効果トランジスタＱ２を形成する工程を示す。第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ２は同一プロセスで形成される。
　まず、図７Ａ及び図７Ｂに示すように、半導体基体１０を準備する。半導体基体１０は、基板１１上にバッファ層１１ａ、チャネル層１２及びバリア層１３がこの順で積層された積層構造になっている。そして、チャネル層１２とバリア層１３との接合界面近傍に二次元電子ガス層１４が設けられている。
　次に、図８Ａ及び図８Ｂに示すように、半導体基体１０の主面に第１活性領域１０Ａ及び第２活性領域１０Ｂを区画及び絶縁分離する非活性領域１５を形成すると共に、半導体基体１０の主面の第１活性領域１０Ａ上にソース電極及びドレイン電極として機能する一対の第１主電極１６Ａ及び１７Ａ、並びに半導体基体１０の主面の第２活性領域１０Ｂ上にソース電極及びドレイン電極として機能する一対の第２主電極１６Ｂ及び１７Ｂを形成する。
　非活性領域１５は、半導体基体１０の主面側の表層部に不純物イオンとして例えばボロン（Ｂ＋）イオンを選択的に注入し、その後、注入されたＢ＋イオンを活性化させる熱処理を施すことによって形成される。
　一対の第１主電極１６Ａ，１７Ａ及び一対の第２主電極１６Ｂ，１７Ｂは、第１活性領域１０Ａ及び第２活性領域１０Ｂを含む半導体基体１０の主面上の全面に半導体基体１０側から例えばＴｉ膜、Ａｌ膜、Ｎｉ膜、及びＡｕ膜をＣＶＤ法やスパッタ法で順次堆積して多層構造の導電膜を形成し、その後、周知のフォトリソグラフィ技術及び指向性の高いドラインエッチング技術を使用して、この導電膜をパターニングすることによって形成される。一対の第１主電極１６Ａ及び１７Ａは、長尺状で形成され、長手方向と直交する短手方向（幅方向）に互いに離間して形成される。一対の第２主電極１６Ｂ及び１７Ｂも、長尺状で形成され、長手方向と直交する短手方向（幅方向）に互いに離間して形成される。そして、一対の第２主電極１６Ｂ及び１７Ｂは、一対の第１主電極１６Ａ及び１７Ａの離間距離Ｌ１よりも長い離間距離Ｌ２で互いに離間して形成される。
　次に、図９Ａ及び図９Ｂに示すように、第１活性領域１０Ａ上及び第２活性領域１０Ｂ上を含む半導体基体１０の主面上の全面に第１絶縁膜２１を形成し、その後、図９Ａ及び図９Ｂに示すように、第１活性領域１０Ａ上及び第２活性領域１０Ｂ上を含む半導体基体１０の主面上の全面に第１絶縁膜２１を介して第２絶縁膜２２を形成する。第２絶縁膜２２は、第１絶縁膜２１に対してエッチング選択比が高い絶縁膜で形成する。換言すれば、第１絶縁膜２１を第２絶縁膜２２に対してエッチング選択比が低い絶縁膜で形成する。例えば、第１絶縁膜２１としてＡＬＤ（Atomic Vapor Deposition）法により酸化アルミニウム（Ａｌ２Ｏ３）膜を成膜し、第２絶縁膜２２としてＣＶＤ（Chemical Vapor Deposition）法により酸化シリコン（ＳｉＯ２）膜を成膜する。
　この工程により、半導体基体１０の主面の第１活性領域１０Ａ及び第２活性領域１０Ｂが第１絶縁膜２１及び第２絶縁膜２２で覆われる。
　次に、図１０Ａ及び図１０Ｂに示すように、半導体基体１０の主面の第１活性領域１０Ａ上の第２絶縁膜２２に第１開口部２４Ａ１を形成すると共に、半導体基体１０の主面の第２活性領域１０Ｂ上の第２絶縁膜２２に第２開口部２４Ｂ１を形成する。第１開口部２４Ａ１及び第２開口部２４Ｂ１は、周知のフォトリソグラフィ技術、及び異方性エッチング技術として指向性の高い周知のドライエッチングを使用して第２絶縁膜２２を選択的にエッチングすることによって形成される。
　第１開口部２４Ａ１は、平面視で一対の第１主電極１６Ａと第１主電極１７Ａとの間に形成され、一対の第１主電極１６Ａ及び１７Ａの長手方向に沿う長尺状平面パターンで形成される。第２開口部２４Ｂ１は、平面視で一対の第２主電極１６Ｂと第２主電極１７Ｂとの間に形成され、一対の第２主電極１６Ｂ及び１７Ｂの長手方向に沿って延伸する長尺状平面パターンで形成される。
　次に、図１１Ａ及び図１１Ｂに示すように、第１開口部２４Ａ１を通して半導体基体１０の第１活性領域１０Ａ上の第１絶縁膜２１をエッチングすることにより第１開口部２４Ａ１よりも幅広の第１空洞部２５Ａ１を形成すると共に、第２開口部２４Ｂ１を通して半導体基体１０の第２活性領域１０Ｂ上の第１絶縁膜２１をエッチングすることにより第２開口部２４Ｂ１よりも幅広の第２空洞部２５Ｂ１を形成する。
　第１空洞部２５Ａ１及び第２空洞部２５Ｂ１は、半導体基体１０の主面、すなわちバリア層１３の表面に対してダメージが少ない等方性のウエットエッチングにより第１絶縁膜２１をエッチングすることによって形成される。第１絶縁膜２１のウエットエッチングは、第２絶縁膜２２に対してエッチング選択比がとれる条件で行う。すなわち、第２絶縁膜２２よりも第１絶縁膜２１の方が速いウエットエッチングレートとなる条件で行う。選択比は大きいほど好ましいが、例えば第１絶縁膜２１と第２絶縁膜２２とのエッチング選択比が１０以上：１の条件で行う。
　次に、図１２Ａ及び図１２Ｂに示すように、半導体基体１０の第２活性領域１０Ｂ上の第２開口部２４Ｂ１を除いて半導体基体１０の第１活性領域１０Ａ上の第１開口部２４Ａ１を覆うマスクＲＭ１を形成する。このマスクＲＭ１は、第１活性領域１０Ａ上及び第２活性領域１０Ｂ上を含む半導体基体１０の主面上の全面に感光性レジスト膜を形成し、その後、この感光性レジスト膜に感光及び現像処理などを施して所定のパターンに加工することによって形成される。
　次に、図１３Ａ及び図１３Ｂに示すように、マスクＲＭ１をエッチングマスクとして使用し、第１開口部２４Ａ１がマスクＲＭ１で覆われた状態で第２開口部２４Ｂ１を通して第１絶縁膜２１を選択的にエッチングすることにより第２空洞部２５Ｂ１の幅を拡張する。第２空洞部２５Ｂ１の拡張は、半導体基体１０の主面、すなわち、バリア層１３の表面に対してダメージが少ない等方性のウエットエッチングにより、第１絶縁膜２１をエッチングすることによって行う。第１絶縁膜２１のウエットエッチングは、第２絶縁膜２２に対してエッチング選択比がとれる条件で行う。例えば、第１絶縁膜２１と第２絶縁膜２２とのエッチング選択比が１０以上：１の条件で行う。
　この工程により、第１空洞部２５Ａ１の幅Ｗ１（図６参照）よりも幅Ｗ２（図６参照）が広い幅広の第２空洞部２５Ｂ１が形成される。
　また、この工程において、第２空洞部２５Ｂ１の幅を選択的に拡張するので、一対の第１主電極１６Ａ及び１７Ａの各々と第１空洞部２５Ａ１との間にそれぞれ第１絶縁膜２１を残存させることができると共に、一対の第２主電極１６Ｂ及び１７Ｂの各々と第２空洞部２５Ｂ１との間にそれぞれ第１絶縁膜２１を残存させることができる。
　次に、マスクＲＭ１を除去した後、図１４Ａ及び図１４Ｂに示すように、第１空洞部２５Ａ１内及び第２空洞部２５Ｂ１内において、第１絶縁膜２１、第２絶縁膜２２、及び半導体基体１０の主面（バリア層１３の表面）を覆い、かつ第２絶縁膜２２の第１開口部２４Ａ１内及び第２開口部２４Ｂ１内の各々の側壁を覆うと共に、第２絶縁膜２２上を覆う第３絶縁膜２６を形成する。第３絶縁膜２６は、例えば、ＡＬＤ法を用いてＡｌ２Ｏ３膜を成膜することにより形成する。ＡＬＤ法は、均質な成膜が可能であるため、バリア層１３、第１絶縁膜２１及び第２絶縁膜２２の露出面が均質な第３絶縁膜２６で被覆される。
　この工程において、半導体基体１０の第１活性領域１０Ａ上及び第２活性領域１０Ｂ上に、第１絶縁膜２１、第２絶縁膜２２及び第３絶縁膜２６を含む絶縁層２０が形成される。
　また、この工程において、第２絶縁膜２２の第１開口部２４Ａ１内及び第２開口部２４Ｂ１内の各々の側壁が第３絶縁膜２６で覆われるため、第１開口部２４Ａ１よりも開口幅が狭い第１ゲート開口部２７Ａ１が形成されると共に、第２開口部２４Ｂ１よりも開口幅が狭い第２ゲート開口部２７Ｂ１が形成される。
　また、この工程において、第１空洞部２５Ａ１及び第２空洞部２５Ｂ１は、第３絶縁膜２６で囲まれる。そして、第３絶縁膜２６は、ほぼ均一な膜厚で形成されるので、第３絶縁膜２６で囲まれた第１空洞部２５Ａ１及び第２空洞部２５Ｂ１においても、第２空洞部２５Ｂ１の幅Ｗ２（図６参照）の方が第１空洞部２５Ａ１の幅Ｗ１（図６参照）よりも広い。
　次に、図１５Ａ及び図１５Ｂに示すように、半導体基体１０の第１活性領域１０Ａ上及び第２活性領域１０Ｂ上を含む第３絶縁膜２６上の全面にゲート材３０を形成する。ゲート材３０は、例えば半導体基体１０側からＮｉ膜及びＡｕ膜を蒸着法で順次堆積することにより形成する。
　この工程において、第１ゲート開口部２７Ａ１内及び第２ゲート開口部２７Ｂ１内にゲート材３０が充填されると共に、第１空洞部２５Ａ１内の第１ゲート開口部２７Ａ１直下の部分、及び、第２空洞部２５Ｂ１の第２ゲート開口部２７Ｂ１直下の部分にゲート材３０が選択的に充填される。
　次に、周知のフォトリソグラフィ技術及び指向性の高いドラインエッチング技術を使用し、ゲート材３０をパターニングして、半導体基体１０の第１活性領域１０Ａ上に第１ゲート電極３１Ａ（図６参照）を形成すると共に、半導体基体１０の第２活性領域１０Ｂ上に第２ゲート電極３１Ｂ（図６参照）を形成する。
　なお、第１ゲート電極３１Ａ及び第２ゲート電極３１Ｂの各々は、リフトオフ法で形成してもよい。
　この工程において、第１ゲート電極３１Ａは、絶縁層２０上に位置する頭部３１ａ１と、この頭部３１ａ１から絶縁層２０を貫通して第１空洞部２５Ａ１に突出する胴部３１ａ２と、を有し、かつ頭部３１ａ１が胴部３１ａ２よりも幅広で形成される。同様に、第２ゲート電極３１Ｂも、絶縁層２０上に位置する頭部３１ｂ１と、この頭部３１ｂ１から絶縁層２０を貫通して第２空洞部２５Ｂ１に突出する胴部３１ｂ２と、を有し、かつ頭部３１ｂ１が胴部３１ｂ２よりも幅広で形成される。
　また、この工程において、第１空洞部２５Ａ１は、第１ゲート電極３１Ａのゲート長方向の両側において空洞幅がほぼ同一の左右対称で形成される。また、第２空洞部２５Ｂ１も、第２ゲート電極３１Ｂのゲート長方向の両側において空洞幅がほぼ同一の左右対称で形成される。
　この工程により、図２、図３及び図６に示す第１電界効果トランジスタＱ１がほぼ完成すると共に、図４、図５及び図６に示す第２電界効果トランジスタＱ２がほぼ完成する。
　この後、絶縁層２０上に配線層及び他の絶縁層を形成することにより、図１から図６に示す半導体装置１がほぼ完成する。
　この第１実施形態に係る半導体装置１の製造方法によれば、第１空洞部２５Ａ１と、この第１空洞部２５Ａ１よりも幅広の第２空洞部２５Ｂ１とを同一プロセスで形成することができる。
　また、この第１実施形態に係る半導体装置１の製造方法によれば、第１電界効果トランジスタＱ１よりも平面サイズが大きい第２電界効果トランジスタＱ２の第２空洞部２５Ｂ１の方の幅を選択的に拡張するので、第１電界効果トランジスタＱ１において、一対の第１主電極１６Ａ及び１７Ａの各々と第１空洞部２５Ａ１との間に第１絶縁膜２１を残すことができるため、第１空洞部２５Ａ１を有する第１電界効果トランジスタＱ１と、第１空洞部２５Ａ１よりも幅広の第２空洞部２５Ｂ１を有し、かつ平面サイズが第１電界効果トランジスタＱ１よりも大きい第２電界効果トランジスタＱ２と、を同一プロセスで形成することができる。
　また、この第１実施形態に係る半導体装置１の製造方法によれば、第１電界効果トランジスタＱ１において、一対の第１主電極１６Ａ及び１７Ａの各々と第１空洞部２５Ａ１との間に第１絶縁膜２１を残すことができるので、第１電界効果トランジスタＱ１の平面サイズを第２電界効果トランジスタＱ２よりも小さくすることができる。これにより、第１電界効果トランジスタＱ１の低オン抵抗化及び高周波特性の向上を図ることができると共に、半導体装置１の小型化を図ることができる。
　また、この第１実施形態に係る半導体装置１の製造方法では、ウエットエッチングにより第１絶縁膜２１をエッチングしているため、半導体基体１０の主面（バリア層１３）へのダメージを抑えることができる。具体的には、エッチング時に半導体基体１０の主面がプラズマに晒されることや、エッチングガス中のイオン等が半導体基体１０中に入ることがないため、オン抵抗の劣化、すなわちシート抵抗の増加や、オフ特性の劣化、すなわちリーク電流の増加や耐圧の低下を引き起こすことがない。
　（第２実施形態）
　＜半導体装置の構成＞
　本技術の第２実施形態に係る半導体装置１Ａは、基本的に上述の第１実施形態の半導体装置１と同様の構成になっており、第１実施形態の第２電界効果トランジスタＱ２に替えて第２電界効果トランジスタＱ３を備えている。
　すなわち、本技術の第２実施形態に係る半導体装置１Ａは、図１６Ａ及び図１６Ｂに示すように、半導体基体１０の主面の第１活性領域１０Ａに構成された第１電界効果トランジスタＱ１（図１６Ａ参照）と、半導体基体１０の主面の第２活性領域１０Ｂに構成された第２電界効果トランジスタＱ３（図１６Ｂ参照）とを備えている。そして、第２電界効果トランジスタＱ３は、図１６Ｂに示すように、上述の第１実施形態の第２電界効果トランジスタＱ２の第２空洞部２５Ｂ１に替えて第２空洞部２５Ｂ２を備えている。その他の構成は、上述の第１実施形態と同様である。
　第２電界効果トランジスタＱ３の第２空洞部２５Ｂ２は、上述の第１実施形態の第２空洞部Ｂ１と同様に、平面視したときの平面パターンが第２ゲート電極３１Ｂの胴部３１ｂ２を囲む環状平面パターンになっている。したがって、上述の第１実施形態の第２空洞部２５Ｂ１と同様に第２空洞部２５Ｂ２も、図１６Ｂに示すように、第２ゲート電極３１Ｂのゲート長方向において、第２ゲート電極３１Ｂの胴部３１ｂ２の一側面側（左側）に位置する第１部分２５Ｂ２－Ｌと、第２ゲート電極３１Ｂの胴部３１ｂ２の他側面側（右側）に位置する第２部分２５Ｂ２－Ｒと、を含む。そして、この第２実施形態では、上述の第１実施形態の第２空洞部２５Ｂ１とは異なり、第２空洞部２５Ｂ２は、第２部分２５Ｂ２－Ｒの幅が第１部分２５Ｂ２－Ｌの幅よりも幅広の左右非対称で構成されている。
　第２空洞部２５Ｂ２は、第２ゲート電極３１Ｂのゲート長方向（長手方向）において、第２ゲート電極３１Ｂの胴部３１ｂ２及び第２ゲート開口部２７Ｂ１よりも幅広になっている。そして、第２空洞部２５Ｂ２の幅Ｗ２は、第１空洞部２５Ａ１の幅Ｗ１よりも広くなっている。すなわち、第２空洞部２５Ｂ２は、第１空洞部２５Ａ１よりも幅広になっている。
　この第２実施形態に係る半導体装置１Ａによれば、上述の第１実施形態に係る半導体装置１と同様の効果が得られる。
　また、例えば、ソース抵抗の低減がデバイス特性に対して重要な場合は、第２電界効果トランジスタＱ３において、一方の第２主電極１６Ｂをドレイン電極としたときに、一方の第２主電極１６Ｂと第２ゲート電極３１Ｂとの離間距離を広げると、ソース抵抗が増加し、デバイス特性が低下する。そこで、ドレイン電極として機能する他方の第２主電極１６Ｂ側の第２空洞部２５Ｂ２－Ｒの幅を広げることで、ソース抵抗を低く維持した状態で、ゲート電極と他方の主電極との間に付加される寄生容量（Ｃｇｄ）の低減効果を高めることができる。
　なお、絶縁層２０の上層には配線層や他の絶縁層が設けられているが、図１６Ａ及び図１６Ｂでは絶縁層２０よりも上層の配線層や他の絶縁膜の図示を省略している。
　＜半導体装置の製造方法＞
　次に、この第２実施形態に係る半導体装置１Ａの製造方法について、図１７Ａから図２０Ｂを用いて説明する。図１７Ａ、図１８Ａ、図１９Ａ及び図２０Ａは、半導体基体１０の第１活性領域１０Ａに第１電界効果トランジスタＱ１を形成する工程を示し、図１７Ｂ、図１８Ｂ、図１９Ｂ及び図２０Ｂは、半導体基体１０の第２活性領域１０Ｂに第２電界効果トランジスタＱ３を形成する工程を示す。第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ３は同一プロセスで形成される。
　まず、第１実施形態の図７Ａから図１０Ｂに示す工程と同様の工程を施して、図１７Ａ及び図１７Ｂに示すように、一対の第１主電極１６Ａ及び１７Ａ、一対の第２主電極１６Ｂ及び１７Ｂ、第１絶縁膜２１及び第２絶縁膜２２、並びに第１開口部２４Ａ１及び第２開口部２４Ｂ１などを形成する。
　次に、前述の第１実施形態の図１１Ａ及び図１１Ｂに示す工程と同様の工程を施して、図１７Ａ及び図１７Ｂに示すように、第１開口部２４Ａ１よりも幅広の第１空洞部２５Ａ１を形成すると共に、第２開口部２４Ｂ１よりも幅広の第２空洞部２５Ｂ２を形成する。
　次に、図１８Ａ及び図１８Ｂに示すように、半導体基体１０の第１活性領域１０Ａ上の第１開口部２４Ａ１を覆い、かつ半導体基体１０の第２活性領域１０Ｂ上の第２開口部２４Ｂ１及び第２空洞部２５Ｂ２の各々の幅方向の一部を覆うマスクＲＭ２を形成する。すなわち、第２活性領域１０Ｂ上において開口端の側壁が第２開口部２４Ｂ１及び第２空洞部２５Ｂ２の各々の幅方向の両側壁のうちの一方の側壁から離間するマスクＲＭ２を形成する。このマスクＲＭ２は、上述の第１実施形態のマスクＲＭ１と同様に、第１活性領域１０Ａ上及び第２活性領域１０Ｂ上を含む半導体基体１０の主面上の全面に感光性レジスト膜を形成し、その後、この感光性レジスト膜に感光及び現像処理などを施して所定のパターンに加工することによって形成される。
　次に、マスクＲＭ２をエッチングマスクとして使用し、図１９Ａ及び図１９Ｂに示すように、第１開口部２４Ａ１がマスクＲＭ２で覆われ、かつ第２開口部２４Ｂ１及び第２空洞部２５Ｂ２の各々の幅方向の一部がマスクＲＭ２で覆われた状態でマスクＲＭ２の側壁と第２絶縁膜２２の第２開口部２４Ｂ１内の側壁との間を通して第１絶縁膜２１をエッチングすることにより第２空洞部２５Ｂ２の幅を拡張する。第２空洞部２５Ｂ２の拡張は、上述の第１実施形態の第２空洞部２５Ｂ２の拡張と同様に、半導体基体１０の主面、すなわちバリア層１３の表面に対してダメージが少ない等方性のウエットエッチングにより第１絶縁膜２１をエッチングすることによって行う。また、第１絶縁膜２１のウエットエッチングは、上述の第２実施形態と同様に第２絶縁膜２２に対してエッチング選択比がとれる条件で行う。
　この工程により、第１空洞部２５Ａ１の幅Ｗ１よりも幅Ｗ２が広い幅広の第２空洞部２５Ｂ２が形成される。第２空洞部２５Ｂ２は、第２開口部２４Ｂ１から一方の第２主電極１６Ｂ側に伸びる幅よりも第２開口部２４Ｂ１から他方の第２主電極１７Ｂ側に伸びる幅の方が広く形成される。
　また、この工程において、第２空洞部２５Ｂ２の幅を拡張するので、一対の第１主電極１６Ａ及び１７Ａの各々と第１空洞部２５Ａ１との間にそれぞれ第１絶縁膜２１を残存させることができると共に、一対の第２主電極１６Ｂ及び１７Ｂの各々と第２空洞部２５Ｂ１との間にそれぞれ第１絶縁膜２１を残存させることができる。
　次に、マスクＲＭ２を除去した後、上述の第１実施形態１の図１３Ａ及び図１３Ｂに示す工程を施して、図２０Ａ及び図２０Ｂに示すように、第１空洞部２５Ａ１内及び第２空洞部２５Ｂ２内において、第１絶縁膜２１、第２絶縁膜２２、及び半導体基体１０の主面（バリア層１３の表面）を覆い、かつ第２絶縁膜２２の第１開口部２４Ａ１内及び第２開口部２４Ｂ１内の各々の側壁を覆うと共に、第２絶縁膜２２上を覆う第３絶縁膜２６を形成する。
　この工程において、半導体基体１０の第１活性領域１０Ａ上及び第２活性領域１０Ｂ上に、第１絶縁膜２１、第２絶縁膜２２及び第３絶縁膜２６を含む絶縁層２０が形成される。
　また、この工程において、第２絶縁膜２２の第１開口部２４Ａ１内及び第２開口部２４Ｂ１内の各々の側壁が第３絶縁膜２６で覆われるため、第１開口部２４Ａ１よりも開口幅が狭い第１ゲート開口部２７Ａ１が形成されると共に、第２開口部２４Ｂ１よりも開口幅が狭い第２ゲート開口部２７Ｂ１が形成される。
　また、この工程において、第１空洞部２５Ａ１及び第２空洞部２５Ｂ２は、第３絶縁膜２６で囲まれる。そして、第３絶縁膜２６は、ほぼ均一な膜厚で形成されるので、第３絶縁膜２６で囲まれた第１空洞部２５Ａ１及び第２空洞部２５Ｂ２においても、第２空洞部２５Ｂ２の幅Ｗ２（図１６Ｂ参照）の方が第１空洞部２５Ａ１の幅Ｗ１（図１６Ａ参照）よりも広い。
　この後、上述の第１実施形態と同様の工程を施して第１ゲート電極３１Ａ及び第２ゲート電極３１Ｂを形成することにより、図１６Ａに示す第１電界効果トランジスタＱ１がほぼ完成すると共に、図１６Ｂ示す第２電界効果トランジスタＱ３がほぼ完成する。
　そして、この後、上述の第１実施形態と同様に、絶縁層２０上に配線層及び他の絶縁層を形成することにより、この第２実施形態に係る半導体装置１Ａがほぼ完成する。
　この第２実施形態に係る半導体装置１Ａの製造方法によれば、上述の第１実施形態に係る半導体装置１の製造方法と同様の効果が得られる。
　また、第２実施形態に係る半導体装置１Ａの製造方法によれば、第２部分２５Ｂ２－Ｒの幅が第１部分２５Ｂ２－Ｌの幅よりも幅広の左右非対称の第２空洞部２５Ｂ２を形成することができる。そして、第２空洞部２５Ｂ２の第２部分２５Ｂ２－Ｒの幅を、第１空洞部２５Ａ１の第２部分２５Ａ１－Ｒの幅よりも広くすることができる。
　また、第１実施形態と同様のマスク枚数で非対称の第２空洞部２５Ｂ２を形成することができる。
　（第３実施形態）
　＜半導体装置の構成＞
　本技術の第３施形態に係る半導体装置１Ｂは、基本的に上述の第１実施形態の半導体装置１と同様の構成になっており、上述の第１実施形態の第２電界効果トランジスタＱ２に替えて第２電界効果トランジスタＱ４を備えている。
　すなわち、本技術の第３実施形態に係る半導体装置１Ｂは、図２１Ａ及び図２１Ｂに示すように、半導体基体１０の主面の第１活性領域１０Ａに構成された第１電界効果トランジスタＱ１（図２１Ａ参照）と、半導体基体１０の主面の第２活性領域１０Ｂに構成された第２電界効果トランジスタＱ４（図２１Ｂ参照）とを備えている。そして、第２電界効果トランジスタＱ４は、図２１Ｂに示すように、上述の第１実施形態の第２電界効果トランジスタＱ２の第２空洞部２５Ｂ１に替えて第２空洞部２５Ｂ３を備えている。その他の構成は、上述の第１実施形態と同様である。
　第２電界効果トランジスタＱ４の第２空洞部２５Ｂ３は、上述の第１実施形態の第２空洞部２５Ｂ１と同様に、平面視したときの平面パターンが第２ゲート電極３１Ｂの胴部３１ｂ２を囲む環状平面パターンになっている。したがって、上述の第１実施形態の第２空洞部２５Ｂ１と同様に第２空洞部２５Ｂ３も、図２１Ｂに示すように、第２ゲート電極３１Ｂのゲート長方向において、第２ゲート電極３１Ｂの胴部３１ｂ２の一側面側（左側）に位置する第１部分２５Ｂ３－Ｌと、第２ゲート電極３１Ｂの胴部３１ｂ２の他側面側（右側）に位置する第２部分２５Ｂ３－Ｒと、を含む。そして、この第３実施形態では、上述の第１実施形態の第２空洞部２５Ｂ１とは異なり、第２空洞部２５Ｂ３は、第２部分２５Ｂ３－Ｒの幅が第１部分２５Ｂ３－Ｌの幅よりも幅広の左右非対称で構成されている。そして、第２空洞部２５Ｂ３の第２部分２５Ｂ３－Ｒには、絶縁層２０に設けられた第３開口部２７Ｃ１が連結されている。
　第２空洞部２５Ｂ３は、第２ゲート電極３１Ｂのゲート長方向（長手方向）において、第２ゲート電極３１Ｂの胴部３１ｂ２及び第２ゲート開口部２７Ｂ１よりも幅広になっている。そして、第２空洞部２５Ｂ３の幅Ｗ２は、第１空洞部２５Ａ１の幅Ｗ１よりも広くなっている。すなわち、第２空洞部２５Ｂ３は、第１空洞部２５Ａ１よりも幅広になっている。
　この第３実施形態に係る半導体装置１Ｂによれば、上述の第２実施形態に係る半導体装置１Ａと同様の効果が得られる。
　なお、絶縁層２０の上層には配線層や他の絶縁層が設けられているが、図２１Ａ及び図２１Ｂでは絶縁層２０よりも上層の配線層や他の絶縁膜の図示を省略している。
　＜半導体装置の製造方法＞
　次に、この第３実施形態に係る半導体装置１Ｂの製造方法について、図２２Ａから図２４Ｂを用いて説明する。図２２Ａ、図２３Ａ、及び図２４Ａは、半導体基体１０の第１活性領域１０Ａに第１電界効果トランジスタＱ１を形成する工程を示し、図２２Ｂ、図２３Ｂ、及び図２４Ｂは、半導体基体１０の第２活性領域１０Ｂに第２電界効果トランジスタＱ４を形成する工程を示す。第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ４は同一プロセスで形成される。
　まず、第１実施形態の図７Ａから図９Ｂに示す工程と同様の工程を施して、図２２Ａ及び図２２Ｂに示すように、一対の第１主電極１６Ａ及び１７Ａ、一対の第２主電極１６Ｂ及び１７Ｂ、並びに第１絶縁膜２１及び第２絶縁膜２２などを形成する。
　次に、図２２Ａ及び図２２Ｂに示すように、半導体基体１０の主面の第１活性領域１０Ａ上の第２絶縁膜２２に第１開口部２４Ａ１を形成すると共に、半導体基体１０の主面の第２活性領域１０Ｂ上の第２絶縁膜２２に互いに隣り合う第２開口部２４Ｂ１及び第３開口部２４Ｃ１形成する。第１開口部２４Ａ１、第２開口部２４Ｂ１及び第３開口部２４Ｃ１は、上述の第１実施形態と同様に、周知のフォトリソグラフィ技術、及び異方性エッチング技術として指向性の高い周知のドライエッチングを使用して第２絶縁膜２２をエッチングすることによって形成される。
　第１開口部２４Ａ１は、平面視で一対の第１主電極１６Ａと１７Ａとの間に形成され、一対の第１主電極１６Ａ及び１７Ａの長手方向に沿う長尺状平面パターンで形成される。第２開口部２４Ｂ１及び第３開口部２４Ｃ１は、平面視で一対の第２主電極１６Ｂと１７Ｂとの間に形成され、一対の第２主電極１６Ｂ及び１７Ｂの長手方向に沿う長尺状平面パターンで形成される。
　次に、図２３Ａ及び図２３Ｂに示すように、第１開口部２４Ａ１を通して半導体基体１０の第１活性領域１０Ａ上の第１絶縁膜２１をエッチングすることにより第１開口部２４Ａ１よりも幅広の第１空洞部２５Ａ１を形成すると共に、第２開口部２４Ｂ１及び第３開口部２４Ｃ１を通して半導体基体１０の第２活性領域１０Ｂ上の第１絶縁膜２１をエッチングすることにより、第１空洞部２５Ａ１よりも幅広の第２空洞部２５Ｂ３を形成する。
　第１空洞部２５Ａ１及び第２空洞部２５Ｂ３は、半導体基体１０の主面、すなわちバリア層１３の表面に対してダメージが少ない等方性のウエットエッチングにより第１絶縁膜２１をエッチングすることによって形成される。第１絶縁膜２１のウエットエッチングは、上述の第１実施形態と同様に、第２絶縁膜２２に対してエッチング選択比がとれる条件で行う。
　この工程において、第２活性領域１０Ｂ上の第１絶縁膜２１は、２つの開口部（第２開口部２４Ｂ１及び第３開口部２Ｃ１）を通して供給されるエッチング液によってエッチングされるので、１つの開口部を通して供給されるエッチング液によって形成される第１空洞部２５Ａ１の幅Ｗ１（図２１Ａ参照）よりも幅Ｗ２（図２１Ｂ参照）が広い幅広の第２空洞部２５Ｂ３が形成される。また、平面視で第２開口部２４Ｂ１と他方の第２主電極１７Ｂとの間に第３開口部２４Ｃ１が設けられているので、第２空洞部２５Ｂ３は、第２開口部２４Ｂ１から一方の第２主電極１６Ｂ側に伸びる幅よりも第２開口部２４Ｂ１から他方の第２主電極１７Ｂ側に伸びる幅の方が広く形成される。
　次に、上述の第１実施形態１の図１３Ａ及び図１３Ｂに示す工程と同様の工程を施して、図２４Ａ及び図２４Ｂに示すように、第１空洞部２５Ａ１内及び第２空洞部２５Ｂ３内において、第１絶縁膜２１、第２絶縁膜２２、及び半導体基体１０の主面（バリア層１３の表面）を覆い、かつ第２絶縁膜２２の第１開口部２４Ａ１内、第２開口部２４Ｂ１内及び第３開口部２４Ｃ１内の各々の側壁を覆うと共に、第２絶縁膜２２上を覆う第３絶縁膜２６を形成する。
　この工程において、半導体基体１０の第１活性領域１０Ａ上及び第２活性領域１０Ｂ上に、第１絶縁膜２１、第２絶縁膜２２及び第３絶縁膜２６を含む絶縁層２０が形成される。
　また、この工程において、第２絶縁膜２２の第１開口部２４Ａ１内及び第２開口部２４Ｂ２内の各々の側壁が第３絶縁膜２６で覆われるため、第１開口部２４Ａ１よりも開口幅が狭い第１ゲート開口部２７Ａ１が形成されると共に、第２開口部２４Ｂ１よりも開口幅が狭い第２ゲート開口部２７Ｂ２及び第３開口部２４Ｃ１よりも開口幅が狭い第３開口部２７Ｃ１が形成される。
　また、この工程において、第１空洞部２５Ａ１及び第２空洞部２５Ｂ３は、第３絶縁膜２６で囲まれる。そして、第３絶縁膜２６は、ほぼ均一な膜厚で形成されるので、第３絶縁膜２６で囲まれた第１空洞部２５Ａ１及び第２空洞部２５Ｂ３においても、第２空洞部２５Ｂ３の幅Ｗ２（図２１Ｂ参照）の方が第１空洞部２５Ａ１の幅Ｗ１（図２１Ａ参照）よりも広い。
　この後、上述の第１実施形態と同様の工程を施して第１ゲート電極３１Ａ及び第２ゲート電極３１Ｂを形成することにより、図２１Ａに示す第１電界効果トランジスタＱ１がほぼ完成すると共に、図２１Ｂ示す第２電界効果トランジスタＱ４がほぼ完成する。
　そして、この後、上述の第１実施形態と同様に、絶縁層２０上に配線層及び他の絶縁層を形成することにより、この第２実施形態に係る半導体装置１がほぼ完成する。
　この第３実施形態に係る半導体装置１Ｂの製造方法によれば、上述の第１実施形態に係る半導体装置の製造方法と同様の効果が得られる。
　また、第３実施形態に係る半導体装置１Ｂの製造方法によれば、第２部分２５Ｂ３－Ｒの幅が第１部分２５Ｂ３－Ｌの幅よりも幅広の左右非対称の第２空洞部２５Ｂ３を形成することができる。
　また、エッチングマスクを使用しないで第１空洞部２５Ａ１よりも幅広の第２空洞部２５Ｂ３を形成することができるので、上述の第１実施形態及び第２実施形態と比較して製造工程数を削減することができ、半導体装置１Ｂの製造コストを低減することができる。
　なお、上述の第３実施形態では、第２活性領域１０Ｂ上の第２絶縁膜２２に２つの開口部（第２開口部２４Ｂ１及び第２開口部２４Ｃ１）を形成したが、第２活性領域１０Ｂ上の第２絶縁膜２２には、３つ以上の開口部を形成してもよい。複数の開口部は、一対の第２ゲート電極１７Ａ及び１７Ｂの配列方向に所定の間隔をおいて配置する。
　（第４実施形態）
　＜半導体装置の構成＞
　図２５Ａ及び図２５Ｂに示すように、本技術の第４実施形態に係る半導体装置１Ｃは、半導体基体１０と、この半導体基体１０の主面の第１活性領域１０Ａ上に設けられた第１絶縁層２０Ａと、この半導体基体１０の主面の第１活性領域１０Ａとは異なる第２活性領域１０Ｂ上に設けられた第２絶縁層２０Ｂと、を備えている。また、半導体装置１Ｃは、半導体基体１０の主面の第１活性領域１０Ａに構成された第１電界効果トランジスタＱ５と、半導体基体１０の主面の第２活性領域１０Ｂに構成された第２電界効果トランジスタＱ６とを備えている。第１電界効果トランジスタＱ５は、図１に示す高周波スイッチ部ＳＷの高周波スイッチを構成する素子である。第２電界効果トランジスタＱ６は、図１に示す高周波パワーアンプ部ＰＡの高周波パワーアンプを構成する素子である。
　図２５Ａに示すように、第１絶縁層２０Ａは、半導体基体１０の主面の第１活性領域１０Ａ上に設けられた一対の第１エッチングストッパ部２１Ａ１及び２１Ａ２と、この一対の第１エッチングストッパ部２１Ａ１及び２１Ａ２上に設けられた第２絶縁膜２２と、この第２絶縁膜２２上に設けられた第３絶縁膜２６とを有している。
　図２５Ｂに示すように、第２絶縁層２０Ｂは、半導体基体１０の主面の第２活性領域１０Ｂ上に設けられた一対の第２エッチングストッパ部２１Ｂ１及び２１Ｂ２と、この一対の第２エッチングストッパ部２１Ｂ１及び２１Ｂ２上に設けられた第２絶縁膜２２と、この第２絶縁膜２２上に設けられた第３絶縁膜２６とを有している。
　第１絶縁膜２１（図２８Ａ及び図２８Ｂ参照）は、例えばＡｌ３Ｏ２膜で形成されている。一対の第１エッチングストッパ部２１Ａ１及び２１Ａ２、並びに一対の第２エッチングストッパ部２１Ｂ１及び２１Ｂ２は、例えば第１絶縁膜２１（図２８Ａ及び図２８Ｂ参照）に熱処理を施して、ウエットエッチング時のエッチング液に対して耐薬品性を強化した結晶化領域で構成されている。第２絶縁膜２２は、第１絶縁膜２１に対してエッチング選択比が高い例えばＳｉＯ２膜で形成されている。第１絶縁膜２１は例えば５０ｎｍ程度の膜厚で形成されている。一対の第１エッチングストッパ部２１Ａ１及び２１Ａ２、一対の第２エッチングストッパ部２１Ｂ１及び２１Ｂ２、並びに第２絶縁膜２２は、例えば５０ｎｍ程度の膜厚で形成されている。
　図２５Ａに示すように、第３絶縁膜２６は、後述する第１空洞部２５Ａ２内では第１絶縁膜２１、第２絶縁膜２２、及び半導体基体１０の主面（バリア層１３）を覆うようにして形成されている。また、図２５Ｂに示すように、第３絶縁膜２６は、後述する第２空洞部２５Ｂ４内では第１絶縁膜２１、第２絶縁膜２２、及び半導体基体１０の主面（バリア層１３）を覆うようにして形成されている。
　図２５Ａに示すように、第１電界効果トランジスタＱ５は、バッファ層１１ａと、チャネル層１２と、バリア層１３と、二次元電子ガス層１４と、を備えている。また、第１電界効果トランジスタＱ５は、半導体基体１０の主面の第１活性領域１０Ａ上に互いに離間して設けられ、かつソース電極及びドレイン電極として機能する一対の第１主電極１６Ａ及び１７Ａと、この一対の第１主電極１６Ａと１７Ａとの間において第１絶縁層２０Ａに設けられた第１空洞部２５Ａ２と、を備えている。また、第１電界効果トランジスタＱ５は、第１絶縁層２０Ａ上に位置する頭部３１ａ１及びこの頭部３１ａ１から第１絶縁層２０Ａを貫通して第１空洞部２５Ａ２に突出する胴部３１ａ２を有し、かつ頭部３１ａ１が胴部３１ａ２よりも幅広の第１ゲート電極３１Ａを備えている。すなわち、この第１実施形態の第１電界効果トランジスタＱ５は、ＧａＮ系ヘテロＦＥＴである。
　第１ゲート電極３１Ａは平面視したときの形状が長尺状になっており、ゲート幅がゲート長よりも長くなっている。そして、第１ゲート電極３１Ａは、第１活性領域１０Ａ及び非活性領域１５に亘って延伸している。そして、第１ゲート電極３１Ａは、頭部３１ａ１が第３絶縁膜２６上に位置し、この頭部３１ａ１と一体の胴部３１ａ２が第１絶縁層２０Ａに設けられた第１ゲート開口部２７Ａ１を通して第１空洞部２５Ａ２に突出している。
　一対の第１主電極１６Ａ及び１７Ａは、第１ゲート電極３１Ａを間に配置した状態で第１ゲート電極３１Ａのゲート長方向に互いに離間している。そして、一対の第１主電極１６Ａ及び１７Ａは、第１ゲート電極３１Ａのゲート幅方向において、第１活性領域１０Ａ及び非活性領域１５に亘って延伸している。
　第１空洞部２５Ａ２は、平面視したときの平面パターンが第１ゲート電極３１Ａの胴部３１ａ２を囲む環状平面パターンになっている。したがって、第１空洞部２５Ａ２は、図２５Ａに示すように、第１ゲート電極３１Ａのゲート長方向において、胴部３１ａ２の一側面側（左側）に位置する第１部分２５Ａ２－Ｌと、胴部３１ａ２の他側面側（右側）に位置する第２部分２５Ａ２－Ｒと、を含む。そして、この第４実施形態では、第１空洞部２５Ａ２は、第１部分２５Ａ２－Ｌ及び第２部分２５Ａ２－Ｒの各々の幅がほぼ同一の左右対称で構成されている。第１空洞部２５Ａ２は、第１ゲート電極３１Ａのゲート長方向（長手方向）において、第１ゲート電極３１Ａの胴部３１ａ２及び第１ゲート開口部２７Ａ１よりも幅広になっている。
　図２５Ｂに示すように、第２電界効果トランジスタＱ６は、バッファ層１１ａと、チャネル層１２と、バリア層１３と、二次元電子ガス層１４と、を備えている。また、第２電界効果トランジスタＱ６は、半導体基体１０の主面の第２活性領域１０Ｂ上に互いに離間して設けられ、かつ離間距離Ｌ２が第１電界効果トランジスタＱ５の一対の第１主電極１６Ａ及び１７Ａの離間距離Ｌ１（図２５Ａ参照）よりも長い一対の第２主電極１６Ｂ及び１７Ｂと、この一対の第２主電極１６Ｂと１７Ｂとの間において絶縁層２０Ｂに設けられた第２空洞部２５Ｂ４と、を備えている。一対の第２主電極１６Ｂ及び１７Ｂは、ソース電極及びドレイン電極として機能する。また、第２電界効果トランジスタＱ６は、第２絶縁層２０Ｂ上に位置する頭部３１ｂ１、及び頭部３１ｂ１から第２絶縁層２０Ｂを貫通して第２空洞部２５Ｂ４に突出する胴部３１ｂ２を有し、かつ頭部３１ｂ１が胴部３１ｂ２よりも幅広の第２ゲート電極３１Ｂを備えている。すなわち、この第４実施形態の第２電界効果トランジスタＱ６も、第１電界効果トランジスタＱ５と同様に、ＧａＮ系ヘテロＦＥＴである。
　第２ゲート電極３１Ｂは、平面視したときの形状が長尺状になっており、ゲート幅がゲート長よりも長くなっている。そして、第２ゲート電極３１Ｂは、第２活性領域１０Ｂ及び非活性領域１５に亘って延伸している。そして、第２ゲート電極３１Ｂは、頭部３１ｂ１が第３絶縁膜２６上に位置し、この頭部３１ｂ１と一体の胴部３１ｂ２が第２絶縁層２０Ｂに設けられた第２ゲート開口部２７Ｂ１を通して第２空洞部２５Ｂ４に突出している。
　一対の第２主電極１６Ｂ及び１７Ｂは、第２ゲート電極３１Ｂを間に配置した状態で第２ゲート電極３１Ｂのゲート長方向に互いに離間している。そして、一対の第２主電極１６Ｂ及び１７Ｂは、第２ゲート電極３１Ｂのゲート幅方向において、第２活性領域１０Ｂ及び非活性領域１５に亘って延伸している。
　第２空洞部２５Ｂ４は、平面視したときの平面パターンが第２ゲート電極３１Ｂの胴部３１ｂ２を囲む環状平面パターンになっている。したがって、第１空洞部２５Ａ２と同様に第２空洞部２５Ｂ４も、図２５Ｂに示すように、第２ゲート電極３１Ｂのゲート長方向において、胴部３１ｂ２の一側面側（左側）に位置する第１部分２５Ｂ４－Ｌと、胴部３１ｂ２の他側面側（右側）に位置する第２部分２５Ｂ４－Ｒと、を含む。この第４実施形態では、これに限定されないが、第２空洞部２５Ｂ４は、第１部分２５Ｂ４－Ｌ及び第２部分２５Ｂ４－Ｒの各々の幅がほぼ同一の左右対称で構成されている。
　第２空洞部２５Ｂ４は、第２ゲート電極３１Ｂのゲート長方向（長手方向）において、第２ゲート電極３１Ｂの胴部３１ｂ２及び第２ゲート開口部２７Ｂ１よりも幅広になっている。そして、図２５Ｂ及び図２５Ａに示すように、第２空洞部２５Ｂ４の幅Ｗ２は、第１空洞部２５Ａ２の幅Ｗ１よりも広くなっている。すなわち、第２空洞部２５Ｂ４は、第１空洞部２５Ａ２よりも幅広になっている。
　図２５Ａに示すように、第１空洞部２５Ａ２は、上部が第２絶縁膜２２で覆われ、幅方向の側部が一対の第１エッチングストッパ部２１Ａ１及び２１Ａ２で覆われている。図２５Ｂに示すように、第２空洞部２５Ｂ４は、上部が第２絶縁膜２２で覆われ、幅方向の側部が一対の第２エッチングストッパ部２１Ｂ１及び２１Ｂ２で覆われている。
　この第４実施形態に係る半導体装置１Ｃによれば、上述の第１実施形態に係る半導体装置１と同様の効果が得られる。
　なお、絶縁層２０の上層には配線層や他の絶縁層が設けられているが、図２５Ａ及び図２５Ｂでは絶縁層２０よりも上層の配線層や他の絶縁膜の図示を省略している。
　＜半導体装置の製造方法＞
　次に、この第４施形態に係る半導体装置１Ｃの製造方法について、図２６Ａから図３１Ｂを用いて説明する。図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ及び図３１Ａは、半導体基体１０の第１活性領域１０Ａに第１電界効果トランジスタＱ５を形成する工程を示し、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ及び図３１Ｂは、半導体基体１０の第２活性領域１０Ｂに第２電界効果トランジスタＱ６を形成する工程を示す。第１電界効果トランジスタＱ５及び第２電界効果トランジスタＱ６は同一プロセスで形成される。
　まず、第１実施形態の図７Ａから図９Ｂに示す工程と同様の工程を施して、図２６Ａ及び図２６Ｂに示すように、一対の第１主電極１６Ａ及び１７Ａ、一対の第２主電極１６Ｂ及び１７Ｂ、第１絶縁膜２１及び第２絶縁膜２２などを形成する。
　次に、第２絶縁膜２２及び第１絶縁膜２１を順次パターンニングして、図２７Ａに示すように、幅方向の端部（側壁）が一対の第１主電極１６Ａ上及び１７Ａ上で終端するパターンの第２絶縁膜２２及び第１絶縁膜２１を第１活性領域１０Ａ上に形成すると共に、図２７Ｂに示すように、幅方向の端部が一対の第２主電極１６Ｂ及び１７Ｂ上で終端するパターンの第２絶縁膜２２及び第１絶縁膜２１を第２活性領域１０Ｂ上に形成する。第２絶縁膜２２及び第１絶縁膜２１のパターンニングは、周知のフォトリソグラフィ技術及び異方性ドライエッチング技術を用いて行う。
　この工程において、一対の第１主電極１６Ａ及び１７Ａの離間距離Ｌ１（図２５Ａ参照）よりも一対の第２主電極１６Ｂ及び１７Ｂの離間距離Ｌ２（図２５Ｂ参照）の方が長いので、図２７Ａ及び図２７Ｂに示すように、第１活性領域１０Ａ上の第１絶縁膜２１及び第２絶縁膜２２の各々の幅よりも第２活性領域１０Ｂ上の第１絶縁膜２１及び第２絶縁膜２２の幅の方が長い。
　次に、第１絶縁膜２１に熱処理を施して、図２８Ａ及び図２８Ｂに示すように、第１活性領域１０Ａ上の第１絶縁膜２１の幅方向の一端側及び他端側に第１絶縁膜２１よりもエッチング選択比が高い一対の第１エッチングストッパ部２１Ａ１及び２１Ａ２を形成すると共に、第２活性領域１０Ｂ上の第１絶縁膜２１の幅方向の一端側及び他端側に第１絶縁膜２１よりもエッチング選択比が高く、かつ一対の第１エッチングストッパ部２１Ａ１及び２１Ａ２の離間距離よりも離間距離が長い一対の第２エッチングストッパ部２１Ｂ１及び２１Ｂ２を形成する。
　この工程において、Ａｌ２Ｏ３膜からなる第１絶縁膜２１は、上面が第２絶縁膜２２で覆われているため、熱処理によってウエットエッチング時の薬品耐性が強い結晶化領域が端部から内方に向かって生成される。この結晶化領域は、結晶化領域が生成されていない第１絶縁膜２１に対してエッチング選択比が高いため、第１絶縁膜２１をウエットエッチングして空洞部を形成する時の第１エッチングストッパ部２１Ａ１及び２１Ａ２、並びに第２エッチングストッパ部２１Ｂ１及び２１Ｂ２として機能する。
　次に、上述の第１実施形態の図１０Ａ及び図１０Ｂに示す工程と同様の工程を施して、図２９Ａ及び図２９Ｂに示すように、半導体基体１０の第１活性領域１０Ａ上の第２絶縁膜２２に第１開口部２４Ａ１を形成すると共に、半導体基体１０の主面の第２活性領域１０Ｂ上の第２絶縁膜２２に第２開口部２４Ｂ１を形成する。第１開口部２４Ａ１は、例えば平面視で一対の第１エッチングストッパ部２１Ａ１と３１Ａ２との間の中心位置に形成する。また、第２開口部２４Ｂ１も、例えば平面視で一対の第１エッチングストッパ部２１Ｂ１と２１Ｂ２との間の中心位置に形成する。
　次に、図３０Ａ及び図３０Ｂに示すように、第１開口部２４Ａ１を通して半導体基体１０の第１活性領域１０Ａ上の第１絶縁膜２１をエッチングすることにより第１開口部２４Ａ１よりも幅広の第１空洞部２５Ａ２を形成すると共に、第２開口部２４Ｂ１を通して半導体基体１０の第２活性領域１０Ｂ上の第１絶縁膜２１をエッチングすることにより第１空洞部２５Ａ２よりも幅広の第２空洞部２５Ｂ４を形成する。この第１絶縁膜２１のエッチングは、上述の第１実施形態と同様に、半導体基体の主面（バリア層１３の表面）に対してダメージが少ない等方性のウエットエッチングで行う。第１絶縁膜２１のウエットエッチングは、第２絶縁膜２２、一対の第１エッチングストッパ部２１Ａ１及び２１Ａ２、並びに一対の第２エッチングストッパ部２１Ｂ１及び２１Ｂ２に対してエッチング選択比がとれる条件で行う。
　この工程において、一対の第１エッチングストッパ部２１Ａ１及び２１Ａ２は、第１絶縁膜２１よりもエッチング選択比が高いので、第１空洞部２５Ａ２の幅方向（横方向）の過剰な拡張を抑制することができる。また、一対の第２エッチングストッパ部２１Ｂ１及び２１Ｂ２は、第１絶縁膜２１よりもエッチング選択比が高いので、第２空洞部２５Ｂ４の幅方向（横方向）の過剰な拡張を抑制することができる。すなわち、第１空洞部２５Ａ２の幅を一対の第１エッチングストッパ部２１Ａ１及び２１Ａ２で制御することができると共に、第２空洞部２５Ｂ４の幅を一対の第２エッチングストッパ部２１Ｂ１及び２１Ｂ２で制御することができる。
　次に、上述の第１実施形態１の図１４Ａ及び図１４Ｂに示す工程と同様の工程を施して、図３１Ａ及び図３１Ｂに示すように、第１空洞部２５Ａ２内及び第２空洞部２５Ｂ４内において、第１絶縁膜２１、第２絶縁膜２２、及び半導体基体１０の主面（バリア層１３の表面）を覆い、かつ第２絶縁膜２２の第１開口部２４Ａ１内及び第２開口部２４Ｂ１内の各々の側壁を覆うと共に、第２絶縁膜２２上を覆う第３絶縁膜２６を形成する。
　この工程において、半導体基体１０の主面の第１活性領域１０Ａ上に、一対の第１エッチングストッパ部２２Ａ１及び２２Ａ２、第２絶縁膜２２及び第３絶縁膜２６を含む第１絶縁層２０Ａが形成されると共に、半導体基体１０の主面の第２活性領域１０Ｂ上に、一対のエッチングストッパ部２２Ｂ１及び２２Ｂ２、第２絶縁膜２２及び第３絶縁膜２６を含む第２絶縁層２０Ｂが形成される。
　また、この工程において、第２絶縁膜２２の第１開口部２４Ａ１内及び第２開口部２４Ｂ２内の各々の側壁が第３絶縁膜２６で覆われるため、第１開口部２４Ａ１よりも開口幅が狭い第１ゲート開口部２７Ａ１が形成されると共に、第２開口部２４Ｂ１よりも開口幅が狭い第２ゲート開口部２７Ｂ２が形成される。
　また、この工程において、第１空洞部２５Ａ２及び第２空洞部２５Ｂ４は、第３絶縁膜２６で囲まれる。そして、第３絶縁膜２６は、ほぼ均一な膜厚で形成されるので、第３絶縁膜２６で囲まれた第１空洞部２５Ａ２及び第２空洞部２５Ｂ４においても、第２空洞部２５Ｂ４の幅Ｗ２（図２５Ｂ参照）の方が第１空洞部２５Ａ２の幅Ｗ１（図２５Ａ参照）よりも広い。
　この後、上述の第１実施形態と同様の工程を施して第１ゲート電極３１Ａ及び第２ゲート電極３１Ｂを形成することにより、図２５Ａに示す第１電界効果トランジスタＱ５がほぼ完成すると共に、図２５Ｂ示す第２電界効果トランジスタＱ６がほぼ完成する。
　そして、この後、上述の第１実施形態と同様に、第１絶縁層２０Ａ上及び第２絶縁層２０Ｂ上に配線層及び他の絶縁層を形成することにより、この第４実施形態に係る半導体装置１Ｃがほぼ完成する。
　この第４実施形態に係る半導体装置１Ｃの製造方法によれば、上述の第１実施形態に係る半導体装置１の製造方法と同様に、第１空洞部２５Ａ２と、この第１空洞部２５Ａ２よりも幅広の第２空洞部２５Ｂ４とを同一プロセスで形成することができる。
　また、エッチングマスクを使用しないで第１空洞部２５Ａ２よりも幅広の第２空洞部２５Ｂ４を形成することができるので、上述の第１実施形態及び第２実施形態と比較して製造工程数を削減することができ、半導体装置１Ｃの製造コストを低減することができる。
　また、第１空洞部２５Ａ２の幅を一対の第１エッチングストッパ部２１Ａ１と２１Ａ２との離間距離で制御でき、第２空洞部２５Ｂ４の幅を一対の第２エッチングストッパ部２１Ｂ１と２１Ｂ２との離間距離で制御できるので、第１空洞部２５Ａ２及び第２空洞部２５Ａ４の各々の幅を自由に設定することができる。
　なお、第４実施形態では、第１空洞部２５Ａ２及び第２空洞部２５Ｂ４の各々を左右非対称で構成した場合について説明した。しかしながら、本技術は、左右対称の第１空洞部２５Ａ２及び第２空洞部２５Ｂ４に限定されるものではない。例えば、一対の第１エッチングストッパ部２１Ａ１及び２１Ａ２のうちの何れか一方に偏心して（偏って）第１開口部２４Ａ１を第２絶縁膜２２に形成することより、左右非対称の第１空洞部２５Ａ２を形成することができる。同様に、一対の第２エッチングストッパ部２１Ｂ１及び２１Ｂ２のうちの何れか一方に偏心して第２開口部２４Ｂ１を第２絶縁膜２２に形成することより、左右非対称の第２空洞部２５Ｂ４を形成することができる。
　（第５実施形態）
　＜半導体装置の構成＞
　図３２Ａ及び図３２Ｂに示すように、本技術の第５実施形態に係る半導体装置１Ｄは、半導体基体１０と、この半導体基体１０の主面の第１活性領域１０Ａ上及び第２活性領域１０Ｂ上に設けられた絶縁層２０と、を備えている。また、半導体装置１Ｄは、半導体基体１０の主面の第１活性領域１０Ａに構成された第１電界効果トランジスタＱ７と、半導体基体１０の主面の第１活性領域１０Ａとは異なる第２活性領域１０Ｂに構成された第２電界効果トランジスタＱ８とを備えている。第１電界効果トランジスタＱ７は、図１に示す高周波スイッチ部ＳＷの高周波スイッチを構成する素子である。第２電界効果トランジスタＱ８は、図１に示す高周波パワーアンプ部ＰＡの高周波パワーアンプを構成する素子である。
　絶縁層２０は、半導体基体１０の主面上に設けられた第１絶縁膜２１と、この第１絶縁膜２１上に設けられた第２絶縁膜２２と、この第２絶縁膜２２上に設けられた第３絶縁膜２６とを有している。第１絶縁膜２１は、例えばＡｌ３Ｏ２膜で形成されている。第２絶縁膜２２は、第１絶縁膜２１に対してエッチング選択比が高い例えばＳｉＯ２膜で形成されている。第１絶縁膜２１は例えば５０ｎｍ程度の膜厚で形成され、第２絶縁膜２２は例えば５０ｎｍ程度の膜厚で形成されている。
　第３絶縁膜２６は、後述する第１空洞部２５Ａ３及び第２空洞部２５Ｂ５内において、第１絶縁膜２１、第２絶縁膜２２、及び半導体基体１０の主面（バリア層１３）を覆うようにして形成されている。
　図３２Ａに示すように、第１電界効果トランジスタＱ７は、バッファ層１１ａと、チャネル層１２と、バリア層１３と、二次元電子ガス層１４と、を備えている。また、第１電界効果トランジスタＱ７は、半導体基体１０の主面の第１活性領域１０Ａ上に互いに離間して設けられ、かつソース電極及びドレイン電極として機能する一対の第１主電極１６Ａ及び１７Ａと、この一対の第１主電極１６Ａと１７Ａとの間において第１絶縁層２０Ａに設けられた第１空洞部２５Ａ３、を備えている。また、第１電界効果トランジスタＱ７は、絶縁層２０上に位置する頭部３１ａ１及びこの頭部３１ａ１から絶縁層２０を貫通して第１空洞部２５Ａ３に突出する胴部３１ａ２を有し、かつ頭部３１ａ１が胴部３１ａ２よりも幅広の第１ゲート電極３１Ａを備えている。すなわち、この第１実施形態の第１電界効果トランジスタＱ７は、ＧａＮ系ヘテロＦＥＴである。
　第１ゲート電極３１Ａは平面視したときの形状が長尺状になっており、ゲート幅がゲート長よりも長くなっている。そして、第１ゲート電極３１Ａは、第１活性領域１０Ａ及び非活性領域１５に亘って延伸している。そして、第１ゲート電極３１Ａは、頭部３１ａ１が第３絶縁膜２６上に位置し、この頭部３１ａ１と一体の胴部３１ａ２が絶縁層２０に設けられた第１ゲート開口部２７Ａ１を通して第１空洞部２５Ａ３に突出している。
　一対の第１主電極１６Ａ及び１７Ａは、第１ゲート電極３１Ａを間に配置した状態で第１ゲート電極３１Ａのゲート長方向に互いに離間している。そして、一対の第１主電極１６Ａ及び１７Ａは、第１ゲート電極３１Ａのゲート幅方向において、第１活性領域１０Ａ及び非活性領域１５に亘って延伸している。
　第１空洞部２５Ａ３は、平面視したときの平面パターンが第１ゲート電極３１Ａの胴部３１ａ２を囲む環状平面パターンになっている。したがって、第１空洞部２５Ａ３は、図３２Ａに示すように、第１ゲート電極３１Ａのゲート長方向において、胴部３１ａ２の一側面側（左側）に位置する第１部分２５Ａ３－Ｌと、胴部３１ａ２の他側面側（右側）に位置する第２部分２５Ａ３－Ｒと、を含む。そして、この第５実施形態では、第１空洞部２５Ａ３は、第１部分２５Ａ３－Ｌ及び第２部分２５Ａ３－Ｒの各々の幅がほぼ同一の左右対称で構成されている。第１空洞部２５Ａ３は、第１ゲート電極３１Ａのゲート長方向（短手方向）において、第１ゲート電極３１Ａの胴部３１ａ２及び第１ゲート開口部２７Ａ１よりも幅広になっている。
　図３２Ｂに示すように、第２電界効果トランジスタＱ８は、バッファ層１１ａと、チャネル層１２と、バリア層１３と、二次元電子ガス層１４と、を備えている。また、第２電界効果トランジスタＱ８は、半導体基体１０の主面の第２活性領域１０Ｂ上に互いに離間して設けられ、かつ離間距離Ｌ２が第１電界効果トランジスタＱ７の一対の第１主電極１６Ａ及び１７Ａの離間距離Ｌ１（図３２Ａ参照）よりも長い一対の第２主電極１６Ｂ及び１７Ｂと、この一対の第２主電極１６Ｂと１７Ｂとの間において絶縁層２０に設けられた第２空洞部２５Ｂ５と、を備えている。一対の第２主電極１６Ｂ及び１７Ｂは、ソース電極及びドレイン電極として機能する。また、第２電界効果トランジスタＱ８は、絶縁層２０上に位置する頭部３１ｂ１及び頭部３１ｂ１から第２絶縁層２０Ｂを貫通して第２空洞部２５Ｂ５に突出する胴部３１ｂ２を有し、かつ頭部３１ｂ１が胴部３１ｂ２よりも幅広の第２ゲート電極３１Ｂを備えている。すなわち、この第５実施形態の第２電界効果トランジスタＱ８も、第１電界効果トランジスタＱ７と同様に、ＧａＮ系ヘテロＦＥＴである。
　第２ゲート電極３１Ｂは、平面視したときの形状が長尺状になっており、ゲート幅がゲート長よりも長くなっている。そして、第２ゲート電極３１Ｂは、第２活性領域１０Ｂ及び非活性領域１５に亘って延伸している。そして、第２ゲート電極３１Ｂは、頭部３１ｂ１が第３絶縁膜２６上に位置し、この頭部３１ｂ１と一体の胴部３１ｂ２が第２絶縁層２０Ｂに設けられた第２ゲート開口部２７Ｂ１を通して第２空洞部２５Ｂ５に突出している。
　一対の第２主電極１６Ｂ及び１７Ｂは、第２ゲート電極３１Ｂを間に配置した状態で第２ゲート電極３１Ｂのゲート長方向（短手方向，幅方向）に互いに離間している。そして、一対の第２主電極１６Ｂ及び１７Ｂは、第２ゲート電極３１Ｂのゲート幅方向（長手方向，長さ方向）において、第２活性領域１０Ｂ及び非活性領域１５に亘って延伸している。
　第２空洞部２５Ｂ５は、平面視したときの平面パターンが第２ゲート電極３１Ｂの胴部３１ｂ２を囲む環状平面パターンになっている。したがって、第１空洞部２５Ａ３と同様に第２空洞部２５Ｂ５も、図３２Ｂに示すように、第２ゲート電極３１Ｂのゲート長方向において、胴部３１ｂ２の一側面側（左側）に位置する第１部分２５Ｂ５－Ｌと、胴部３１ｂ２の他側面側（右側）に位置する第２部分２５Ｂ５－Ｒと、を含む。そして、この第５実施形態では、上述の第１実施形態の第２空洞部２５Ｂ１とは異なり、第２空洞部２５Ｂ５は、第２部分２５Ｂ５－Ｒの幅が第１部分２５Ｂ５－Ｌの幅よりも幅広の左右非対称で構成されている。
　第２空洞部２５Ｂ５は、第２ゲート電極３１Ｂのゲート長方向（長手方向）において、第２ゲート電極３１Ｂの胴部３１ｂ２及び第２ゲート開口部２７Ｂ１よりも幅広になっている。そして、図３２Ｂに示すように、第２空洞部２５Ｂ５の幅Ｗ２は、図３２Ａに示す第１空洞部２５Ａ３の幅Ｗ１よりも広くなっている。すなわち、第２空洞部２５Ｂ５は、第１空洞部２５Ａ３よりも幅広になっている。
　図３２Ａに示すように、一対の第１主電極１６Ａ及び１７Ａのうち、一方の第１主電極１６Ａと第１空洞部２５Ａ３との間には、第２絶縁膜２２が埋め込まれた第１ストッパ用開口部２１Ａ３が設けられている。この第１ストッパ用開口部２１Ａ３は、一方の第１主電極１６Ａの長手方向に沿って延伸している。また、他方の第１主電極１７Ａと第１空洞部２５Ａ３との間には、第２絶縁膜２２が埋め込まれた第１ストッパ用開口部２１Ａ４が設けられている。この第１ストッパ用開口部２１Ａ４は、他方の第１主電極１７Ａの長手方向に沿って延伸している。
　図３２Ｂに示すように、一対の第２主電極１６Ｂ及び１７Ｂのうち、一方の第２主電極１６Ｂと第２空洞部２５Ｂ５との間には、第２絶縁膜２２が埋め込まれた第２ストッパ用開口部２１Ｂ３が設けられている。この第２ストッパ用開口部２１Ｂ３は、一方の第２主電極１６Ｂの長手方向に沿って延伸している。
　一対の第１ストッパ用開口部２１Ａ３及び２１Ａ４の各々の内部に位置する第２絶縁膜２２（図３２Ａ参照）は、第１絶縁膜２１よりもエッチングレートが高い絶縁膜で形成されているので、第１絶縁膜２１をエッチングして第１空洞部２５Ａ３を形成するときのエッチングストッパとして機能する。同様に、第２ストッパ用開口部２１Ｂ３の内部に位置する第２絶縁膜２２は、第１絶縁膜２１よりもエッチングレートが高い絶縁膜で形成されているので、第１絶縁膜２１をエッチングして第２空洞部２５Ｂ５を形成するときのエッチングストッパとして機能する。
　この第５実施形態に係る半導体装置１Ｄによれば、上述の第１実施形態に係る半導体装置１と同様の効果が得られる。
　なお、絶縁層２０の上層には配線層や他の絶縁層が設けられているが、図３２Ａ及び図３２Ｂでは絶縁層２０よりも上層の配線層や他の絶縁層の図示を省略している。
　＜半導体装置の製造方法＞
　次に、この第５施形態に係る半導体装置１Ｄの製造方法について、図３３Ａから図３７Ｂを用いて説明する。図３３Ａ、図３４Ａ、図３５Ａ、図３６Ａ及び図３７Ａは、半導体基体１０の第１活性領域１０Ａに第１電界効果トランジスタＱ７を形成する工程を示し、図３３Ｂ、図３４Ｂ、図３５Ｂ、図３６Ｂ及び図３７Ｂは、半導体基体１０の第２活性領域１０Ｂに第２電界効果トランジスタＱ８を形成する工程を示す。第１電界効果トランジスタＱ７及び第２電界効果トランジスタＱ８は同一プロセスで形成される。
　まず、第１実施形態の図７Ａから図８Ｂに示す工程と同様の工程を施して、図３３Ａ及び図３３Ｂに示すように、一対の第１主電極１６Ａ及び１７Ａ、一対の第２主電極１６Ｂ及び１７Ｂ、及び、第１絶縁膜２１などを形成する。
　次に、図３３Ａ及び図３３Ｂに示すように、半導体基体１０の主面の第１活性領域１０Ａ上の第１絶縁膜２１に互いに離間する一対の第１ストッパ用開口部２１Ａ３及び２１Ａ４を形成すると共に、半導体基体１０の主面の第２活性領域１０Ｂ上の第１絶縁膜２１に第２ストッパ用開口部２１Ｂ３を形成する。この一対の第１ストッパ用開口部２１Ａ３及び２１Ａ４、並びに第２ストッパ用開口部２１Ｂ３は、周知のフォトリソグラフィ技術及び異方性ドライエッチング技術を用いて行う。一対の第１ストッパ用開口部２１Ａ３及び２１Ａ４は、一対の第１主電極１６Ａと１７Ａとの間に配置される。そして、一方の第１ストッパ用開口部２１Ａ３は一方の第１主電極１６Ａに沿って延伸し、他方の第１ストッパ用開口部２１Ａ４は他方の第１主電極１７Ａに沿って延伸している。第２ストッパ用開口部２１Ｂ３は、一対の第２主電極１６Ｂと１７Ｂとの間に配置される。そして、第２ストッパ用開口部２１Ｂ３は、一対の第２主電極１６Ｂ及び１７Ｂの何れか一方、この第５実施形態では一方の第２主電極１６Ｂに偏心し、一方の第２主電極１６Ｂに沿って延伸している。
　次に、図３４Ａ及び図３４Ｂに示すように、一対の第１ストッパ用開口部２１Ａ３及び２１Ａ４内、並びに第２ストッパ用開口部２１Ｂ３内を埋め込むようにして半導体基体１０の主面の第１活性領域１０Ａ上及び第２活性領域１０Ｂ上に第１絶縁膜２１を介して第２絶縁膜２２を形成する。第２絶縁膜２２は、第１絶縁膜２１に対してエッチング選択比が高い絶縁膜で形成する。例えば、第１絶縁膜２１としてＡＬＤ（Atomic Vapor Deposition）法によりＡｌ２Ｏ３膜を成膜する。そして、第２絶縁膜２２としてＣＶＤ法によりＳｉＯ２膜を成膜する。
　次に、図３５Ａ及び図３５Ｂに示すように、半導体基体１０の主面の第１活性領域１０Ａ上の第２絶縁膜２２に平面視で一対の第１ストッパ用開口部２１Ａ３と２１Ａ４との間に位置する第１開口部２４Ａ１を形成すると共に、半導体基体１０の主面の第２活性領域１０Ｂ上の第２絶縁膜２２に、第２ストッパ用開口部２１Ｂ３と隣り合う第２開口部２４Ｂ１を形成する。第１開口部２４Ａ１及び第２開口部２４Ｂ１は、周知のフォトリソグラフィ技術、及び指向性の高い周知のドライエッチング技術を使用して第２絶縁膜２２をエッチングすることによって形成される。
　第１開口部２４Ａ１は、平面視で一対の第１主電極１６Ａと１７Ａとの間、換言すれば一対の第１ストッパ用開口部２１Ａ３と２１Ａ４との間の中心位置に形成され、一対の第１主電極１６Ａ及び１７Ａの長手方向に沿う長尺状平面パターンで形成される。第２開口部２４Ｂ１は、平面視で一対の第２主電極１６Ｂと１７Ｂとの間、換言すれば第２ストッパ用開口部２１Ｂ３と他方の第２主電極１７Ｂとの間において第２ストッパ用開口部２１Ｂ３側に偏心して形成され、一対の第２主電極１６Ｂ及び１７Ｂの長手方向に沿う長尺状平面パターンで形成される。
　次に、図３６Ａ及び図３６Ｂに示すように、第１開口部２４Ａ１を通して半導体基体１０の第１活性領域１０Ａ上の第１絶縁膜２１をエッチングすることにより第１開口部２４Ａ１よりも幅広の第１空洞部２５Ａ３を形成すると共に、第２開口部２４Ｂ１を通して半導体基体１０の第２活性領域１０Ｂ上の第１絶縁膜２１をエッチングすることにより、第１空洞部２５Ａ３よりも幅広の第２空洞部２５Ｂ５を形成する。
　第１空洞部２５Ａ３及び第２空洞部２５Ｂ５は、半導体基体１０の主面、すなわちバリア層１３の表面に対してダメージが少ない等方性のウエットエッチングにより第１絶縁膜２１をエッチングすることによって形成される。第１絶縁膜２１のウエットエッチングは、上述の第１実施形態と同様に、第２絶縁膜２２に対してエッチング選択比がとれる条件で行う。
　この工程において、第１空洞部２５Ａ３が拡張する方向の先には、第１絶縁膜２１に対してエッチング選択比の高い第２絶縁膜２２が設けられているので、第１空洞部２５Ａ３の幅方向（横方向）の過剰な拡張を抑制することができる。また、第２空洞部２５Ｂ５が拡張する方向の先にも、第１絶縁膜２１に対してエッチング選択比の高い第２絶縁膜２２が設けられているので、第２空洞部２５Ｂ５の幅方向（横方向）の過剰な拡張を抑制することができる。すなわち、第１空洞部２５Ａ３の幅を一対の第１ストッパ用開口部２１Ａ３及び２１Ａ４の各々に埋め込まれた第２絶縁膜２２で制御することができると共に、第２空洞部２５Ｂ５の幅を第２ストッパ開口部２１Ｂ３に埋め込まれた第２絶縁膜２２で制御することができる。
　次に、上述の第１実施形態１の図１４Ａ及び図１４Ｂに示す工程と同様の工程を施して、図３７Ａ及び図３７Ｂに示すように、第１空洞部２５Ａ３内及び第２空洞部２５Ｂ５内において、第１絶縁膜２１、第２絶縁膜２２、及び半導体基体１０の主面（バリア層１３の表面）を覆い、かつ第２絶縁膜２２の第１開口部２４Ａ１内及び第２開口部２４Ｂ１内の各々の側壁を覆うと共に、第２絶縁膜２２上を覆う第３絶縁膜２６を形成する。
　この工程において、半導体基体１０の第１活性領域１０Ａ上及び第２活性領域１０Ｂ上に、第１絶縁膜２１、第２絶縁膜２２及び第３絶縁膜２６を含む絶縁層２０が形成される。
　また、この工程において、第２絶縁膜２２の第１開口部２４Ａ１内及び第２開口部２４Ｂ２内の各々の側壁が第３絶縁膜２６で覆われるため、第１開口部２４Ａ１よりも開口幅が狭い第１ゲート開口部２７Ａ１が形成されると共に、第２開口部２４Ｂ１よりも開口幅が狭い第２ゲート開口部２７Ｂ１が形成される。
　また、この工程において、第１空洞部２５Ａ３及び第２空洞部２５Ｂ５は、第３絶縁膜２６で囲まれる。そして、第３絶縁膜２６は、ほぼ均一な膜厚で形成されるので、第３絶縁膜２６で囲まれた第１空洞部２５Ａ３及び第２空洞部２５Ｂ５においても、第２空洞部２５Ｂ５の幅Ｗ２（図３７Ｂ参照）の方が第１空洞部２５Ａ３の幅Ｗ１（図３７Ａ参照）よりも広い。
　この後、上述の第１実施形態と同様の工程を施して第１ゲート電極３１Ａ及び第２ゲート電極３１Ｂを形成することにより、図３２Ａに示す第１電界効果トランジスタＱ７がほぼ完成すると共に、図３２Ｂ示す第２電界効果トランジスタＱ８がほぼ完成する。
　そして、この後、上述の第１実施形態と同様に、絶縁層２０上に配線層及び他の絶縁層を形成することにより、この第５実施形態に係る半導体装置１がほぼ完成する。
　この第５実施形態に係る半導体装置１Ｄの製造方法によれば、上述の第１実施形態に係る半導体装置１の製造方法と同様の効果が得られる。
　また、第５実施形態に係る半導体装置１Ｄの製造方法によれば、第２部分２５Ｂ５－Ｒの幅が第１部分２５Ｂ５－Ｌの幅よりも幅広の左右非対称の第２空洞部２５Ｂ５を形成することができる。
　また、エッチングマスクを使用しないで第１空洞部２５Ａ３よりも幅広の第２空洞部２５Ｂ５を形成することができるので、上述の第１実施形態及び第２実施形態と比較して製造工程数を削減することができ、半導体装置１Ｄの製造コストを低減することができる。
　また、第１空洞部２５Ａ３の幅を一対の第１ストッパ用開口部２１Ａ３及び２１Ａ４の各々に埋め込まれた第２絶縁膜２２の離間距離で制御でき、また、第２空洞部２５Ｂ５の幅を第２ストッパ用開口部２１Ｂ３で制御できるので、第１空洞部２５Ａ３及び第２空洞部２５Ｂ５の各々の幅を自由に設定することができる。
　なお、上述の第１実施形態から第５実施形態では、絶縁層２０を形成する前に一対のゲート電極１６Ａ及び１７Ａ、並びに一対のゲート電極１６Ｂ及び１７Ｂを形成する場合について説明した。しかしながら、本技術はこれに限定されるものではない。例えば、本技術は、絶縁層２０を形成した後に一対のゲート電極１６Ａ及び１７Ａ、並びに一対のゲート電極１６Ｂ及び１７Ｂを形成する場合にも適用することができる。
　また、上述の第１実施形態から第５実施形態では、第１絶縁膜２１、第２絶縁膜２２及び第３絶縁膜２３を有する絶縁層２０、第１絶縁層２０Ａ及び第２絶縁層２０Ｂについて説明した。しかしながら、本技術はこれに限定されるものではない。例えば、本技術は、第３絶縁膜２３を除いて第１絶縁膜２１及び第２絶縁膜２２を含む絶縁層とした場合にも適用することができる。
　また、上述の第１実施形態から第５実施形態では、基板１０の上部の各層はＡａＮ系の化合物半導体とした。しかしながら、本技術は、このような構成に限定されるものではない。例えば、ＧａＡｓなどの化合物半導体でもよく、また、シリコンなどの半導体層をもちいてもよい。
　（適用例）
　図３８は、無線通信装置（無線通信装置４）の構成の一例を表したものである。この無線通信装置４は、例えば、音声、データ通信、ＬＡＮ接続など多機能を有する携帯電話システムである。無線通信装置４は、例えば、アンテナＡＮＴと、アンテナスイッチ回路５と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Radio Frequency Integrated Circuit）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆ（例えば、無線ＬＡＮ（Ｗ－ＬＡＮ；Wireless Local Area Network）、Bluetooth（登録商標）、他）とを有している。高周波集積回路ＲＦＩCとベースバンド部ＢＢとはインタフェース部Ｉ／Ｆにより接続されている。例えば、アンテナスイッチ回路５または高電力増幅器ＨＰＡが、上記半導体装置１，１Ａ，１Ｂのいずれかを含んで構成されている。
　この無線通信装置４では、送信時、すなわち、無線通信装置４の送信系から送信信号をアンテナＡＮＴへと出力する場合には、ベースバンド部ＢＢから出力される送信信号は、高周波集積回路ＲＦＩＣ、高電力増幅器ＨＰＡ、およびアンテナスイッチ回路５を介してアンテナＡＮＴへと出力される。
　受信時、すなわち、アンテナＡＮＴで受信した信号を無線通信装置の受信系へ入力させる場合には、受信信号は、アンテナスイッチ回路５および高周波集積回路ＲＦＩＣを介してベースバンド部ＢＢに入力される。ベースバンド部ＢＢで処理された信号は、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆなどの出力部から出力される。
　この無線通信装置４は、少なくとも、上述の半導体装置１、１Ａ～１Ｄの何れかを備えている。
　なお、本技術は、以下のような構成としてもよい。
（１）
　半導体基体に搭載された第１電界効果トランジスタ及び第２電界効果トランジスタと、前記半導体基体の主面上に設けられた絶縁層と、を備え、
　前記第１電界効果トランジスタ及び前記第２電界効果トランジスタのそれぞれは、
　前記半導体基体の主面上に互いに離間して設けられた一対の主電極と、
　前記一対の主電極間において前記絶縁層に設けられた空洞部と、
　前記絶縁層上に位置する頭部及び前記頭部から前記絶縁層を貫通して前記空洞部に突出する胴部を有し、かつ前記頭部が前記胴部よりも幅広のゲート電極と、を備え、
　前記第２電界効果トランジスタの前記空洞部の幅は、前記第１電界効果トランジスタの前記空洞部の幅と異なる半導体装置。
（２）
　前記空洞部は、前記ゲート電極のゲート長方向の両側に設けられている、上記（１）に記載の半導体装置。
（３）
　前記空洞部は、前記ゲート電極のゲート長方向の両側に左右対称で設けられている、上記（１）又は（２）に記載の半導体装置。
（４）
　前記第１電界効果トランジスタの前記空洞部は、前記ゲート電極のゲート長方向の両側に左右対称で設けられ、
　前記第２電界効果トランジスタの前記空洞部は、前記ゲート電極のゲート長方向の両側に左右非対称で設けられている、上記（１）又は（２）に記載の半導体装置。
（５）
　前記絶縁層は、前記半導体基体の主面上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた第２絶縁膜と、前記空洞部において、前記第１絶縁膜、前記２絶縁膜及び半導体基体の主面を覆う第３絶縁膜とを含み、
　前記ゲート電極は、前記第３絶縁膜を介在して前記半導体基体の主面上に配置されている、上記（１）から（４）の何れかに記載の半導体装置。
（６）
　前記第２電界効果トランジスタの前記一対の主電極の離間距離は、前記第１電界効果トランジスタの前記一対の主電極の離間距離よりも長い、上記（１）から（５）の何れかに記載の半導体装置。
（７）
　半導体基体に搭載された第１電界効果トランジスタ及び第２電界効果トランジスタと、前記半導体基体の主面上に設けられた絶縁層と、を備え、
　前記第１電界効果トランジスタ及び前記第２電界効果トランジスタのそれぞれは、
　前記半導体基体の主面上に互いに離間して設けられた一対の主電極と、
　前記一対の主電極間において前記絶縁層に設けられた空洞部と、
　前記絶縁層上に位置する頭部及び前記頭部から前記絶縁層を貫通して前記空洞部に突出する胴部を有し、かつ前記頭部が前記胴部よりも幅広のゲート電極と、を備え、
　前記第２電界効果トランジスタの前記空洞部の幅は、前記第１電界効果トランジスタの前記空洞部の幅と異なる半導体装置を備えた電子機器。
（８）
　半導体基体の主面の第１活性領域上及び前記第１活性領域とは異なる第２活性領域上に第１絶縁膜を介して第２絶縁膜を形成し、
　前記第１活性領域上の前記第２絶縁膜に第１開口部を形成すると共に、前記第２活性領域上の前記第２絶縁膜に第２開口部を形成し、
　前記第１開口部を通して前記第１絶縁膜をエッチングすることにより、前記第１開口部よりも幅広の第１空洞部を形成すると共に、前記第２開口部を通して前記第１絶縁膜をエッチングすることにより、前記第２開口部よりも幅広の第２空洞部を形成し、
　前記第２開口部を通して前記第１絶縁膜を選択的にエッチングすることにより、前記第２空洞部の幅を拡張する、
　半導体装置の製造方法。
（９）
　前記第１開口部がマスクで選択的に覆われた状態で前記第２開口部を通して前記第１絶縁膜をエッチングする、上記（８）に記載の半導体装置の製造方法。
（１０）
　前記第１開口部がマスクで覆われ、かつ前記第２開口部及び前記第２空洞部の各々の幅方向の一部が前記マスクで埋められた状態で前記第２開口部を通して前記第２絶縁膜をエッチングする、上記（８）に記載の半導体装置の製造方法。
（１１）
　前記第２絶縁膜は、前記第１絶縁膜に対してエッチング選択比が高い絶縁膜である、上記（８）から（１０）の何れかに記載の半導体装置の製造方法。
（１２）
　前記第１絶縁膜のエッチングは、第２絶縁膜に対してエッチング選択比がとれるウエットエッチングで行う、上記（８）から（１１）の何れかに記載の半導体装置の製造方法。
（１３）
　半導体基体の主面の第１活性領域上及び前記第１活性領域とは異なる第２活性領域上に第１絶縁膜を介して第２絶縁膜を形成し、
　前記第１活性領域上の前記第２絶縁膜に第１開口部を形成すると共に、前記第２活性領域上の前記第２絶縁膜に互いに隣り合う第２開口部及び第３開口部を形成し、
　前記第１開口部を通して前記第１絶縁膜をエッチングすることにより、前記第１開口部よりも幅広の第１空洞部を形成すると共に、前記第２開口部及び第３開口部を通して前記第１絶縁膜をエッチングすることにより、前記第１空洞部よりも幅広の第２空洞部を形成する、
　半導体装置の製造方法。
（１４）
　前記第２絶縁膜は、前記第１絶縁膜に対してエッチング選択比が高い絶縁膜である、上記（１３）に記載の半導体装置の製造方法。
（１５）
　前記第１絶縁膜のエッチングは、第２絶縁膜に対して選択比がとれるウエットエッチングで行う、上記（１３）又は（１４）に記載の半導体装置の製造方法。
（１６）
　半導体基体の主面の第１活性領域上及び前記第１活性領域とは異なる第２活性領域上に第１絶縁膜を介して第２絶縁膜を形成し、
　前記第１活性領域上の前記第１絶縁膜の幅方向の一端側及び他端側に一対の第１エッチングストッパ部を形成すると共に、前記第２活性領域上の前記第１絶縁膜の幅方向の一端側及び他端側に前記一対の第１エッチングストッパ部の離間距離よりも離間距離が長い一対の第２エッチングストッパ部を形成し、
　前記第１活性領域上の前記第２絶縁膜に第１開口部を形成すると共に、前記第２活性領域上の前記第２絶縁膜に第２開口部を形成し、
　前記第１開口部を通して前記第１絶縁膜をエッチングすることにより、前記第１開口部よりも幅広の第１空洞部を形成すると共に、前記第２開口部を通して前記第１絶縁膜をエッチングすることにより、前記第１空洞部よりも幅広の第２空洞部を形成する、
　半導体装置の製造方法。
（１７）
　前記一対の第１エッチングストッパ部及び前記一対の第２エッチングストッパ部は、前記第１絶縁膜に熱処理を施すことによって形成される、上記（１６）に記載の半導体装置の製造方法。
（１８）
　前記第２絶縁膜は、前記第１絶縁膜に対してエッチング選択比が高い絶縁膜である、上記（１６）又は（１７）に記載の半導体装置の製造方法。
（１９）
　前記第１絶縁膜のエッチングは、第２絶縁膜に対して選択比がとれるウエットエッチングで行う、上記（１６）から（１８）の何れかに記載の半導体装置の製造方法。
（２０）
半導体基体の主面の第１活性領域上及び前記第１活性領域とは異なる第２活性領域上に第１絶縁膜を形成し、
　前記第１活性領域上の前記第１絶縁膜に互いに離間する一対の第１ストッパ用開口部を形成すると共に、前記第２活性領域上の前記第１絶縁膜に第２ストッパ用開口部を形成し、
　前記一対の第１ストッパ用開口部内及び前記第２ストッパ用開口部内を埋め込むようにして前記第１活性領域上及び前記第２活性領域上に前記第１絶縁膜を介して第２絶縁膜を形成し、
　前記一対のストッパ用開口部の間の前記絶縁膜に第１開口部を形成すると共に、前記第２活性領域上の前記第２絶縁膜に前記第２ストッパ用開口部と隣り合う第２開口部を形成し、
　前記第１開口部を通して前記第１絶縁膜をエッチングすることにより前記第１開口部よりも幅広の第１空洞部を形成すると共に、前記第２開口部を通して前記第２絶縁膜をエッチングすることにより前記第１空洞部よりも幅広の第２空洞部を形成する、
　半導体装置の製造方法。
（２１）
　前記第２絶縁膜は、前記第１絶縁膜に対してエッチング選択比が高い絶縁膜である、上記（２０）に記載の半導体装置の製造方法。
（２２）
　前記第１絶縁膜のエッチングは、第２絶縁膜に対して選択比がとれるウエットエッチングで行う、上記（２０）又は（２１）に記載の半導体装置の製造方法。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１…半導体装置
　２…半導体チップ
　１０…半導体基体
　１１…基板
　１２…バッファ層
　１３…バリア層
　１４…二次元電子ガス層
　１５…非活性領域
　１６Ａ，１７Ａ…一対の第１主電極（ソース電極及びドレイン電極）
　１６Ｂ，１７Ｂ…一対の第２主電極（ソース電極及びドレイン電極）
　２０…絶縁層
　２０Ａ…第１絶縁層
　２０Ｂ…第２絶縁層
　２１…第１絶縁膜
　２１Ａ１，２１Ａ２…第１エッチングストッパ部
　２１Ｂ１，２１Ｂ２…第２エッチングストッパ部
　２１Ａ３，２１Ａ４…第１ストッパ用開口部
　２１Ｂ３…第２ストッパ用開口部
　２２…第２絶縁膜
　２３…第３絶縁膜
　２４Ａ１…第１開口部
　２４Ｂ１…第２開口部
　２４Ｃ１…第３開口部
　２５Ａ１，２５Ａ２，２５Ａ３…第１空洞部
　２５Ｂ１，２５Ｂ２，２５Ｂ３，２５Ｂ４，２５Ｂ５…第２空洞部
　２６…第３絶縁膜
　２７Ａ１…第１ゲート開口部
　２７Ｂ１…第２ゲート開口部
　３０…ゲート材
　３１Ａ…第１ゲート電極
　３１Ｂ…第２ゲート電極
　３１ａ１，３１ｂ１…頭部
　３１ａ２，３１ｂ２…胴部
　ＳＷ…高周波スイッチ部
　ＢＰＦ…高周波フィルタ部
　ＰＡ…高周波パワーアンプ部
　ＬＮＡ…ローノイズアンプ部
　Ｑ１，Ｑ５，Ｑ７…第１電界効果トランジスタ
　Ｑ２，Ｑ３，Ｑ４，Ｑ６，Ｑ８…第２電界効果トランジスタ
　ＲＭ１，ＲＭ２…マスク

Claims (16)

  1. 　半導体基体に搭載された第１電界効果トランジスタ及び第２電界効果トランジスタと、前記半導体基体の主面上に設けられた絶縁層と、を備え、
    　前記第１電界効果トランジスタ及び前記第２電界効果トランジスタのそれぞれは、
    　前記半導体基体の主面上に互いに離間して設けられた一対の主電極と、
    　前記一対の主電極間において前記絶縁層に設けられた空洞部と、
    　前記絶縁層上に位置する頭部及び前記頭部から前記絶縁層を貫通して前記空洞部に突出する胴部を有し、かつ前記頭部が前記胴部よりも幅広のゲート電極と、を備え、
    　前記第２電界効果トランジスタの前記空洞部の幅は、前記第１電界効果トランジスタの前記空洞部の幅と異なる半導体装置。
  2. 　前記空洞部は、前記ゲート電極のゲート長方向の両側に設けられている、請求項１に記載の半導体装置。
  3. 　前記空洞部は、前記ゲート電極のゲート長方向の両側に左右対称で設けられている、請求項１に記載の半導体装置。
  4. 　前記第１電界効果トランジスタの前記空洞部は、前記ゲート電極のゲート長方向の両側に左右対称で設けられ、
    　前記第２電界効果トランジスタの前記空洞部は、前記ゲート電極のゲート長方向の両側に左右非対称で設けられている、請求項１に記載の半導体装置。
  5. 　前記絶縁層は、前記半導体基体の主面上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた第２絶縁膜と、前記空洞部において、前記第１絶縁膜、前記２絶縁膜及び半導体基体の主面を覆う第３絶縁膜とを含み、
    　前記ゲート電極は、前記第３絶縁膜を介在して前記半導体基体の主面上に配置されている、請求項１に記載の半導体装置。
  6. 　前記第２電界効果トランジスタの前記一対の主電極の離間距離は、前記第１電界効果トランジスタの前記一対の主電極の離間距離よりも長い、請求項１に記載の半導体装置。
  7. 　半導体基体に搭載された第１電界効果トランジスタ及び第２電界効果トランジスタと、前記半導体基体の主面上に設けられた絶縁層と、を備え、
    　前記第１電界効果トランジスタ及び前記第２電界効果トランジスタのそれぞれは、
    　前記半導体基体の主面上に互いに離間して設けられた一対の主電極と、
    　前記一対の主電極間において前記絶縁層に設けられた空洞部と、
    　前記絶縁層上に位置する頭部及び前記頭部から前記絶縁層を貫通して前記空洞部に突出する胴部を有し、かつ前記頭部が前記胴部よりも幅広のゲート電極と、を備え、
    　前記第２電界効果トランジスタの前記空洞部の幅は、前記第１電界効果トランジスタの前記空洞部の幅と異なる半導体装置を備えた電子機器。
  8. 　半導体基体の主面の第１活性領域上及び前記第１活性領域とは異なる第２活性領域上に１絶縁膜を介して第２絶縁膜を形成し、
    　前記第１活性領域上の前記第２絶縁膜に第１開口部を形成すると共に、前記第２活性領域上の前記第２絶縁膜に第２開口部を形成し、
    　前記第１開口部を通して前記第１絶縁膜をエッチングすることにより、前記第１開口部よりも幅広の第１空洞部を形成すると共に、前記第２開口部を通して前記第１絶縁膜をエッチングすることにより、前記第２開口部よりも幅広の第２空洞部を形成し、
    　前記第２開口部を通して前記第１絶縁膜を選択的にエッチングすることにより、前記第２空洞部の幅を拡張する、
    　半導体装置の製造方法。
  9. 　前記第１開口部がマスクで選択的に覆われた状態で前記第２開口部を通して前記第１絶縁膜をエッチングする、請求項８に記載の半導体装置の製造方法。
  10. 　前記第１開口部がマスクで覆われ、かつ前記第２開口部及び前記第２空洞部の各々の幅方向の一部が前記マスクで埋められた状態で前記第２開口部を通して前記第２絶縁膜をエッチングする、請求項８に記載の半導体装置の製造方法。
  11. 　前記第２絶縁膜は、前記第１絶縁膜に対してエッチング選択比が高い絶縁膜である、請求項８に記載の半導体装置の製造方法。
  12. 　前記第１絶縁膜のエッチングは、前記第２絶縁膜に対してエッチング選択比がとれるウエットエッチングで行う請求項８に記載の半導体装置の製造方法。
  13. 　半導体基体の主面の第１活性領域上及び前記第１活性領域とは異なる第２活性領域上に第１絶縁膜を介して第２絶縁膜を形成し、
    　前記第１活性領域上の前記第１絶縁膜の幅方向の一端側及び他端側に一対の第１エッチングストッパ部を形成すると共に、前記第２活性領域上の前記第１絶縁膜の幅方向の一端側及び他端側に前記一対の第１エッチングストッパ部の離間距離よりも離間距離が長い一対の第２エッチングストッパ部を形成し、
    　前記第１活性領域上の前記第２絶縁膜に第１開口部を形成すると共に、前記第２活性領域上の前記第２絶縁膜に第２開口部を形成し、
    　前記第１開口部を通して前記第１絶縁膜をエッチングすることにより、前記第１開口部よりも幅広の第１空洞部を形成すると共に、前記第２開口部を通して前記第１絶縁膜をエッチングすることにより、前記第１空洞部よりも幅広の第２空洞部を形成する、
    　半導体装置の製造方法。
  14. 　前記一対の第１エッチングストッパ部及び前記一対の第２エッチングストッパ部は、前記第１絶縁膜に熱処理を施すことによって形成される、請求項１３に記載の半導体装置の製造方法。
  15. 　前記第２絶縁膜は、前記第１絶縁膜に対してエッチング選択比が高い絶縁材料で形成されている、請求項１３に記載の半導体装置の製造方法。
  16. 　前記第１絶縁膜のエッチングは、第２絶縁膜に対して選択比がとれるウエットエッチングで行う、請求項１３に記載の半導体装置の製造方法。
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