JP3410864B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3410864B2 JP3410864B2 JP17750395A JP17750395A JP3410864B2 JP 3410864 B2 JP3410864 B2 JP 3410864B2 JP 17750395 A JP17750395 A JP 17750395A JP 17750395 A JP17750395 A JP 17750395A JP 3410864 B2 JP3410864 B2 JP 3410864B2
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Description
【０００１】
【発明の属する技術分野】この発明は半導体装置及びそ
の製造方法に関するもので、特に金属半導体電界効果ト
ランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Fiel
d-effect Transistor ）や高電子移動度トランジスタ
（ＨＥＭＴ：High Electron Mobility Transistor ）等
のＴ字型ゲート電極を有する電界効果型半導体装置及び
その製造方法に関するものである。
の製造方法に関するもので、特に金属半導体電界効果ト
ランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Fiel
d-effect Transistor ）や高電子移動度トランジスタ
（ＨＥＭＴ：High Electron Mobility Transistor ）等
のＴ字型ゲート電極を有する電界効果型半導体装置及び
その製造方法に関するものである。
【０００２】
【従来の技術】従来より、化合物半導体を用いた電界効
果トランジスタでは、高周波特性向上のためにゲート長
の短縮が行われている。このゲート長の短縮に伴うゲー
ト抵抗の増加を防ぐために、ゲート電極上部を幅広にし
たＴ字型形状のゲート電極が広く用いられている。
果トランジスタでは、高周波特性向上のためにゲート長
の短縮が行われている。このゲート長の短縮に伴うゲー
ト抵抗の増加を防ぐために、ゲート電極上部を幅広にし
たＴ字型形状のゲート電極が広く用いられている。
【０００３】図５は、従来のＴ字型ゲート電極を用いた
電界効果型トランジスタのゲート電極近傍部分の一例を
示した断面図である。この電界効果トランジスタは、化
合物半導体１上に絶縁膜２が積層され、その絶縁膜２に
設けられた開口部３を通って化合物半導体１の表面に接
するＴ字型ゲート電極４が形成された構成となってい
る。このような構成の電界効果型トランジスタでは、形
状的に直立には不安定なＴ字型ゲート電極４を、絶縁膜
３で支持することができて、製造や特性を安定させるこ
とができる。
電界効果型トランジスタのゲート電極近傍部分の一例を
示した断面図である。この電界効果トランジスタは、化
合物半導体１上に絶縁膜２が積層され、その絶縁膜２に
設けられた開口部３を通って化合物半導体１の表面に接
するＴ字型ゲート電極４が形成された構成となってい
る。このような構成の電界効果型トランジスタでは、形
状的に直立には不安定なＴ字型ゲート電極４を、絶縁膜
３で支持することができて、製造や特性を安定させるこ
とができる。
【０００４】しかしながら、図５に示される構成では、
Ｔ字型ゲート電極４の上部の張り出し部分の下が絶縁膜
２で満たされている。そのため、寄生容量が発生し、絶
縁膜が存在しない場合に比べて、トランジスタの高周波
特性、特に利得が低下するという課題があった。
Ｔ字型ゲート電極４の上部の張り出し部分の下が絶縁膜
２で満たされている。そのため、寄生容量が発生し、絶
縁膜が存在しない場合に比べて、トランジスタの高周波
特性、特に利得が低下するという課題があった。
【０００５】このような課題の解決策として、図６に示
されるような構成の半導体装置が開発されている。すな
わち、化合物半導体５上に、下層絶縁膜６と上層絶縁膜
７の２つの絶縁膜層が設けられ、下層絶縁膜６の開口部
８が上層絶縁膜７の開口部９より広く形成されている。
そして、これら開口部９、８からスパッタ及びリフトオ
フ法等を組み合わせることによってＴ字型ゲート電極１
０が形成される。これにより、Ｔ字型ゲート電極１０の
脚部の両側には、空洞が形成されるようになっている。
されるような構成の半導体装置が開発されている。すな
わち、化合物半導体５上に、下層絶縁膜６と上層絶縁膜
７の２つの絶縁膜層が設けられ、下層絶縁膜６の開口部
８が上層絶縁膜７の開口部９より広く形成されている。
そして、これら開口部９、８からスパッタ及びリフトオ
フ法等を組み合わせることによってＴ字型ゲート電極１
０が形成される。これにより、Ｔ字型ゲート電極１０の
脚部の両側には、空洞が形成されるようになっている。
【０００６】このような構成の半導体装置では、上層絶
縁膜８によりＴ字型ゲート電極１０を支持しながら、該
Ｔ字型ゲート電極１０の脚部の両側に空洞が設けられる
ことにより、寄生容量が低減されている。
縁膜８によりＴ字型ゲート電極１０を支持しながら、該
Ｔ字型ゲート電極１０の脚部の両側に空洞が設けられる
ことにより、寄生容量が低減されている。
【０００７】このように、Ｔ字型ゲート電極の脚部の両
側に空洞を設けた半導体装置またはトランジスタは、例
えば特開平２−２８５６４３号公報、特開平４−１１７
４１号公報、特開平４−３４０２３１号公報、特開平６
−８４９５６号公報及び特開平６−１２０２５３号公報
等に記載されている。
側に空洞を設けた半導体装置またはトランジスタは、例
えば特開平２−２８５６４３号公報、特開平４−１１７
４１号公報、特開平４−３４０２３１号公報、特開平６
−８４９５６号公報及び特開平６−１２０２５３号公報
等に記載されている。
【０００８】
【発明が解決しようとする課題】図６に示されるような
構成の半導体装置に於いては、寄生容量の低減は可能で
あるが、Ｔ字型ゲートの電極の脚部は上層絶縁膜７の開
口部９で制限されるだけである。したがって、ゲート電
極を形成する際に、Ｔ字型ゲート電極１０の脚部で化合
物半導体５の表面と接する部分の幅が広がってしまい、
ゲート長さの短縮が不完全になるという課題を有してい
た。
構成の半導体装置に於いては、寄生容量の低減は可能で
あるが、Ｔ字型ゲートの電極の脚部は上層絶縁膜７の開
口部９で制限されるだけである。したがって、ゲート電
極を形成する際に、Ｔ字型ゲート電極１０の脚部で化合
物半導体５の表面と接する部分の幅が広がってしまい、
ゲート長さの短縮が不完全になるという課題を有してい
た。
【０００９】また、下層絶縁膜６開口部８を広くして形
成した空洞に露出している化合物半導体５の層表面が、
空洞の雰囲気や空洞形成時の不純物に影響されやすくな
り、電気的特性に悪影響を及ぼすという課題も有してい
た。
成した空洞に露出している化合物半導体５の層表面が、
空洞の雰囲気や空洞形成時の不純物に影響されやすくな
り、電気的特性に悪影響を及ぼすという課題も有してい
た。
【００１０】この発明は上記課題を解決するためになさ
れたものであり、ゲート長を短縮し、Ｔ字型ゲート電極
の直立を安定させることを可能にすると共に、寄生容量
を低減することのできる半導体装置及びその製造方法を
提供することを目的とする。
れたものであり、ゲート長を短縮し、Ｔ字型ゲート電極
の直立を安定させることを可能にすると共に、寄生容量
を低減することのできる半導体装置及びその製造方法を
提供することを目的とする。
【００１１】
【課題を解決するための手段】すなわちこの発明は、半
導体表面上に形成されて開口部を有する絶縁膜と、上記
開口部に脚部を配置すると共に上記絶縁膜上に張り出し
部分が形成されたＴ字型ゲート電極と、このＴ字型ゲー
ト電極の上記脚部と上記絶縁膜との間に形成された空洞
部とから成る半導体装置に於いて、上記絶縁膜は少なく
とも３層の多層絶縁膜で構成され、該多層絶縁膜のうち
少なくとも最上層と最下層の絶縁膜の開口部を、該最上
層と最下層の絶縁膜の間に位置する中間絶縁膜の開口部
より小さく形成し、上記最下層の絶縁膜の開口部の幅を
規定することにより上記Ｔ字型ゲート電極の脚部の幅を
規定することを特徴とする。
導体表面上に形成されて開口部を有する絶縁膜と、上記
開口部に脚部を配置すると共に上記絶縁膜上に張り出し
部分が形成されたＴ字型ゲート電極と、このＴ字型ゲー
ト電極の上記脚部と上記絶縁膜との間に形成された空洞
部とから成る半導体装置に於いて、上記絶縁膜は少なく
とも３層の多層絶縁膜で構成され、該多層絶縁膜のうち
少なくとも最上層と最下層の絶縁膜の開口部を、該最上
層と最下層の絶縁膜の間に位置する中間絶縁膜の開口部
より小さく形成し、上記最下層の絶縁膜の開口部の幅を
規定することにより上記Ｔ字型ゲート電極の脚部の幅を
規定することを特徴とする。
【００１２】またこの発明は、半導体表面上に少なくと
も３層の多層絶縁膜を形成する工程と、上記多層絶縁膜
に開口部を形成する工程と、上記開口部を通して上記半
導体表面に接する脚部と上記多層絶縁膜の最上層の上に
張り出し部を有するＴ字型ゲート電極を形成する工程と
を少なくとも有する半導体装置の製造方法に於いて、上
記Ｔ字型ゲート電極を形成する工程は、上記Ｔ字型ゲー
ト電極の上記脚部と上記多層絶縁膜との間に空洞部を形
成すると共に、上記多層絶縁膜の開口部のうち、少なく
とも最上層と最下層の絶縁膜の開口部を該最上層と最下
層の絶縁膜の間に位置する中間絶縁膜の開口部より小さ
く形成し、上記最下層の絶縁膜の開口部の幅を規定して
上記Ｔ字型ゲート電極の脚部の幅を規定することを特徴
とする。
も３層の多層絶縁膜を形成する工程と、上記多層絶縁膜
に開口部を形成する工程と、上記開口部を通して上記半
導体表面に接する脚部と上記多層絶縁膜の最上層の上に
張り出し部を有するＴ字型ゲート電極を形成する工程と
を少なくとも有する半導体装置の製造方法に於いて、上
記Ｔ字型ゲート電極を形成する工程は、上記Ｔ字型ゲー
ト電極の上記脚部と上記多層絶縁膜との間に空洞部を形
成すると共に、上記多層絶縁膜の開口部のうち、少なく
とも最上層と最下層の絶縁膜の開口部を該最上層と最下
層の絶縁膜の間に位置する中間絶縁膜の開口部より小さ
く形成し、上記最下層の絶縁膜の開口部の幅を規定して
上記Ｔ字型ゲート電極の脚部の幅を規定することを特徴
とする。
【００１３】更に、上記構成に加えて最上層の絶縁膜と
最下層の絶縁膜を除いた中間に位置する絶縁膜のうち少
なくとも１層の開口部がＴ字型ゲート電極の張り出し部
分の幅よりも広く形成すること、或いは多層絶縁膜を５
層以上とし、最上層の絶縁膜と最下層の絶縁膜を除いた
中間に位置する絶縁膜のうち少なくとも１層の開口部の
幅を最下層の絶縁膜の開口部の幅と等しくすることを特
徴とする。
最下層の絶縁膜を除いた中間に位置する絶縁膜のうち少
なくとも１層の開口部がＴ字型ゲート電極の張り出し部
分の幅よりも広く形成すること、或いは多層絶縁膜を５
層以上とし、最上層の絶縁膜と最下層の絶縁膜を除いた
中間に位置する絶縁膜のうち少なくとも１層の開口部の
幅を最下層の絶縁膜の開口部の幅と等しくすることを特
徴とする。
【００１４】図１及び図２は、この発明の半導体装置の
構成原理図であり、それぞれ電界効果トランジスタのゲ
ート電極近傍の断面を示したものである。図１は多層絶
縁膜を３層とした場合の構成を示したものであり、化合
物半導体基板１１表面上に、第１の絶縁膜１２、第２の
絶縁膜１３及び第３の絶縁膜１４が順次積層され、これ
ら第１、第２、第３の絶縁膜１２、１３、１４にそれぞ
れ第１、第２、第３の開口部１５、１６、１７が形成さ
れる。そして、各絶縁膜の開口部１５〜１７を通って化
合物半導体基板１１の表面に接すると共に、第３の絶縁
膜１４の上にＴ字型ゲート電極１８が形成される。この
Ｔ字型ゲート電極１８は、上記開口部１５〜１７中に構
成されるＴ字型ゲート電極の脚部１８ａと、第３の絶縁
膜１４上に形成されたＴ字型ゲート電極上部の張り出し
部１８ｂとから構成されている。また、第２の絶縁膜１
３とＴ字型ゲート電極の脚部１８ａの間には、空気若し
くは真空の空洞１９が形成されている。
構成原理図であり、それぞれ電界効果トランジスタのゲ
ート電極近傍の断面を示したものである。図１は多層絶
縁膜を３層とした場合の構成を示したものであり、化合
物半導体基板１１表面上に、第１の絶縁膜１２、第２の
絶縁膜１３及び第３の絶縁膜１４が順次積層され、これ
ら第１、第２、第３の絶縁膜１２、１３、１４にそれぞ
れ第１、第２、第３の開口部１５、１６、１７が形成さ
れる。そして、各絶縁膜の開口部１５〜１７を通って化
合物半導体基板１１の表面に接すると共に、第３の絶縁
膜１４の上にＴ字型ゲート電極１８が形成される。この
Ｔ字型ゲート電極１８は、上記開口部１５〜１７中に構
成されるＴ字型ゲート電極の脚部１８ａと、第３の絶縁
膜１４上に形成されたＴ字型ゲート電極上部の張り出し
部１８ｂとから構成されている。また、第２の絶縁膜１
３とＴ字型ゲート電極の脚部１８ａの間には、空気若し
くは真空の空洞１９が形成されている。
【００１５】そして、最下層である第１の絶縁膜１２の
第１の開口部１５と、最上層である第３の絶縁膜１４の
第３の開口部１７ｃの幅を所望のゲート長、すなわちＴ
字型ゲート電極の脚部１８ａの幅とし、第２の絶縁膜１
３の第２の開口部１６の幅をＴ字型ゲート電極上部の張
り出し部１８ｂの幅よりも広くとることを特徴としてい
る。
第１の開口部１５と、最上層である第３の絶縁膜１４の
第３の開口部１７ｃの幅を所望のゲート長、すなわちＴ
字型ゲート電極の脚部１８ａの幅とし、第２の絶縁膜１
３の第２の開口部１６の幅をＴ字型ゲート電極上部の張
り出し部１８ｂの幅よりも広くとることを特徴としてい
る。
【００１６】この構成によれば、第１の開口部１５と第
３の開口部１７の幅が第２の開口部１６の幅よりも小さ
いので、Ｔ字型ゲート電極上部の張り出し部１８ｂの下
にＴ字型ゲート電極の脚部１８ａとの絶縁膜に囲まれた
空洞１９が形成される。この空洞１９は空気で満たされ
るか、若しくは真空となっているため、Ｔ字型ゲート電
極上部の張り出し部１８ｂの下が絶縁膜で満たされてい
るよりも寄生容量を低減することができる。更に、第１
の開口部１５によってＴ字型ゲート電極の脚部１８ａが
化合物半導体基板１１表面に接する幅、すなわちゲート
長が規定されるので、ゲート長の広がりやばらつきを低
減することができる。
３の開口部１７の幅が第２の開口部１６の幅よりも小さ
いので、Ｔ字型ゲート電極上部の張り出し部１８ｂの下
にＴ字型ゲート電極の脚部１８ａとの絶縁膜に囲まれた
空洞１９が形成される。この空洞１９は空気で満たされ
るか、若しくは真空となっているため、Ｔ字型ゲート電
極上部の張り出し部１８ｂの下が絶縁膜で満たされてい
るよりも寄生容量を低減することができる。更に、第１
の開口部１５によってＴ字型ゲート電極の脚部１８ａが
化合物半導体基板１１表面に接する幅、すなわちゲート
長が規定されるので、ゲート長の広がりやばらつきを低
減することができる。
【００１７】また、この発明によれば、形成された空洞
１９に露出される化合物半導体基板１１表面は皆無であ
るため、空洞１９の雰囲気や空洞形成時に化合物半導体
基板１１表面に酸化等の悪影響を及ぼすことがなく、安
定した電気的特性を得ることができる。
１９に露出される化合物半導体基板１１表面は皆無であ
るため、空洞１９の雰囲気や空洞形成時に化合物半導体
基板１１表面に酸化等の悪影響を及ぼすことがなく、安
定した電気的特性を得ることができる。
【００１８】図２は、多層絶縁膜を５層とした場合の構
成を示したものであり、化合物半導体基板２１表面上に
第１の絶縁膜２２、第２の絶縁膜２３、第３の絶縁膜２
４、第４の絶縁膜２５及び第５の絶縁膜２６が順次積層
され、これらの各絶縁膜２１、２２、２３、２４、２
５、２６に第１、第２、第３、第４、第５の開口部２
７、２８、２９、３０、３１が形成される。そして、各
絶縁膜の開口部２７〜３１を通って化合物半導体基板２
１の表面に接すると共に、第５の絶縁膜３１の上に張り
出し部を有するようなＴ字型ゲート電極３２が形成され
る。そして、第２の絶縁膜２２とＴ字型ゲート電極の脚
部３２ａの間、及び第４の絶縁膜２４とＴ字型ゲート電
極の脚部３２ａの間には、それぞれ空気若しくは真空の
空洞３３及び３４が形成されている。
成を示したものであり、化合物半導体基板２１表面上に
第１の絶縁膜２２、第２の絶縁膜２３、第３の絶縁膜２
４、第４の絶縁膜２５及び第５の絶縁膜２６が順次積層
され、これらの各絶縁膜２１、２２、２３、２４、２
５、２６に第１、第２、第３、第４、第５の開口部２
７、２８、２９、３０、３１が形成される。そして、各
絶縁膜の開口部２７〜３１を通って化合物半導体基板２
１の表面に接すると共に、第５の絶縁膜３１の上に張り
出し部を有するようなＴ字型ゲート電極３２が形成され
る。そして、第２の絶縁膜２２とＴ字型ゲート電極の脚
部３２ａの間、及び第４の絶縁膜２４とＴ字型ゲート電
極の脚部３２ａの間には、それぞれ空気若しくは真空の
空洞３３及び３４が形成されている。
【００１９】この際、５層の絶縁膜のうち最下層である
第１の絶縁膜２２の第１の開口部２７ａと最上層である
第５の絶縁膜３１の第５の開口部２６と、第５層の絶縁
膜のうち中間に位置される第３の絶縁膜２４の第３の開
口部２９の幅を所望のゲート長、すなわちＴ字型ゲート
電極の脚部３２ａの幅とし、第２の開口部２８と第４の
開口部３０の幅をＴ字型ゲート電極上部の張り出し部３
２ｂの幅よりも広く構成することを特徴としている。
第１の絶縁膜２２の第１の開口部２７ａと最上層である
第５の絶縁膜３１の第５の開口部２６と、第５層の絶縁
膜のうち中間に位置される第３の絶縁膜２４の第３の開
口部２９の幅を所望のゲート長、すなわちＴ字型ゲート
電極の脚部３２ａの幅とし、第２の開口部２８と第４の
開口部３０の幅をＴ字型ゲート電極上部の張り出し部３
２ｂの幅よりも広く構成することを特徴としている。
【００２０】この構成によれば、第１の開口部２７、第
３の開口部２９及び第５の開口部３１の幅が第２の開口
部２８と第４の開口部３０の幅よりも小さいので、Ｔ字
型ゲート電極上部の張り出し部３２ｂの下にＴ字型ゲー
ト電極の脚部３２ａと絶縁膜に囲まれた空洞３３、３４
が形成される。上述したように空洞３３、３４は空気で
満たされるか、若しくは真空となっているため、Ｔ字型
ゲート電極上部の張り出し部３２ｂの下が絶縁膜で満た
されているよりも寄生容量を低減することができる。更
に、Ｔ字型ゲート電極の脚部３２ａが化合物半導体基板
２１表面に接する幅、すなわちゲート長が第１の開口部
２７に規定されてゲート長の広がりやばらつきを低減す
ることができるだけでなく、Ｔ字型ゲート電極の脚部３
２ａの幅が、多層絶縁膜の中間層である第３の絶縁膜２
４の第３の開口部２９によって制限規定されるので、第
１の絶縁膜２２の上にある電極部分が少なくなり、より
寄生容量を低減することができる。これにより、安定し
て高速動作に優れた電界トランジスタを提供すことがで
きる。
３の開口部２９及び第５の開口部３１の幅が第２の開口
部２８と第４の開口部３０の幅よりも小さいので、Ｔ字
型ゲート電極上部の張り出し部３２ｂの下にＴ字型ゲー
ト電極の脚部３２ａと絶縁膜に囲まれた空洞３３、３４
が形成される。上述したように空洞３３、３４は空気で
満たされるか、若しくは真空となっているため、Ｔ字型
ゲート電極上部の張り出し部３２ｂの下が絶縁膜で満た
されているよりも寄生容量を低減することができる。更
に、Ｔ字型ゲート電極の脚部３２ａが化合物半導体基板
２１表面に接する幅、すなわちゲート長が第１の開口部
２７に規定されてゲート長の広がりやばらつきを低減す
ることができるだけでなく、Ｔ字型ゲート電極の脚部３
２ａの幅が、多層絶縁膜の中間層である第３の絶縁膜２
４の第３の開口部２９によって制限規定されるので、第
１の絶縁膜２２の上にある電極部分が少なくなり、より
寄生容量を低減することができる。これにより、安定し
て高速動作に優れた電界トランジスタを提供すことがで
きる。
【００２１】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図３は、この発明の第１の実施
の形態に於ける電界効果型トランジスタの製造工程を断
面図で示したもので、ゲート近傍のみが示されている。
実施の形態を説明する。図３は、この発明の第１の実施
の形態に於ける電界効果型トランジスタの製造工程を断
面図で示したもので、ゲート近傍のみが示されている。
【００２２】図３（ａ）に於いて、化合物半導体基板１
１は、ＩｎＰ基板上にｉ−Ｉｎ0.52Ａｌ0.48Ａｓ層が１
００ｎｍ、ｉ−Ｉｎ0.80Ｇａ0.20Ａｓ層が１６ｎｍ、ｉ
−Ｉｎ0.53Ｇａ0.47Ａｓ層が４ｎｍ、ｉ−Ｉｎ0.52Ａｌ
0.48Ａｓ層が５ｎｍ、ｎ−Ｉｎ0.52Ａｌ0.48Ａｓ層が１
０ｎｍ、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓ層が１０ｎｍ、順次
積層された構造となっている。そして、この積層構造の
化合物半導体基板１１表面上には、プラズマＣＶＤ（気
層成長）を用いて第１の絶縁膜（ＳｉＮx膜）１２が１
５ｎｍ、第２の絶縁膜（ＳｉＯ2 膜）１３が５０ｎｍ、
第３の絶縁膜（ＳｉＮx膜）１４が３５ｎｍ形成され
る。
１は、ＩｎＰ基板上にｉ−Ｉｎ0.52Ａｌ0.48Ａｓ層が１
００ｎｍ、ｉ−Ｉｎ0.80Ｇａ0.20Ａｓ層が１６ｎｍ、ｉ
−Ｉｎ0.53Ｇａ0.47Ａｓ層が４ｎｍ、ｉ−Ｉｎ0.52Ａｌ
0.48Ａｓ層が５ｎｍ、ｎ−Ｉｎ0.52Ａｌ0.48Ａｓ層が１
０ｎｍ、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓ層が１０ｎｍ、順次
積層された構造となっている。そして、この積層構造の
化合物半導体基板１１表面上には、プラズマＣＶＤ（気
層成長）を用いて第１の絶縁膜（ＳｉＮx膜）１２が１
５ｎｍ、第２の絶縁膜（ＳｉＯ2 膜）１３が５０ｎｍ、
第３の絶縁膜（ＳｉＮx膜）１４が３５ｎｍ形成され
る。
【００２３】次に、図３（ｂ）に示されるように、第３
の絶縁膜１４表面上にレジスト３５が塗布され、電子線
（ＥＢ）露光法が用いられてパターンニングが行われ
る。そして、レジスト３５をマスクにして、第１の絶縁
膜１２、第２の絶縁膜１３及び第３の絶縁膜１４にＲＩ
Ｅ（Reactive Ion Etching）が用いられた異方性ドライ
エッチングで開口部３６が形成される。ここで、開口部
３６の幅がゲート長に相当する。
の絶縁膜１４表面上にレジスト３５が塗布され、電子線
（ＥＢ）露光法が用いられてパターンニングが行われ
る。そして、レジスト３５をマスクにして、第１の絶縁
膜１２、第２の絶縁膜１３及び第３の絶縁膜１４にＲＩ
Ｅ（Reactive Ion Etching）が用いられた異方性ドライ
エッチングで開口部３６が形成される。ここで、開口部
３６の幅がゲート長に相当する。
【００２４】そして、図３（ｃ）に示されるように、第
２の絶縁膜（ＳｉＯ2 膜）１３が４％弗酸水溶液でサイ
ドエッチングされる。この際、第１及び第３の絶縁膜１
２及び１４の第１及び第３の開口部１５及び１７が０．
２μｍとされ、第２の絶縁膜１３の第２の開口部１６は
０．９μｍとされて、上記第１及び第３の開口部１５及
び１７より大きくされる。
２の絶縁膜（ＳｉＯ2 膜）１３が４％弗酸水溶液でサイ
ドエッチングされる。この際、第１及び第３の絶縁膜１
２及び１４の第１及び第３の開口部１５及び１７が０．
２μｍとされ、第２の絶縁膜１３の第２の開口部１６は
０．９μｍとされて、上記第１及び第３の開口部１５及
び１７より大きくされる。
【００２５】その後、図３（ｄ）に示されるように、リ
フトオフ法が用いられてＴ字型ゲート電極１８が形成さ
れる。このＴ字型ゲート電極１８は、Ｔｉ／Ｐｔ／Ａｕ
が蒸着法で積層されて構成されたもので、Ｔ字型ゲート
電極上部の張り出し部１８ｂの幅は０．８μｍとしてい
る。また、Ｔ字型ゲート電極の脚部１８ａの幅は、第３
の開口部１７によって制限されるので、電極の脚部１８
ａの両側に空洞１９が形成される。
フトオフ法が用いられてＴ字型ゲート電極１８が形成さ
れる。このＴ字型ゲート電極１８は、Ｔｉ／Ｐｔ／Ａｕ
が蒸着法で積層されて構成されたもので、Ｔ字型ゲート
電極上部の張り出し部１８ｂの幅は０．８μｍとしてい
る。また、Ｔ字型ゲート電極の脚部１８ａの幅は、第３
の開口部１７によって制限されるので、電極の脚部１８
ａの両側に空洞１９が形成される。
【００２６】このようにして得られた電界効果トランジ
スタでは、Ｔ字型ゲート電極上部の張り出し部１８ｂの
下は、第２の絶縁膜１３の一部を除去して空洞１９が形
成されており、空気の誘電率が絶縁膜の誘電率よりも小
さいことから、絶縁膜で満たされているよりも寄生容量
をおよそ２５％に低減することができる。
スタでは、Ｔ字型ゲート電極上部の張り出し部１８ｂの
下は、第２の絶縁膜１３の一部を除去して空洞１９が形
成されており、空気の誘電率が絶縁膜の誘電率よりも小
さいことから、絶縁膜で満たされているよりも寄生容量
をおよそ２５％に低減することができる。
【００２７】この製造方法によれば、Ｔ字型ゲート電極
１８が倒れることなく形成でき、該ゲート電極上部の張
り出し部１８ｂを脚部の幅や高さに関係なく大きくする
ことができるので、ゲート抵抗を小さくすることができ
る。また、ゲート近傍の保護にも問題がない。
１８が倒れることなく形成でき、該ゲート電極上部の張
り出し部１８ｂを脚部の幅や高さに関係なく大きくする
ことができるので、ゲート抵抗を小さくすることができ
る。また、ゲート近傍の保護にも問題がない。
【００２８】更に、Ｔ字型ゲート電極の脚部１８ａが化
合物半導体基板１１表面に接する部分の幅、すなわちゲ
ート長が、第１の絶縁膜１２の第１の開口部１５によっ
て規定されるので、ゲート長の広がりやばらつきを低減
することができる。
合物半導体基板１１表面に接する部分の幅、すなわちゲ
ート長が、第１の絶縁膜１２の第１の開口部１５によっ
て規定されるので、ゲート長の広がりやばらつきを低減
することができる。
【００２９】尚、上述した第１の実施の形態に於いて
は、絶縁膜の形成にプラズマＣＶＤを用いたが、絶縁膜
のエッチングレートの差が重要であるので、絶縁膜を形
成する手段はこれだけに限られるものではない。
は、絶縁膜の形成にプラズマＣＶＤを用いたが、絶縁膜
のエッチングレートの差が重要であるので、絶縁膜を形
成する手段はこれだけに限られるものではない。
【００３０】また、第１の実施の形態では、予めゲート
コンタクト層を露出させておいて製作する方法について
述べたが、ゲートコンタクト層の上にキャップ層を残し
ておき、その表面上に絶縁膜を形成し、ドライエッチン
グで開口部３６が形成された後にゲートコンタクト層を
露出させるリセスエッチングを行い、その後第２の絶縁
膜の第２の開口部を大きくする方法も適用可能である。
コンタクト層を露出させておいて製作する方法について
述べたが、ゲートコンタクト層の上にキャップ層を残し
ておき、その表面上に絶縁膜を形成し、ドライエッチン
グで開口部３６が形成された後にゲートコンタクト層を
露出させるリセスエッチングを行い、その後第２の絶縁
膜の第２の開口部を大きくする方法も適用可能である。
【００３１】次に、この発明の第２の実施の形態につい
て説明する。図４は、この発明の第２の実施の形態に於
ける電界効果型トランジスタの製造工程を断面図で示し
たものであり、ゲート近傍のみが示されている。
て説明する。図４は、この発明の第２の実施の形態に於
ける電界効果型トランジスタの製造工程を断面図で示し
たものであり、ゲート近傍のみが示されている。
【００３２】先ず、図４（ａ）に於いて、化合物半導体
基板２１表面上に、プラズマＣＶＤが用いられて、第１
の絶縁膜（ＳｉＮx膜）２２が１０ｎｍ、第２の絶縁膜
（ＳｉＯ2 膜）２３が２５ｎｍ、第３の絶縁膜（ＳｉＮ
x膜）２４が１０ｎｍ、第４の絶縁膜（ＳｉＯ2 膜）２
５が２５ｎｍ、そして第５の絶縁膜（ＳｉＮx膜）２６
が３０ｎｍ形成される。尚、上記化合物半導体基板２１
は、上述した第１の実施の形態の化合物半導体基板１１
と同じ構成とする。
基板２１表面上に、プラズマＣＶＤが用いられて、第１
の絶縁膜（ＳｉＮx膜）２２が１０ｎｍ、第２の絶縁膜
（ＳｉＯ2 膜）２３が２５ｎｍ、第３の絶縁膜（ＳｉＮ
x膜）２４が１０ｎｍ、第４の絶縁膜（ＳｉＯ2 膜）２
５が２５ｎｍ、そして第５の絶縁膜（ＳｉＮx膜）２６
が３０ｎｍ形成される。尚、上記化合物半導体基板２１
は、上述した第１の実施の形態の化合物半導体基板１１
と同じ構成とする。
【００３３】次に、図４（ｂ）に示されるように、第５
の絶縁膜２６表面上にレジスト３８が塗布されて、ＥＢ
露光法によりパターンニングが行われる。そして、上記
レジスト３８がマスクにされて、第１の絶縁膜２２、第
２の絶縁膜２３、第３の絶縁膜２４、第４の絶縁膜２５
及び第５の絶縁膜２６に、ＲＩＥを用いた異方性ドライ
エッチングで開口部３９が形成される。この開口部３９
の幅が、ゲート長に相当する。
の絶縁膜２６表面上にレジスト３８が塗布されて、ＥＢ
露光法によりパターンニングが行われる。そして、上記
レジスト３８がマスクにされて、第１の絶縁膜２２、第
２の絶縁膜２３、第３の絶縁膜２４、第４の絶縁膜２５
及び第５の絶縁膜２６に、ＲＩＥを用いた異方性ドライ
エッチングで開口部３９が形成される。この開口部３９
の幅が、ゲート長に相当する。
【００３４】そして、図４（ｃ）に示されるように、第
２及び第４の絶縁膜（ＳｉＯ2 膜）２８及び３０が、４
％弗酸水溶液でサイドエッチングされる。この際、第
１、第３、第５の絶縁膜２２、２４、２６の第１、第
３、第５の開口部２７、２９、３１が０．２μｍとさ
れ、第２及び第４の絶縁膜２３及び２５の第２及び第４
の開口部２６及び２８が０．９μｍと大きくされる。
２及び第４の絶縁膜（ＳｉＯ2 膜）２８及び３０が、４
％弗酸水溶液でサイドエッチングされる。この際、第
１、第３、第５の絶縁膜２２、２４、２６の第１、第
３、第５の開口部２７、２９、３１が０．２μｍとさ
れ、第２及び第４の絶縁膜２３及び２５の第２及び第４
の開口部２６及び２８が０．９μｍと大きくされる。
【００３５】その後、図４（ｄ）に示されるように、リ
フトオフ法によって、Ｔ字型ゲート電極３２が形成され
る。このＴ字型ゲート電極３２は、上述した第１の実施
の形態と同様に、Ｔｉ／Ｐｔ／Ａｕが蒸着法で積層され
て構成されたもので、Ｔ字型ゲート電極上部の張り出し
部３２ｂの幅は０．８μｍとした。また、Ｔ字型ゲート
電極の脚部３２ａの幅は、第５の開口部３１によって規
定されるので、電極の脚部３２ａの両側に空洞部３３及
び３４が形成される。
フトオフ法によって、Ｔ字型ゲート電極３２が形成され
る。このＴ字型ゲート電極３２は、上述した第１の実施
の形態と同様に、Ｔｉ／Ｐｔ／Ａｕが蒸着法で積層され
て構成されたもので、Ｔ字型ゲート電極上部の張り出し
部３２ｂの幅は０．８μｍとした。また、Ｔ字型ゲート
電極の脚部３２ａの幅は、第５の開口部３１によって規
定されるので、電極の脚部３２ａの両側に空洞部３３及
び３４が形成される。
【００３６】このようにして得られた電界効果トランジ
スタでは、Ｔ字型ゲート電極上部の張り出し部３２ｂの
下は、第２及び第４の絶縁膜２３及び２５の一部を除去
して空洞を形成しているので、絶縁膜で満たされている
よりも寄生容量を低減することができる。
スタでは、Ｔ字型ゲート電極上部の張り出し部３２ｂの
下は、第２及び第４の絶縁膜２３及び２５の一部を除去
して空洞を形成しているので、絶縁膜で満たされている
よりも寄生容量を低減することができる。
【００３７】更に、この製造方法によれば、Ｔ字型ゲー
ト電極３２が倒れることなく形成でき、該ゲート電極上
部の張り出し部３２ｂを脚部の幅や高さに関係なく大き
くできるので、ゲート抵抗を小さくすることができる。
また、ゲート近傍の保護にも問題がない。
ト電極３２が倒れることなく形成でき、該ゲート電極上
部の張り出し部３２ｂを脚部の幅や高さに関係なく大き
くできるので、ゲート抵抗を小さくすることができる。
また、ゲート近傍の保護にも問題がない。
【００３８】そして、Ｔ字型ゲート電極の脚部３２ａが
化合物半導体基板２１表面に接する部分の幅、すなわち
ゲート長が、第１の絶縁膜２２の第１の開口部２７に規
定されているので、ゲート長の広がりやばらつきを低減
することができる。
化合物半導体基板２１表面に接する部分の幅、すなわち
ゲート長が、第１の絶縁膜２２の第１の開口部２７に規
定されているので、ゲート長の広がりやばらつきを低減
することができる。
【００３９】更に、第３の絶縁膜２４の第３の開口部２
９により、Ｔ字型ゲート電極の脚部３２ａの幅が制限さ
れるため、第１の絶縁膜２２の上に載る電極部分が減少
し、より寄生容量を低減することができる。
９により、Ｔ字型ゲート電極の脚部３２ａの幅が制限さ
れるため、第１の絶縁膜２２の上に載る電極部分が減少
し、より寄生容量を低減することができる。
【００４０】
【発明の効果】以上のようにこの発明によれば、ゲート
長を短縮し、Ｔ字型ゲート電極の直立を安定させること
を可能にすると共に、寄生容量を低減することのできる
半導体装置及びその製造方法を提供することができる。
長を短縮し、Ｔ字型ゲート電極の直立を安定させること
を可能にすると共に、寄生容量を低減することのできる
半導体装置及びその製造方法を提供することができる。
【図１】この発明の半導体装置の構成原理図で、電界効
果トランジスタのゲート電極近傍の断面を示したもの
で、多層絶縁膜を３層とした場合の構成図である。
果トランジスタのゲート電極近傍の断面を示したもの
で、多層絶縁膜を３層とした場合の構成図である。
【図２】この発明の半導体装置の構成原理図で、電界効
果トランジスタのゲート電極近傍の断面を示したもの
で、多層絶縁膜を５層とした場合の構成図である。
果トランジスタのゲート電極近傍の断面を示したもの
で、多層絶縁膜を５層とした場合の構成図である。
【図３】この発明の第１の実施の形態に於ける電界効果
型トランジスタの製造工程を示したもので、ゲート近傍
のみを示す断面図である。
型トランジスタの製造工程を示したもので、ゲート近傍
のみを示す断面図である。
【図４】この発明の第２の実施の形態に於ける電界効果
型トランジスタの製造工程を示したもので、ゲート近傍
のみを示す断面図である。
型トランジスタの製造工程を示したもので、ゲート近傍
のみを示す断面図である。
【図５】従来のＴ字型ゲート電極を用いた電界効果型ト
ランジスタのゲート電極近傍部分の一例を示した断面図
である。
ランジスタのゲート電極近傍部分の一例を示した断面図
である。
【図６】従来のＴ字型ゲート電極を用いた電界効果型ト
ランジスタのゲート電極近傍部分の他の例を示した断面
図である。
ランジスタのゲート電極近傍部分の他の例を示した断面
図である。
１１、２１…化合物半導体基板、１２、２２…第１の絶
縁膜、１３、２３…第２の絶縁膜、１４、２４…第３の
絶縁膜、２５…第４の絶縁膜、２６…第５の絶縁膜、１
５、２７…第１の開口部、１６、２８…第２の開口部、
１７、２９…第３の開口部、３０…第４の開口部、３１
…第５の開口部、１８、３２…Ｔ字型ゲート電極、１８
ａ、３２ａ…Ｔ字型ゲート電極の脚部、１８ｂ、３２ｂ
…Ｔ字型ゲート電極上部の張り出し部、１９、３３、３
４…空洞、３５、３８…レジスト、３６、３９…開口
部。
縁膜、１３、２３…第２の絶縁膜、１４、２４…第３の
絶縁膜、２５…第４の絶縁膜、２６…第５の絶縁膜、１
５、２７…第１の開口部、１６、２８…第２の開口部、
１７、２９…第３の開口部、３０…第４の開口部、３１
…第５の開口部、１８、３２…Ｔ字型ゲート電極、１８
ａ、３２ａ…Ｔ字型ゲート電極の脚部、１８ｂ、３２ｂ
…Ｔ字型ゲート電極上部の張り出し部、１９、３３、３
４…空洞、３５、３８…レジスト、３６、３９…開口
部。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 上野 祥樹
愛知県刈谷市昭和町１丁目１番地 日本
電装株式会社内
(56)参考文献 特開 平５−166842（ＪＰ，Ａ)
特開 昭61−190985（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 29/812
Claims (6)
- 【請求項１】 半導体表面上に形成されて開口部を有す
る絶縁膜と、上記開口部に脚部を配置すると共に上記絶
縁膜上に張り出し部分が形成されたＴ字型ゲート電極
と、このＴ字型ゲート電極の上記脚部と上記絶縁膜との
間に形成された空洞部とから成る半導体装置に於いて、 上記絶縁膜は少なくとも３層の多層絶縁膜で構成され、
該多層絶縁膜のうち少なくとも最上層と最下層の絶縁膜
の開口部を、該最上層と最下層の絶縁膜の間に位置する
中間絶縁膜の開口部より小さく形成し、上記最下層の絶
縁膜の開口部の幅を規定することにより上記Ｔ字型ゲー
ト電極の脚部の幅を規定することを特徴とする半導体装
置。 - 【請求項２】 上記中間絶縁膜のうち少なくとも１層の
開口部が上記Ｔ字型ゲート電極の張り出し部分の幅より
も広く形成されることを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】 上記絶縁膜は少なくとも５層の多層絶縁
膜で構成され、該多層絶縁膜のうち最上層の絶縁膜と最
下層の絶縁膜を除いた中間絶縁膜のうち少なくとも１層
の開口部の幅が上記最下層の絶縁膜の開口部の幅と等し
く形成されることを特徴とする請求項１に記載の半導体
装置。 - 【請求項４】 半導体表面上に少なくとも３層の多層絶
縁膜を形成する工程と、上記多層絶縁膜に開口部を形成
する工程と、上記開口部を通して上記半導体表面に接す
る脚部と上記多層絶縁膜の最上層の上に張り出し部を有
するＴ字型ゲート電極を形成する工程とを少なくとも有
する半導体装置の製造方法に於いて、 上記Ｔ字型ゲート電極を形成する工程は、上記Ｔ字型ゲ
ート電極の上記脚部と上記多層絶縁膜との間に空洞部を
形成すると共に、上記多層絶縁膜の開口部のうち、少な
くとも最上層と最下層の絶縁膜の開口部を該最上層と最
下層の絶縁膜の間に位置する中間絶縁膜の開口部より小
さく形成し、上記最下層の絶縁膜の開口部の幅を規定し
て上記Ｔ字型ゲート電極の脚部の幅を規定することを特
徴とする半導体装置の製造方法。 - 【請求項５】 上記中間絶縁膜のうち少なくとも１層の
開口部は、上記Ｔ字型ゲート電極の張り出し部分の幅よ
りも広く形成することを特徴とする請求項４に記載の半
導体装置の製造方法。 - 【請求項６】 上記多層絶縁膜は少なくとも５層で構成
され、該多層絶縁膜の最上層の絶縁膜と最下層の絶縁膜
を除いた中間絶縁膜のうち、少なくとも１層の開口部の
幅が上記最下層の絶縁膜の開口部の幅と等しく形成され
ることを特徴とする請求項４に記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17750395A JP3410864B2 (ja) | 1995-07-13 | 1995-07-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17750395A JP3410864B2 (ja) | 1995-07-13 | 1995-07-13 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0927505A JPH0927505A (ja) | 1997-01-28 |
| JP3410864B2 true JP3410864B2 (ja) | 2003-05-26 |
Family
ID=16032052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17750395A Expired - Fee Related JP3410864B2 (ja) | 1995-07-13 | 1995-07-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3410864B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102437182A (zh) * | 2011-12-01 | 2012-05-02 | 中国科学院半导体研究所 | SiO2/SiN双层钝化层T型栅AlGaN/GaN HEMT及制作方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100289328B1 (ko) * | 1998-12-04 | 2001-12-28 | 정선종 | 이단계게이트리세스공정을이용한화합물반도체소자의제조방법 |
| JP4284639B2 (ja) | 2002-08-29 | 2009-06-24 | 富士通株式会社 | 半導体装置の製造方法 |
| JP4385205B2 (ja) | 2002-12-16 | 2009-12-16 | 日本電気株式会社 | 電界効果トランジスタ |
| JP5486632B2 (ja) * | 2012-04-12 | 2014-05-07 | 日本電信電話株式会社 | 電極形成方法 |
| CN105448713B (zh) * | 2015-12-04 | 2018-02-27 | 中国电子科技集团公司第五十五研究所 | 一种真空空洞栅结构赝配高电子迁移率晶体管制作方法 |
| JP6879177B2 (ja) * | 2017-11-24 | 2021-06-02 | 住友電気工業株式会社 | 窒化物半導体素子の製造方法 |
| JP2021100028A (ja) | 2019-12-20 | 2021-07-01 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及びその製造方法、並びに電子機器 |
-
1995
- 1995-07-13 JP JP17750395A patent/JP3410864B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102437182A (zh) * | 2011-12-01 | 2012-05-02 | 中国科学院半导体研究所 | SiO2/SiN双层钝化层T型栅AlGaN/GaN HEMT及制作方法 |
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| Publication number | Publication date |
|---|---|
| JPH0927505A (ja) | 1997-01-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |