JP2557430B2 - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロ波デバイス、集積回路などに用
いられるインジウム・リン（InP）基板上のｎ形アルミ
ニウム・インジウム・ヒ素（ｎ−AlInAs）／ガリウム・
インジウム・ヒ素（GaInAs）へテロ接合を用いた電界効
果トランジスタおよびその製造方法に関する。
いられるインジウム・リン（InP）基板上のｎ形アルミ
ニウム・インジウム・ヒ素（ｎ−AlInAs）／ガリウム・
インジウム・ヒ素（GaInAs）へテロ接合を用いた電界効
果トランジスタおよびその製造方法に関する。
この種の電界効果トランジスタとして、従来第４図に
示すように、InP基板１の上にバッファ層２を介してGaI
nAs層３、ｎ−AlInAs層４を積層し、その上にソース電
極５、ゲート電極６およびドレイン電極７を配置した構
造のものが報告されている（チェン（C.Y.Chen）他、ア
イ・イー・イー・イー エレクトロン デバイス レタ
ーズ（IEEE Electron Device Letters）EDL−3,NO.6,pp
152−155,1982年）。
示すように、InP基板１の上にバッファ層２を介してGaI
nAs層３、ｎ−AlInAs層４を積層し、その上にソース電
極５、ゲート電極６およびドレイン電極７を配置した構
造のものが報告されている（チェン（C.Y.Chen）他、ア
イ・イー・イー・イー エレクトロン デバイス レタ
ーズ（IEEE Electron Device Letters）EDL−3,NO.6,pp
152−155,1982年）。
上記のような従来構成では、ソース電極５とゲート電
極６との間にソース抵抗と呼ばれる寄生抵抗が存在し、
この寄生抵抗によって、相互コンダクタンスをはじめと
する電界効果トランジスタの重要な特性が支配されるこ
とから、このソース抵抗の低減が、電界効果トランジス
タとしての特性を向上させるために重要な課題となって
いた。
極６との間にソース抵抗と呼ばれる寄生抵抗が存在し、
この寄生抵抗によって、相互コンダクタンスをはじめと
する電界効果トランジスタの重要な特性が支配されるこ
とから、このソース抵抗の低減が、電界効果トランジス
タとしての特性を向上させるために重要な課題となって
いた。
そこでこの発明は、InP基板上のｎ−AlInAs/GaInAsヘ
テロ接合を用いた電界効果トランジスタにおいて、ソー
ス抵抗を低減できる構造およびその製造方法を提供する
ことを目的とする。
テロ接合を用いた電界効果トランジスタにおいて、ソー
ス抵抗を低減できる構造およびその製造方法を提供する
ことを目的とする。
この発明の電界効果トランジスタは、ｎ−AlInAs層上
に、開口を有する厚さ略0.03μｍのInP層および厚さ0.1
から1.0μｍのｎ−GaInAs層を積層し、このｎ−GaInAs
層上にソース・ドレイン電極を配置するとともに、上記
開口部下のｎ−AlInAs層上にゲート電極を配置してあ
る。
に、開口を有する厚さ略0.03μｍのInP層および厚さ0.1
から1.0μｍのｎ−GaInAs層を積層し、このｎ−GaInAs
層上にソース・ドレイン電極を配置するとともに、上記
開口部下のｎ−AlInAs層上にゲート電極を配置してあ
る。
また、この発明の電界効果トランジスタの製造方法
は、ｎ−AlInAs層上にInP層およびｎ−GaInAs層をそれ
ぞれ厚さ略0.03μｍおよび0.1から10μｍに順次形成
し、その上にソース・ドレイン電極を形成する一方、ゲ
ート電極形成領域に開口を有するエッチングマスクを用
い、はじめにInP層に対しｎ−GaInAs層を選択的に除去
するエッチング手段により上記開口部下およびその周辺
近傍のｎ−GaInAs層、次いでｎ−AlInAs層に対しInP層
を選択的に除去するエッチング手段により上記開口部下
およびその周辺近傍のInP層を除去した後、上記エッチ
ングマスクをマスクとしてその開口部下のｎ−AlInAs層
上にゲート電極を形成する。
は、ｎ−AlInAs層上にInP層およびｎ−GaInAs層をそれ
ぞれ厚さ略0.03μｍおよび0.1から10μｍに順次形成
し、その上にソース・ドレイン電極を形成する一方、ゲ
ート電極形成領域に開口を有するエッチングマスクを用
い、はじめにInP層に対しｎ−GaInAs層を選択的に除去
するエッチング手段により上記開口部下およびその周辺
近傍のｎ−GaInAs層、次いでｎ−AlInAs層に対しInP層
を選択的に除去するエッチング手段により上記開口部下
およびその周辺近傍のInP層を除去した後、上記エッチ
ングマスクをマスクとしてその開口部下のｎ−AlInAs層
上にゲート電極を形成する。
この発明によれば、ソース電極をゲート電極との間に
低抵抗のｎ−GaInAs層を挿入したことによりその間の抵
抗が低減されている。また、作製される電界効果トラン
ジスタの特性は、ｎ−AlInAs層の厚さに依存するが、こ
のｎ−AlInAs層と上記ｎ−GaInAs層との間にInP層を介
在させ、ｎ−GaInAs層のパターニングの際に、その下の
ｎ−AlInAs層の層厚に変化を与えることを防いでいる。
さらに、ｎ−GaInAs層およびInP層の形成とゲート電極
の形成を、同一のマスクを利用して自己整合的に行なう
ことで高い位置合せ精度を得、ｎ−GaInAs層とゲート電
極間の間隔を狭くすることを可能にしている。
低抵抗のｎ−GaInAs層を挿入したことによりその間の抵
抗が低減されている。また、作製される電界効果トラン
ジスタの特性は、ｎ−AlInAs層の厚さに依存するが、こ
のｎ−AlInAs層と上記ｎ−GaInAs層との間にInP層を介
在させ、ｎ−GaInAs層のパターニングの際に、その下の
ｎ−AlInAs層の層厚に変化を与えることを防いでいる。
さらに、ｎ−GaInAs層およびInP層の形成とゲート電極
の形成を、同一のマスクを利用して自己整合的に行なう
ことで高い位置合せ精度を得、ｎ−GaInAs層とゲート電
極間の間隔を狭くすることを可能にしている。
以下、添付図面の第１図ないし第３図を参照して、こ
の発明の一実施例を説明する。なお、図面の説明におい
て同一の要素には同一の符号を付し、重複する説明を省
略する。
の発明の一実施例を説明する。なお、図面の説明におい
て同一の要素には同一の符号を付し、重複する説明を省
略する。
第１図は、この発明の一実施例に係る電界効果トラン
ジスタの断面図である。なお、次の第２図においても同
様であるが、図面上の寸法は各部の実際の寸法の関係を
示していない。
ジスタの断面図である。なお、次の第２図においても同
様であるが、図面上の寸法は各部の実際の寸法の関係を
示していない。
第１図において、ソース電極５とゲート電極６との間
に、ｎ−GaInAs層11を挿入してある。このようにソース
およびゲート両電極間に低抵抗層を挿入してその間の抵
抗の低減をはかる技術はリセス構造として知られている
が、本発明ではこれにｎ−GaInAs層を用いており、GaIn
Asが、同じくInP層基板上に形成可能なAlInAsやInPに比
較しても非常に低抵抗であるところから、ソース抵抗を
顕著に低減できる。
に、ｎ−GaInAs層11を挿入してある。このようにソース
およびゲート両電極間に低抵抗層を挿入してその間の抵
抗の低減をはかる技術はリセス構造として知られている
が、本発明ではこれにｎ−GaInAs層を用いており、GaIn
Asが、同じくInP層基板上に形成可能なAlInAsやInPに比
較しても非常に低抵抗であるところから、ソース抵抗を
顕著に低減できる。
また、一般にこの種の電界効果トランジスタの特性
は、ｎ−AlInAs層４の厚さに依存する。例えば、この厚
さが50Å程度薄くなるとしきい値は0.5V近く変動する。
そこで、このｎ−AlInAs層４をはじめとする各エピタキ
シャル層は、MOVPE（Metal Organic Vapor Phase Epita
xy）法、MBE（Molecular Beam Epitaxy）法などの技術
により制御性良く作製されるが、本発明のようにリセス
構造を利用する場合はさらに、リセス部の形成に際して
ｎ−AlInAs層４の層厚に影響を与えないよう配慮する必
要がある。
は、ｎ−AlInAs層４の厚さに依存する。例えば、この厚
さが50Å程度薄くなるとしきい値は0.5V近く変動する。
そこで、このｎ−AlInAs層４をはじめとする各エピタキ
シャル層は、MOVPE（Metal Organic Vapor Phase Epita
xy）法、MBE（Molecular Beam Epitaxy）法などの技術
により制御性良く作製されるが、本発明のようにリセス
構造を利用する場合はさらに、リセス部の形成に際して
ｎ−AlInAs層４の層厚に影響を与えないよう配慮する必
要がある。
そこで本発明では、ｎ−AlInAs層４とｎ−GaInAs層11
との間にさらにInP層12を介在させている。このInP層12
を設けることで、ｎ−GaInAs層11のエッチングの際にIn
P層12をエッチングせず、InP層12のエッチングの際にｎ
−AlInAs層４をエッチングしない各エッチング手段の選
択が容易となり、ｎ−AlInAs層４に影響を与えることな
くリセス部を形成できる。
との間にさらにInP層12を介在させている。このInP層12
を設けることで、ｎ−GaInAs層11のエッチングの際にIn
P層12をエッチングせず、InP層12のエッチングの際にｎ
−AlInAs層４をエッチングしない各エッチング手段の選
択が容易となり、ｎ−AlInAs層４に影響を与えることな
くリセス部を形成できる。
ところで、このようなリセス構造では、低抵抗のｎ−
GaInAs層11とゲート電極６との間隔を狭くする必要があ
る。そこで本発明では、次に第２図を用いて説明するよ
うに、リセス部の形成に用いたと同様のマスクを用いて
ゲート電極６の形成を行なう。このように同一のマスク
を用いてリセス部の形成とゲート電極６の形成とを自己
整合的に行なうことにより、ｎ−GaInAs層11とゲート電
極６との間隔を0.5μｍ以下にまで制御することが可能
となる。
GaInAs層11とゲート電極６との間隔を狭くする必要があ
る。そこで本発明では、次に第２図を用いて説明するよ
うに、リセス部の形成に用いたと同様のマスクを用いて
ゲート電極６の形成を行なう。このように同一のマスク
を用いてリセス部の形成とゲート電極６の形成とを自己
整合的に行なうことにより、ｎ−GaInAs層11とゲート電
極６との間隔を0.5μｍ以下にまで制御することが可能
となる。
次に、第２図によりこの電界効果トランジスタの製造
方法の一例を説明する。
方法の一例を説明する。
半絶縁性のInP基板１の上に、例えばMOVPE法によりバ
ッファ層２を介してGaInAs層３、ｎ−AlInAs層４、InP
層12、ｎ−GaInAs層11を順次積層する（同図（ａ））。
ここでバッファ層２は、InP基板１中の不純物の拡散等
を抑制するために設けたもので、必ずしもなくてもよ
い。本実施例では、このバッファ層２はInPにより0.2μ
ｍの厚さに形成した。その上の各層の厚さは、GaInAs層
３を約0.1μｍ、ｎ−AlInAs層４を約300Å、InP層12を
約300Å、ｎ−GaInAs層11を約0.3μｍとした。
ッファ層２を介してGaInAs層３、ｎ−AlInAs層４、InP
層12、ｎ−GaInAs層11を順次積層する（同図（ａ））。
ここでバッファ層２は、InP基板１中の不純物の拡散等
を抑制するために設けたもので、必ずしもなくてもよ
い。本実施例では、このバッファ層２はInPにより0.2μ
ｍの厚さに形成した。その上の各層の厚さは、GaInAs層
３を約0.1μｍ、ｎ−AlInAs層４を約300Å、InP層12を
約300Å、ｎ−GaInAs層11を約0.3μｍとした。
次いで誘電体層13を構成するシリコン窒化膜SiNを全
面に0.1μｍの厚さで形成し、その上に形成したレジス
トパターン（図示せず）を用いて、ソース・ドレイン電
極形成領域の窒化膜をフッ酸により除去する。その後Au
Geなどからなるオーミック金属を蒸着し、ソース・ドレ
イン電極5,7とする（同図（ｂ））。前述したように、
ｎ−GaInAs層11とゲート電極６との間隔は狭くする必要
があるが、両者が接触してしまっては、ゲートリーク電
流が発生する。このため、本発明ではｎ−GaInAs層11の
エッチングの際に、厚さ方向のみならず横方向にもエッ
チングされるサイドエッチの現象を利用して、自動的に
適度な間隔を得るもので、誘電体層13は、このｎ−GaIn
As層11のエッチングの際、レジストパターンからなるマ
スクの下端部を補強し、所望のサイドエッチ量を精度良
く得るのに役立つものである。
面に0.1μｍの厚さで形成し、その上に形成したレジス
トパターン（図示せず）を用いて、ソース・ドレイン電
極形成領域の窒化膜をフッ酸により除去する。その後Au
Geなどからなるオーミック金属を蒸着し、ソース・ドレ
イン電極5,7とする（同図（ｂ））。前述したように、
ｎ−GaInAs層11とゲート電極６との間隔は狭くする必要
があるが、両者が接触してしまっては、ゲートリーク電
流が発生する。このため、本発明ではｎ−GaInAs層11の
エッチングの際に、厚さ方向のみならず横方向にもエッ
チングされるサイドエッチの現象を利用して、自動的に
適度な間隔を得るもので、誘電体層13は、このｎ−GaIn
As層11のエッチングの際、レジストパターンからなるマ
スクの下端部を補強し、所望のサイドエッチ量を精度良
く得るのに役立つものである。
次に、ゲート電極形成領域に開口を有するレジストパ
ターン14を形成し（同図（ｃ））、これをマスクとし
て、まずフッ酸を用いたウェットエッチングにより、上
記開口部下の誘電体層13を除去する（同図（ｄ））。こ
の場合CF4ガスなどによるドライエッチングを用いても
よい。
ターン14を形成し（同図（ｃ））、これをマスクとし
て、まずフッ酸を用いたウェットエッチングにより、上
記開口部下の誘電体層13を除去する（同図（ｄ））。こ
の場合CF4ガスなどによるドライエッチングを用いても
よい。
引き続き、リン酸を含むエッチング液により上記開口
部下および周辺近傍のｎ−GaInAs層11を除去し（同図
（ｅ））、次に塩酸を含むエッチング液によりInP層12
を除去する（同図（ｆ））。この場合、ｎ−GaInAs層11
のエッチング液はInP層12をエッチングせず、InP層12の
エッチング液はｎ−AlInAs層４をエッチングしない。ま
た、リン酸によるエッチングの際にエッチング時間を制
御することにより、ｎ−GaInAs層11とゲート電極６との
間隔を所定の値に制御することができる。ｎ−GaInAs層
11が厚すぎると、このときのサイドエッチ量が大きくな
り、ｎ−GaInAs層11とゲート電極６との間隔が広くな
る。
部下および周辺近傍のｎ−GaInAs層11を除去し（同図
（ｅ））、次に塩酸を含むエッチング液によりInP層12
を除去する（同図（ｆ））。この場合、ｎ−GaInAs層11
のエッチング液はInP層12をエッチングせず、InP層12の
エッチング液はｎ−AlInAs層４をエッチングしない。ま
た、リン酸によるエッチングの際にエッチング時間を制
御することにより、ｎ−GaInAs層11とゲート電極６との
間隔を所定の値に制御することができる。ｎ−GaInAs層
11が厚すぎると、このときのサイドエッチ量が大きくな
り、ｎ−GaInAs層11とゲート電極６との間隔が広くな
る。
第３図に、この間隔とｎ−GaInAs層11の層厚との関係
を示す。同図から、上記間隔をソース抵抗の低減に有効
な0.5μｍ以下とするためにはｎ−GaInAs層11の厚さは
0.1〜1.0μｍの範囲内が望ましいことがわかる。
を示す。同図から、上記間隔をソース抵抗の低減に有効
な0.5μｍ以下とするためにはｎ−GaInAs層11の厚さは
0.1〜1.0μｍの範囲内が望ましいことがわかる。
次いで、アルミニウム（Al）などよりなるゲート金属
15を全面に蒸着する（第２図（ｇ））。最後に、レジス
トパターン14および誘電体層13を除去することにより不
要な領域の金属が除去され、開口部下のｎ−AlInAs層４
の上に残された部分がゲート電極６を形成する（同図
（ｈ））。
15を全面に蒸着する（第２図（ｇ））。最後に、レジス
トパターン14および誘電体層13を除去することにより不
要な領域の金属が除去され、開口部下のｎ−AlInAs層４
の上に残された部分がゲート電極６を形成する（同図
（ｈ））。
この発明は、上記実施例に限定されるものではなく、
種々の変形が可能である。
種々の変形が可能である。
例えばｎ−GaInAs層11のエッチングは、リン酸を含む
エッチング液に限らず、硫酸：過酸化水素水混合液で行
なってもよい。同様にInP層12のエッチングには、臭
素：メタノール混合液を用いてもよい。また、誘電体層
13として窒化膜の代りにSiO2などを用いてもよい。
エッチング液に限らず、硫酸：過酸化水素水混合液で行
なってもよい。同様にInP層12のエッチングには、臭
素：メタノール混合液を用いてもよい。また、誘電体層
13として窒化膜の代りにSiO2などを用いてもよい。
以上説明したように、この発明によれば、InP基板上
のｎ−AlInAs/GaInAsヘテロ接合を用いた電界効果トラ
ンジスタにおいて、ｎ−AlInAs層上に、厚さ略0.03μｍ
のInP層および厚さ0.1から1.0μｍのｎ−GaInAs層を介
してソース・ドレイン電極を配置する一方、InP層およ
びｎ−GaInAs層の開口部下のｎ−AlInAs層上にゲート電
極を配置したことにより、ソース抵抗が低減でき、相互
コンダクタンス500mS/mm以上、しゃ断周波数20GHz以上
の電界効果トランジスタが得られる効果がある。
のｎ−AlInAs/GaInAsヘテロ接合を用いた電界効果トラ
ンジスタにおいて、ｎ−AlInAs層上に、厚さ略0.03μｍ
のInP層および厚さ0.1から1.0μｍのｎ−GaInAs層を介
してソース・ドレイン電極を配置する一方、InP層およ
びｎ−GaInAs層の開口部下のｎ−AlInAs層上にゲート電
極を配置したことにより、ソース抵抗が低減でき、相互
コンダクタンス500mS/mm以上、しゃ断周波数20GHz以上
の電界効果トランジスタが得られる効果がある。
また、InP層を介在させ、エッチングを２段階に分け
て行なうことにより、ｎ−AlInAs層の厚さに影響を与え
ずにｎ−GaInAs層を加工することを可能とし、しかもｎ
−GaInAs層のパターニングと同一のマスクを用いてゲー
ト電極を自己整合的に形成することで、上記電界効果ト
ランジスタを容易に精度良く作製できる。
て行なうことにより、ｎ−AlInAs層の厚さに影響を与え
ずにｎ−GaInAs層を加工することを可能とし、しかもｎ
−GaInAs層のパターニングと同一のマスクを用いてゲー
ト電極を自己整合的に形成することで、上記電界効果ト
ランジスタを容易に精度良く作製できる。
第１図はこの発明の一実施例を示す電界効果トランジス
タの断面図、第２図はその製造方法の一例を示す工程断
面図、第３図はｎ−GaInAs層とゲート電極間の間隔と、
ｎ−GaInAs層厚との関係を示す図、第４図は従来例を示
す断面図である。 １……InP基板、３……GaInAs層、４……ｎ−AlInAs
層、５……ソース電極、６……ゲート電極、７……ドレ
イン電極、11……ｎ−GaInAs層、12……InP層、13……
誘電体層、14……レジストパターン。
タの断面図、第２図はその製造方法の一例を示す工程断
面図、第３図はｎ−GaInAs層とゲート電極間の間隔と、
ｎ−GaInAs層厚との関係を示す図、第４図は従来例を示
す断面図である。 １……InP基板、３……GaInAs層、４……ｎ−AlInAs
層、５……ソース電極、６……ゲート電極、７……ドレ
イン電極、11……ｎ−GaInAs層、12……InP層、13……
誘電体層、14……レジストパターン。
Claims (2)
- 【請求項１】InP基板上にGaInAs層およびｎ−AlInAs層
を順次積層してなるｎ−AlInAs/GaInAsヘテロ接合を用
いた電界効果トランジスタにおいて、 前記ｎ−AlInAs層上に、開口を有するInP層およびｎ−G
aInAs層を積層し、このｎ−GaInAs層上にソース・ドレ
イン電極を配置するとともに、上記開口部下の前記ｎ−
AlInAs層上にゲート電極を配置し、前記ｎ−GaInAs層の
厚さを0.1〜1.0μｍとし、前記InP層の厚さを略0.03μ
ｍとし、前記ｎ−GaInAs層と前記ゲート電極との間隔が
0.5μｍ以下であることを特徴とする電界効果トランジ
スタ。 - 【請求項２】InP基板上にGaInAs層、ｎ−AlInAs層を順
次積層し、さらにその上にInP層を略0.03μｍの厚さ
に、ｎ−GaInAs層を0.1〜1.0μｍの厚さに順次積層し、
前記ｎ−GaInAs層上にソース・ドレイン電極を形成する
一方、ゲート電極形成領域に開口を有するエッチングマ
スクを用い、はじめに前記InP層に対し前記ｎ−GaInAs
層を選択的に除去するエッチング手段により、次に前記
ｎ−AlInAs層に対し前記InP層を選択的に除去するエッ
チング手段により、前記開口部下およびその周辺近傍の
前記ｎ−GaInAs層と前記InP層とを順次除去した後、全
面にゲート電極を構成する導電材層を形成し、その後、
上記エッチングマスクをその上の前記導電材層とともに
除去することにより、前記開口部下に露出した前記ｎ−
AlInAs層上のみに前記導電材層を残してゲート電極を形
成することを特徴とする電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325053A JP2557430B2 (ja) | 1987-12-22 | 1987-12-22 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325053A JP2557430B2 (ja) | 1987-12-22 | 1987-12-22 | 電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01166573A JPH01166573A (ja) | 1989-06-30 |
| JP2557430B2 true JP2557430B2 (ja) | 1996-11-27 |
Family
ID=18172623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62325053A Expired - Lifetime JP2557430B2 (ja) | 1987-12-22 | 1987-12-22 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557430B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172197A (en) * | 1990-04-11 | 1992-12-15 | Hughes Aircraft Company | Hemt structure with passivated donor layer |
| US5508535A (en) * | 1992-01-09 | 1996-04-16 | Mitsubishi Denki Kabushiki Kaisha | Compound semiconductor devices |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2557346B2 (ja) * | 1986-05-21 | 1996-11-27 | オルガノ株式会社 | 水処理装置 |
-
1987
- 1987-12-22 JP JP62325053A patent/JP2557430B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01166573A (ja) | 1989-06-30 |
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Legal Events
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