JPH05315368A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】 【目的】 メサエッチングにより素子部を形成するＦＥ
Ｔにおいて、ゲート電極の逆耐圧の劣化を防止し、かつ
ゲート電極を機械的に安定にする。 【構成】 ｎ型InAlAs／InGaAs／InＰ系ＨＥＭＴにおい
て、メサ部の上にゲート電極５をメサ部の側壁を横切ら
ないように形成するとともに、ゲート電極５の端部の近
傍の部分を除いて、ゲート電極５の端部からメサ部の側
壁にかけての所定部分のｎ型InAlAs層３及びアンドープ
InGaAs層２をエッチングして除去部１４を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電界効果トランジス
タに関するものである。

【０００２】

【従来の技術】近年、InＰ基板を用い、電子供給層及び
チャネル層としてそれぞれｎ型InAlAs層及びアンドープ
InGaAs層を用いるｎ型InAlAs／InGaAs／InＰ系の高電子
移動度トランジスタ（High Electron Mobility Transis
tor 、ＨＥＭＴ）の研究開発が盛んに行われている。

【０００３】図２９、図３０及び図３１は従来のｎ型In
AlAs／InGaAs／InＰ系ＨＥＭＴの一例を示す。ここで、
図２９は平面図、図３０及び図３１はそれぞれ図２９の
３０−３０線及び３１−３１線に沿っての拡大断面図で
ある。

【０００４】図２９、図３０及び図３１に示すように、
この従来のｎ型InAlAs／InGaAs／InＰ系ＨＥＭＴにおい
ては、半絶縁性InＰ基板１０１上に、チャネル層として
のアンドープInGaAs層１０２及び電子供給層としてのｎ
型InAlAs層１０３が順次形成されている。これらのｎ型
InAlAs層１０３及びアンドープInGaAs層１０２は、素子
分離を行うために、図２９に示すような形状にメサエッ
チングされている。符号１０４はｎ型InAlAs層１０３と
のヘテロ界面の近傍のアンドープInGaAs層１０２に形成
された２次元電子ガス（２ＤＥＧ）を示す。

【０００５】なお、ｎ型InAlAs／InGaAs／InＰ系ＨＥＭ
Ｔにおいては、イオン注入による高抵抗化処理により素
子分離を行うことが困難であるため、専ら上述のように
メサエッチングにより素子分離が行われる。

【０００６】ｎ型InAlAs層１０３の上には、細線状のゲ
ート電極１０５が形成されている。このゲート電極１０
５は、このゲート電極１０５よりも幅の広い給電部１０
６を介してゲートパッド１０７と接続されている。

【０００７】また、ゲート電極１０５の両側の部分にお
けるｎ型InAlAs層１０３の上には、オーミック金属から
成るソース電極１０８及びドレイン電極１０９が形成さ
れている。符号１１０、１１１は、それぞれソース電極
１０８及びドレイン電極１０９とその下側の部分のｎ型
InAlAs層１０３及びアンドープInGaAs層１０２との合金
層を示す。

【０００８】さらに、符号１１２、１１３はそれぞれソ
ースパッド及びドレインパッドを示す。

【０００９】

【発明が解決しようとする課題】上述の図２９、図３０
及び図３１に示す従来のｎ型InAlAs／InGaAs／InＰ系Ｈ
ＥＭＴにおいては、ゲート電極１０５がメサ部の側壁を
横切る部分でこの側壁部のアンドープInGaAs層１０２に
ゲート電極１０５の端部が接触することにより、ゲート
電極１０５の逆耐圧の劣化が生じてしまうという問題が
ある。

【００１０】この問題を防止するために、図３２及び図
３３（図３２の３３−３３線に沿っての拡大断面図）に
示すように、ゲート電極１０５をメサ部の側壁の手前で
止めてこのゲート電極１０５がメサ部の側壁を横切らな
いようにするとともに、ゲート電極１０５の端部からメ
サ部の側壁にかけての所定部分のｎ型InAlAs層１０３及
びアンドープInGaAs層１０２をエッチングして除去部１
１４を形成することにより、ゲート電極１０５の端部と
メサ部の側壁部のアンドープInGaAs層１０２との接触を
完全になくすことが考えられる。

【００１１】ところが、ゲート長が例えば０．２μｍ程
度以下に短縮されると、図３３に示すように、除去部１
１４を形成するためのエッチング時にゲート電極１０５
の端部の下側のｎ型InAlAs層１０３及びアンドープInGa
As層１０２がアンダーカットされることによりこの端部
が宙に浮いた構造となり、ゲート電極１０５が機械的に
不安定になってしまうという問題が新たに生じる。

【００１２】従って、この発明の目的は、ゲート電極の
逆耐圧の劣化を防止し、かつゲート電極を機械的に安定
にすることができる電界効果トランジスタを提供するこ
とにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、この発明の第一の発明は、半導体層（２、３）から
成るメサ部により素子部が形成され、メサ部の上にゲー
ト電極（５）がメサ部の側壁を横切らないように形成さ
れた電界効果トランジスタにおいて、ゲート電極（５）
の端部からメサ部の側壁にかけての所定部分の半導体層
（２、３）がゲート電極（５）の端部の近傍の部分を除
いて除去されているものである。

【００１４】この発明の第二の発明は、半導体層（２、
３）から成るメサ部により素子部が形成され、メサ部の
上にゲート電極（５）がメサ部の側壁を横切るように形
成された電界効果トランジスタにおいて、少なくともゲ
ート電極（５）がメサ部の側壁を横切る部分の側壁が絶
縁膜（１６）で覆われているものである。

【００１５】

【作用】上述のように構成された第一の発明の電界効果
トランジスタによれば、ゲート電極（５）の端部からメ
サ部の側壁にかけての所定部分の半導体層（２、３）が
ゲート電極（５）の端部の近傍の部分を除いて除去され
ているので、ゲート電極（５）の端部がメサ部の側壁部
の半導体層（２、３）と接触せず、従ってゲート電極
（５）の逆耐圧の劣化を防止することができるととも
に、ゲート電極（５）はその端部を含めてその下地の半
導体層（２、３）により支持されるため機械的に安定に
することができる。

【００１６】上述のように構成された第二の発明の電界
効果トランジスタによれば、少なくともゲート電極
（５）がメサ部の側壁を横切る部分の側壁が絶縁膜（１
６）で覆われているので、この絶縁膜（１６）により、
ゲート電極（５）がメサ部の側壁部の半導体層（２、
３）と接触せず、従ってゲート電極（５）の逆耐圧の劣
化を防止することができる。さらに、ゲート電極（５）
はその端部を含めてその下地の半導体層（２、３）によ
り支持されるため機械的に安定である。

【００１７】

【実施例】以下、この発明の実施例について図面を参照
しながら説明する。なお、実施例の全図において、同一
または対応する部分には同一の符号を付す。

【００１８】図１はこの発明の第一実施例によるｎ型In
AlAs／InGaAs／InＰ系ＨＥＭＴを示す平面図、図２及び
図３はそれぞれ図１の２−２線及び３−３線に沿っての
拡大断面図である。

【００１９】図１、図２及び図３に示すように、この第
一実施例によるｎ型InAlAs／InGaAs／InＰ系ＨＥＭＴに
おいては、半絶縁性InＰ基板１上に、チャネル層として
のアンドープInGaAs層２及び電子供給層としてのｎ型In
AlAs層３が順次形成されている。この場合、これらのｎ
型InAlAs層３及びアンドープInGaAs層２は、素子分離を
行うために、図１に示すような形状にメサエッチングさ
れている。符号４はｎ型InAlAs層３とのヘテロ界面の近
傍のアンドープInGaAs層２に形成された２ＤＥＧを示
す。

【００２０】ｎ型InAlAs層３の上には、Ｔ字形の断面形
状を有する細線状のゲート電極５が形成されている。こ
の場合、このゲート電極５は、ｎ型InAlAs層３に形成さ
れたリセス部Ｒの上に形成されている。このゲート電極
５は、このゲート電極５よりも幅の広い給電部６を介し
てゲートパッド７と接続されている。

【００２１】また、ゲート電極５の両側の部分における
ｎ型InAlAs層３の上には、オーミック金属から成るソー
ス電極８及びドレイン電極９が形成されている。符号１
０、１１はそれぞれソース電極８及びドレイン電極９と
その下側の部分のｎ型InAlAs層３及びアンドープInGaAs
層２との合金層を示す。

【００２２】符号１２、１３はそれぞれソースパッド及
びドレインパッドを示す。

【００２３】この第一実施例においては、ゲート電極５
はメサ部の側壁の手前で止められており、このゲート電
極５がメサ部の側壁を横切らないようになっている。ま
た、このゲート電極５の端部からメサ部の側壁にかけて
の所定部分のｎ型InAlAs層３及びアンドープInGaAs層２
は、ゲート電極５の端部の近傍の部分を除いて、２ＤＥ
Ｇ４よりも深い所までエッチングされて除去部１４が形
成されている。この場合、この除去部１４の下側の部分
には実質的にキャリアが存在せず、この部分を通してソ
ース・ドレイン間に電流が流れないようになっている。

【００２４】次に、上述のように構成されたこの第一実
施例によるｎ型InAlAs／InGaAs／InＰ系ＨＥＭＴの製造
方法について説明する。

【００２５】図４、図５（図４の５−５線に沿っての拡
大断面図）及び図６（図４の６−６線に沿っての拡大断
面図）に示すように、まず半絶縁性InＰ基板１上に例え
ば有機金属化学気相成長（ＭＯＣＶＤ）法や分子線エピ
タキシー（ＭＢＥ）法によりアンドープInGaAs層２及び
ｎ型InAlAs層３を順次エピタキシャル成長させた後、こ
れらのｎ型InAlAs層３及びアンドープInGaAs層２をメサ
エッチングする。ここで、このメサエッチングは、半絶
縁性InＰ基板１に達するまで行う。また、このメサエッ
チングは、例えばウエットエッチング法のような等方性
エッチング法により行う。

【００２６】次に、オーミック金属膜を真空蒸着法など
により全面に形成し、このオーミック金属膜をエッチン
グにより所定形状にパターニングしてソース電極８及び
ドレイン電極９を形成した後、熱処理を行うことにより
これらのソース電極８及びドレイン電極９をその下側の
部分のｎ型InAlAs層３及びアンドープInGaAs層２と合金
化させて２ＤＥＧ４に達する合金層１０、１１を形成す
る。

【００２７】次に、これらのソース電極８及びドレイン
電極９の間の部分のｎ型InAlAs層３の所定部分をリセス
エッチングしてリセス部Ｒを形成する。次に、例えば、
ゲート電極５に対応する部分にＴ字形の断面形状を有す
る開口を有し、給電部６及びゲートパッド７に対応する
部分にも開口を有するレジスト（図示せず）をリソグラ
フィーにより形成した後、このレジストをマスクとして
ゲート電極形成用の金属を真空蒸着法などにより全面に
形成し、その後このレジストをその上に形成された金属
膜とともに除去する。これによって、ゲート電極５、給
電部６及びゲートパッド７が形成される。

【００２８】次に、図７、図８（図７の８−８線に沿っ
ての拡大断面図）及び図９（図７の９−９線に沿っての
拡大断面図）に示すように、ゲート電極５の端部からメ
サ部の側壁にかけての所定部分に開口１５ａを有するレ
ジスト１５をリソグラフィーにより形成する。この場
合、このレジスト１５としてポジ型のものを用いると、
リソグラフィー工程におけるレジスト塗布時にＴ字形の
断面形状を有するゲート電極５のひさし部の下側の部分
に入り込んだレジスト１５は後の露光時に露光されない
ことから、現像後においてもこの部分のレジスト１５は
残される（図８及び図９参照）。

【００２９】次に、レジスト１５をマスクとしてウエッ
トエッチング法やドライエッチング法によりｎ型InAlAs
層３及びアンドープInGaAs層２を２ＤＥＧ４よりも深い
所までエッチングする。これによって、図１０、図１１
（図１０の１１−１１線に沿っての拡大断面図）及び図
１２（図１０の１２−１２線に沿っての拡大断面図）に
示すように、ゲート電極５の端部からメサ部の側壁にか
けて除去部１４が形成される。この場合、このエッチン
グ時には、ゲート電極５がｎ型InAlAs層３と接触する部
分はレジスト１５で保護されているため、この部分のゲ
ート電極５の腐食を有効に防止することができる。

【００３０】次に、レジスト１５を除去した後、ソース
パッド１２及びドレインパッド１３を形成する。

【００３１】以上により、図１、図２及び図３に示すよ
うなｎ型InAlAs／InGaAs／InＰ系ＨＥＭＴが完成され
る。

【００３２】以上のように、この第一実施例によれば、
ゲート電極５の端部からメサ部の側壁にかけての所定部
分のｎ型InAlAs層３及びアンドープInGaAs層２にゲート
電極５の端部の近傍の部分を除いて除去部１４が形成さ
れているので、ゲート電極５はメサ部の側壁部のアンド
ープInGaAs層２と接触しなくなってゲート電極５の逆耐
圧の劣化を防止することができるとともに、ゲート電極
５はその端部も含めて下地のｎ型InAlAs層３により支持
されているため機械的に安定である。さらに、ゲート電
極５がメサ部の側壁と接触しないことにより、この接触
に起因して生じる、ＨＥＭＴの動作時の雑音の発生など
の不安定要素がなくなる。

【００３３】上述の第一実施例において、レジスト１５
をマスクとして行うエッチングは、ゲート電極５をエッ
チングあるいは腐食しないエッチング法により行うのが
理想的であるが、必ずしもそうでなくてもよく、ゲート
電極５は多少エッチングされてもよい。この場合、ｎ型
InAlAs層３及びアンドープInGaAs層２をエッチングする
間に、ゲート電極５がその厚さ方向に完全にエッチング
されなければよい（図１３及び図１４参照）。換言すれ
ば、このエッチング時に腐食部分が動作部分に達しなけ
ればよい。

【００３４】また、上述の第一実施例においては、ソー
ス・ドレイン間の電流経路としてゲート電極５の端部の
ひさし部の下側の微小部分が残されるが、このゲート電
極５を形成するためのリソグラフィー法として電子ビー
ムリソグラフィー法を用いる場合、このゲート電極５の
ひさし部の幅は例えば１μｍ以下の寸法に安定して制御
することが可能であり、さらに、除去部１４を形成する
ためのエッチングを等方性エッチング法により行ってこ
のエッチング時にレジスト１５の下側の部分にエッチン
グ深さ程度のアンダーカットが生じるようにすることに
より上述の微小部分の幅を極めて小さくしてデバイス特
性にほとんど影響が生じないようにすることができる。
特に、ゲート電極５のひさし部の幅を、レジスト１５の
下側の部分に生じるアンダーカット量と同程度に選ぶこ
とにより、上述の微小部分をなくすことも可能である。

【００３５】また、すでに述べたように、上述の第一実
施例においては、除去部１４を形成するためのエッチン
グ時にはゲート電極５がｎ型InAlAs層３と接触する部分
はレジスト１５で保護されているためこの部分のゲート
電極５の腐食を防止することができるが、この方法は図
１５に示すようにゲート電極５を例えばTi膜５ａ、Pt膜
５ｂ及びAu膜５ｃにより形成するような場合に特に有効
であると考えられる。それは、腐食されやすいTi膜５ａ
の露出部分が極めて少なくなるからである。

【００３６】なお、給電部６とメサ部の側壁とが交差す
る部分については、いわゆるエアブリッジ構造を採用す
ることにより、給電部６がメサ部の側壁のアンドープIn
GaAs層２と接触しないようにすることができる。

【００３７】図１６、図１７及び図１８はこの発明の第
二実施例によるｎ型InAlAs／InGaAs／InＰ系ＨＥＭＴを
示す。ここで、図１６は平面図、図１７及び図１８はそ
れぞれ図１６の１７−１７線及び１８−１８線に沿って
の拡大断面図である。

【００３８】図１６、図１７及び図１８に示すように、
この第二実施例によるｎ型InAlAs／InGaAs／InＰ系ＨＥ
ＭＴにおいては、メサ部の側壁に例えばSiＯ₂ 膜のよう
な絶縁膜１６が形成されており、その上を通って、ほぼ
矩形の断面形状を有するゲート電極５がメサ部の側壁を
横切って形成された構造となっている。また、この場
合、ゲート電極５の端部の周辺部には第一実施例におけ
る除去部１４は形成されていない。その他の構成は、第
一実施例によるｎ型InAlAs／InGaAs／InＰ系ＨＥＭＴと
同様であるので、説明を省略する。

【００３９】次に、上述のように構成されたこの第二実
施例によるｎ型InAlAs／InGaAs／InＰ系ＨＥＭＴの製造
方法について説明する。なお、以下の図１９〜図２２は
図１８に示す断面と同一の断面についての断面図であ
る。

【００４０】図１９に示すように、まず半絶縁性InＰ基
板１上にアンドープInGaAs層２及びｎ型InAlAs層３を順
次エピタキシャル成長させ、このｎ型InAlAs層３の上に
絶縁膜１６に対して選択エッチングが可能な例えばSi₃
Ｎ₄ 膜のような絶縁膜１７をメサ部に対応する形状に形
成した後、この絶縁膜１７をマスクとして例えばウエッ
トエッチング法のような等方性エッチング法によりメサ
エッチングを行ってメサ部を形成する。この場合、エッ
チングマスクとして用いられる絶縁膜１７の端部の下側
の部分にはアンダーカットが生じる。

【００４１】次に、図２０に示すように、絶縁膜１７の
端部の下側の部分にも成長する条件で、例えばSiＯ₂ 膜
のような絶縁膜１６を例えば減圧ＣＶＤ法により全面に
成長させる。

【００４２】次に、図２１に示すように、例えば反応性
イオンエッチング（ＲＩＥ）法のような異方性エッチン
グ法により基板表面に対して垂直な方向に絶縁膜１６を
エッチングし、メサ部の側壁部の絶縁膜１６のみを残
す。

【００４３】次に、図２２に示すように、絶縁膜１６に
対して十分なエッチング選択比が得られる条件で絶縁膜
１７をエッチング除去する。

【００４４】この後、第一実施例で述べたと同様にし
て、ソース電極８、ドレイン電極９、合金層１０、１
１、ゲート電極５、給電部６、ゲートパッド７、ソース
パッド１２及びドレインパッド１３を形成し、図１６、
図１７及び図１８に示すように、ｎ型InAlAs／InGaAs／
InＰ系ＨＥＭＴを完成させる。

【００４５】以上のように、この第二実施例によれば、
メサ部の側壁に絶縁膜１６が形成されているので、この
メサ部の側壁を横切って形成されるゲート電極５がこの
側壁部のアンドープInGaAs層２と接触せず、従ってゲー
ト電極５の逆耐圧の劣化を防止することができる。ま
た、ゲート電極５はその端部を含めて下地により支持さ
れているので、ゲート電極５は機械的に安定である。

【００４６】なお、メサ部の側壁に形成される絶縁膜１
６の上端の下側への位置ずれの許容量は、アンドープIn
GaAs層２の上のｎ型InAlAs層３の厚さ（ｎ型InAlAs層３
の上にキャップ層が形成される場合にはそれらの合計の
厚さ）、例えば５０〜１００ｎｍ程度である（図２３参
照）。また、絶縁膜１６の下端の上側への位置ずれの許
容量は、メサエッチングされた半絶縁性InＰ基板１の深
さであるが、これはエッチング量を変えることにより、
アンダーカット量とともに調節可能である（図２４参
照）。

【００４７】また、図２５に示すように、ｎ型InAlAs層
３にリセス部Ｒを形成し、このリセス部Ｒの上にゲート
電極５を形成する場合には、メサ部の側壁に形成される
絶縁膜１６はこのリセス部Ｒの深さだけ、例えば５０ｎ
ｍ程度高くなる。

【００４８】以上、この発明の実施例につき具体的に説
明したが、この発明は、上述の実施例に限定されるもの
ではなく、この発明の技術的思想に基づく各種の変形が
可能である。

【００４９】例えば、上述の第一実施例においては、除
去部１４を２ＤＥＧ４よりも深く形成しているが、この
除去部１４の深さは、表面電位によりピンチオフが生じ
ることなどによりこの除去部１４の下側の部分に実質的
にキャリアが存在せず、この部分にソース・ドレイン間
の電流経路が形成されなければ、より浅く形成してもよ
い。

【００５０】また、上述の第一実施例においては、除去
部１４を形成するためのエッチング時のマスクとしてレ
ジスト１５を用いているが、このレジスト１５の代わり
に絶縁膜などをエッチングマスクとして用いてもよい。

【００５１】さらに、上述の第二実施例において、ゲー
ト電極５をＴ字形の断面形状に形成してもよい。

【００５２】また、上述の第二実施例において、メサ部
の側壁が垂直に近い場合には、いわゆるＬＤＤ（Lightl
y Doped Drain)構造のＭＯＳＦＥＴにおけるサイドウォ
ールスペーサを形成するために用いられている方法によ
り絶縁膜１６を形成することが可能である。すなわち、
図２６に示すように、メサ部を形成してから全面に絶縁
膜１６を形成した後、図２７に示すように、例えばＲＩ
Ｅ法により基板表面に対して垂直な方向にこの絶縁膜１
６をエッチングしてメサ部の側壁にのみこの絶縁膜１６
を残すようにしてもよい。

【００５３】また、上述の第二実施例においては、メサ
部の側壁にのみ絶縁膜１６を形成しているが、この絶縁
膜１６は、図２８に示すように、メサ部の外側の部分の
表面に延在するように形成してもよい。

【００５４】さらに、上述の第一実施例及び第二実施例
においては、ソース電極８及びドレイン電極９を形成し
た後にゲート電極５を形成しているが、ゲート電極５を
形成した後にソース電極８及びドレイン電極９を形成す
るようにしてもよい。

【００５５】また、上述の第一実施例及び第二実施例に
おいては、この発明をｎ型InAlAs／InGaAs／InＰ系ＨＥ
ＭＴに適用した場合について説明したが、この発明は、
ｎ型InAlAs／InGaAs／InＰ系以外の半導体ヘテロ接合を
用いたＨＥＭＴ、例えばｎ型AlGaAs／GaAs系ＨＥＭＴに
適用することも可能であり、さらには例えばGaAsＦＥＴ
のようなショットキーゲートＦＥＴに適用することも可
能である。

【００５６】

【発明の効果】以上述べたように、この発明によれば、
ゲート電極の逆耐圧の劣化を防止し、かつゲート電極を
機械的に安定にすることができる。

【図面の簡単な説明】

【図１】この発明の第一実施例によるｎ型InAlAs／InGa
As／InＰ系ＨＥＭＴの要部を示す平面図である。

【図２】図１の２−２線に沿っての拡大断面図である。

【図３】図１の３−３線に沿っての拡大断面図である。

【図４】図１、図２及び図３に示すｎ型InAlAs／InGaAs
／InＰ系ＨＥＭＴの製造方法を説明するための平面図で
ある。

【図５】図４の５−５線に沿っての拡大断面図である。

【図６】図４の６−６線に沿っての拡大断面図である。

【図７】図１、図２及び図３に示すｎ型InAlAs／InGaAs
／InＰ系ＨＥＭＴの製造方法を説明するための平面図で
ある。

【図８】図７の８−８線に沿っての拡大断面図である。

【図９】図７の９−９線に沿っての拡大断面図である。

【図１０】図１、図２及び図３に示すｎ型InAlAs／InGa
As／InＰ系ＨＥＭＴの製造方法を説明するための平面図
である。

【図１１】図１０の１１−１１線に沿っての拡大断面図
である。

【図１２】図１０の１２−１２線に沿っての拡大断面図
である。

【図１３】図１０、図１１及び図１２に示すエッチング
工程においてゲート電極がエッチングされた状態を示す
断面図である。

【図１４】図１０、図１１及び図１２に示すエッチング
工程においてゲート電極がエッチングされた場合を示す
断面図である。

【図１５】図１０、図１１及び図１２に示すエッチング
工程においてゲート電極がTi膜、Pt膜及びAu膜から成る
場合を示す断面図である。

【図１６】この発明の第二実施例によるｎ型InAlAs／In
GaAs／InＰ系ＨＥＭＴの要部を示す平面図である。

【図１７】図１６の１７−１７線に沿っての拡大断面図
である。

【図１８】図１６の１８−１８線に沿っての拡大断面図
である。

【図１９】図１６、図１７及び図１８に示すｎ型InAlAs
／InGaAs／InＰ系ＨＥＭＴの製造方法を説明するための
断面図である。

【図２０】図１６、図１７及び図１８に示すｎ型InAlAs
／InGaAs／InＰ系ＨＥＭＴの製造方法を説明するための
断面図である。

【図２１】図１６、図１７及び図１８に示すｎ型InAlAs
／InGaAs／InＰ系ＨＥＭＴの製造方法を説明するための
断面図である。

【図２２】図１６、図１７及び図１８に示すｎ型InAlAs
／InGaAs／InＰ系ＨＥＭＴの製造方法を説明するための
断面図である。

【図２３】図１６、図１７及び図１８に示すｎ型InAlAs
／InGaAs／InＰ系ＨＥＭＴにおいてメサ部の側壁に形成
される絶縁膜の上端の下側への位置ずれの許容量を説明
するための断面図である。

【図２４】図１６、図１７及び図１８に示すｎ型InAlAs
／InGaAs／InＰ系ＨＥＭＴにおいてメサ部の側壁に形成
される絶縁膜の下端の上側への位置ずれの許容量を説明
するための断面図である。

【図２５】図１６、図１７及び図１８に示すｎ型InAlAs
／InGaAs／InＰ系ＨＥＭＴにおいてリセス部の上にゲー
ト電極が形成される場合を示す断面図である。

【図２６】図１６、図１７及び図１８に示すｎ型InAlAs
／InGaAs／InＰ系ＨＥＭＴにおいてメサ部の側壁に形成
される絶縁膜を形成する他の方法を説明するための断面
図である。

【図２７】図１６、図１７及び図１８に示すｎ型InAlAs
／InGaAs／InＰ系ＨＥＭＴにおいてメサ部の側壁に形成
される絶縁膜を形成する他の方法を説明するための断面
図である。

【図２８】メサ部の側壁に形成される絶縁膜がメサ部の
外側の表面に延在している場合を示す断面図である。

【図２９】従来のｎ型InAlAs／InGaAs／InＰ系ＨＥＭＴ
の要部を示す平面図である。

【図３０】図２９の３０−３０線に沿っての拡大断面図
である。

【図３１】図２９の３１−３１線に沿っての拡大断面図
である。

【図３２】従来のｎ型InAlAs／InGaAs／InＰ系ＨＥＭＴ
の問題を解決するために考えられる方法を説明するため
の平面図である。

【図３３】図３２の３３−３３線に沿っての拡大断面図
である。

【符号の説明】

１ 半絶縁性InＰ基板 ２ アンドープInGaAs層 ３ ｎ型InAlAs層 ４ ２ＤＥＧ ５ ゲート電極 ８ ソース電極 ９ ドレイン電極 １２ ソースパッド １３ ドレインパッド １４ 除去部 １５ レジスト １６ 絶縁膜 Ｒ リセス部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体層から成るメサ部により素子部が
   形成され、上記メサ部の上にゲート電極が上記メサ部の
   側壁を横切らないように形成された電界効果トランジス
   タにおいて、 上記ゲート電極の端部から上記メサ部の側壁にかけての
   所定部分の上記半導体層が上記ゲート電極の上記端部の
   近傍の部分を除いて除去されていることを特徴とする電
   界効果トランジスタ。
2. 【請求項２】 半導体層から成るメサ部により素子部が
   形成され、上記メサ部の上にゲート電極が上記メサ部の
   側壁を横切るように形成された電界効果トランジスタに
   おいて、 少なくとも上記ゲート電極が上記メサ部の側壁を横切る
   部分の上記側壁が絶縁膜で覆われていることを特徴とす
   る電界効果トランジスタ。