JP2003059944A - 電界効果トランジスタおよびこの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 より容易にリセス形成によるゲート構造で非
対称構造を実現できるようにする。 【解決手段】 絶縁膜１１０を形成にゲート開口部１１
１ａ，非対称リセス形成用開口部１１１ｂを形成した
ら、ゲート開口部１１１ａ，非対称リセス形成用開口部
１１１ｂをリセス形成用の開口領域とし、この開口領域
よりコンタクト層１０７を、クエン酸などのエッチング
液を用いたウエットエッチングで等方的にエッチング
し、異なる広さのリセス領域１１３ａ，リセス領域１１
３ｂを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リセスゲート構造
を備えた電界効果トランジスタおよびこの製造方法に関
する。

【０００２】

【従来の技術】ＭＥＳ構造の電界効果トランジスタ（Ｆ
ＥＴ）において、ソース・ドレイン間に電圧を印加する
と、ソース・ドレイン間のチャネル中を電子などのキャ
リアが移動する。このとき、チャネルを構成している半
導体層に存在するイオン化したドナーの存在により、キ
ャリアとしての電子の移動度は影響を受ける。これに対
し、ヘテロ構造型電界効果トランジスタ（ＨＦＥＴ）
は、キャリアとしての電子が走行する層と、電子を供給
する層とをヘテロ接合により空間的に分離し、電子がド
ナーによって散乱されるのを抑制し、電子移動度を増大
させて高速性を向上させたトランジスタである。

【０００３】このＨＦＥＴの代表的な構造の一例を図６
に示す。このＨＦＥＴは、まず、半絶縁性のＩｎＰから
なる基板６０１上に、ＩｎＡｌＡｓからなる膜厚２００
ｎｍのバッファ層６０２，ＩｎＧａＡｓからなる膜厚１
５ｎｍのチャネル層６０３，ＩｎＡｌＡｓからなる膜厚
３ｎｍのスペーサ層６０４，不純物としてＳｉが１×１
０¹⁹ｃｍ^-3ドープされたＩｎＡｌＡｓからなる膜厚５ｎ
ｍのキャリア供給層６０５，ＩｎＡｌＡｓからなる膜厚
１０ｎｍのショットキー接合形成層６０６，Ｓｉが高濃
度（２×１０¹⁹ｃｍ^-3）にドープされたＩｎＧａＡｓか
らなるコンタクト層６０７が、有機金属気相成長法など
により結晶成長されて順次積層されている。

【０００４】また、コンタクト層６０７上には、ＡｕＧ
ｅ合金などの金属からなるソース電極６０８，ドレイン
電極６０９が形成され、各々コンタクト層６０７とオー
ミック接合されている。一方、コンタクト層６０７上の
ソース電極６０８とドレイン電極６０９との間には、図
６の紙面の法線方向に延在するストライプ状の開口部６
１１を備えた絶縁膜６１０を備え、コンタクト層６０７
を開口部６１１よりエッチング除去して空間を形成し、
また、開口部６１１より上記空間に進入してショットキ
ー接合形成層６０６にショットキー接続するＷＳｉなど
の金属からなるゲート電極６１２を備え、リセスゲート
構造としている。

【０００５】上記空間を形成するためのコンタクト層６
０７のエッチングを再現性よく行うために、選択エッチ
ングがしばしば用いられる。選択エッチングは、コンタ
クト層とショットキー接合形成層とを別材料とすること
で、各々異なるエッチング特性を持たせ、コンタクト層
がよりエッチングされやすい条件とするものである。あ
るいは、コンタクト層とショットキー接合形成層との間
に、これらとは別材料でエッチング停止層を形成して挿
入し、コンタクト層のエッチングでは、ショットキー接
合層がエッチングされないようにするものである。

【０００６】以上のようにして作製されたＨＦＥＴは、
ゲート電極６１２に印加した電圧により、チャネル層６
０３の２次元電子ガスの濃度を変化させ、ソース電極６
０８とドレイン電極６０９との間に流れる電流を制御す
ることにより、トランジスタ動作を得る。また、図６に
示すＨＦＥＴは、リセスゲート構造とすることで寄生抵
抗を低減させ、また、断面視「Ｔ」字形のゲート電極と
することで、ゲート電極の抵抗を低減させたものであ
る。

【０００７】

【発明が解決しようとする課題】ところで、上述した従
来のＨＦＥＴでは、つぎに示すような問題がある。ゲー
ト電極を形成するためのコンタクト層除去の際、ゲート
電極の両脇にはショットキー接合形成層の表面が露出す
る領域、すなわち、リセス領域６１３ａ，６１３ｂが形
成される。このリセス領域の大きさは、トランジスタ特
性に大きな影響を与える。リセス領域が広くなると、ト
ランジスタの寄生抵抗を大きくする。特に、ソース・ゲ
ート間の寄生抵抗が大きくなると、トランジスタの相互
コンダクタンスを低下させることになり、これを用いた
回路の増幅特性や周波数特定を律速する要因となる。

【０００８】一方、リセス領域が小さくなると、ゲート
・ドレイン間に電界集中を起こしやすくなり、僅かなド
レイン電圧でトランジスタを破壊に至らしめる。また、
電界集中により生じるホットキャリアが、ゲート・ドレ
イン間の電流経路にダメージを与え、トランジスタの劣
化の要因となりうる。以上のことから、リセス領域の広
がりについては、ソース側とドレイン側で異なる要求が
あることが判る。ソース側では寄生抵抗を押さえるため
にリセス広がりは小さくし、ドレイン側では電界集中を
押さえるために、ある程度リセス広がりを大きめにする
のが理想である。

【０００９】このような、ソース・ドレイン非対称構造
は、シリコン半導体を用いたＭＯＳＦＥＴなど、イオン
注入によりソースおよびドレインのオーミック領域を形
成するトランジスタでは、ＬＤＤ（Lightly-Doped Drai
n）構造として知られている。ところが、ＬＤＤ構造の
ように不純物濃度のプロファイル制御によって非対称構
造を形成することは、結晶成長により活性層を形成する
ＨＦＥＴには適用できない。

【００１０】リセス形成によるゲート構造で非対称構造
を実現する手法として考えられるのは、まず１回目の露
光工程によりリセス領域を形成した後、２回目の露光工
程によりゲート電極を形成するものである。しかしなが
ら、リセス領域の大きさは、通常０．０５〜０．５μｍ
程度であり、非対称構造を再現性よく実現するために
は、この２回の露光の位置合わせ精度として０．０１μ
ｍオーダーという極めて厳しい値が要求され、実現的で
はない。

【００１１】本発明は、以上のような問題点を解消する
ためになされたものであり、より容易にリセス形成によ
るゲート構造で非対称構造を実現できるようにすること
を目的とする。

【００１２】

【課題を解決するための手段】本発明の一形態における
電界効果トランジスタは、半導体基板上に形成されたチ
ャネル層と、このチャネル層上に形成されたショットキ
ー接合層と、このショットキー接合層上に形成されて所
定領域にショットキー接合層が露出するリセス領域を備
えたコンタクト層と、このコンタクト層上のリセス領域
を覆う所定領域に形成され、リセス領域内に配置されて
形成されたゲート開口部、およびリセス領域内に配置さ
れてゲート開口部から所定距離離れた箇所に形成された
非対称リセス形成用開口部を備えた絶縁膜と、この絶縁
膜上に形成されて一部がゲート開口部のみよりリセス領
域に嵌入してショットキー接合層にショットキー接続し
たゲート電極と、コンタクト層上のゲート電極のゲート
長方向の非対称リセス形成用開口部側に他方に形成され
たドレイン電極と、コンタクト層上のゲート電極のゲー
ト長方向のドレイン電極とは反対の側に形成されたソー
ス電極とを備え、非対称リセス形成用開口部は、短い方
の開口寸法が絶縁膜の厚さより小さく形成され、リセス
領域のゲート電極のショットキー接合部で区切られたド
レイン電極側の領域は、ソース電極側の領域より広く形
成されたものである。この発明によれば、ドレイン側の
リセス領域がソース側のリセス領域より広く形成されて
いるので、ドレイン側では電界集中が抑制された状態と
なる。

【００１３】上記電界効果トランジスタにおいて、チャ
ネル層は、例えば、半導体基板上に形成された電子走行
層と、この電子走行層にヘテロ接合して形成された電子
供給層とから構成されたものである。

【００１４】本発明の一形態における電界効果トランジ
スタの製造方法は、半導体基板上にチャネル層を形成す
る工程と、チャネル層上にショットキー接合層を形成す
る工程と、ショットキー接合層上にコンタクト層を形成
する工程と、コンタクト層上に所定の間隔をあけてソー
ス電極およびドレイン電極を形成する工程と、コンタク
ト層上のソース電極とドレイン電極の間に絶縁膜を形成
する工程と、絶縁膜にゲート開口部およびこのゲート開
口部からドレイン電極配置方向に所定距離離れた箇所に
配置されて短い方の開口寸法が絶縁膜の膜厚より小さい
非対称リセス形成用開口部を形成する工程と、ゲート開
口部および非対称リセス形成用開口部を備えた絶縁膜を
マスクとしてコンタクト層をエッチングし、ゲート開口
部および非対称リセス形成用開口部下の領域に、ショッ
トキー接合層表面が連続して露出したリセス領域を形成
する工程と、絶縁膜上に金属を堆積して金属膜を形成
し、この金属膜の一部がゲート開口部のみよりリセス領
域に嵌入してショットキー接合層にショットキー接続し
た状態とする工程と、金属膜を加工して、絶縁膜上に配
置されて一部がゲート開口部よりリセス領域に嵌入して
ショットキー接合層にショットキー接続したゲート電極
を形成する工程とを備え、コンタクト層のエッチングで
は、コンタクト層を等方的にエッチングするようにした
ものである。この発明によれば、ドレイン側のリセス領
域がソース側のリセス領域より広く形成されるようにな
る。

【００１５】上記電界効果トランジスタの製造方法にお
いて、ゲート電極を形成した後、絶縁膜を除去するよう
にしても良い。また、上記電界効果トランジスタの製造
方法において、半導体基板上に電子走行層を形成する工
程と、電子走行層にヘテロ接合する電子供給層を形成す
る工程とによりチャネル層を形成するようにしてもよ
い。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照して説明する。 ＜実施の形態１＞はじめに、本発明の第１の実施の形態
について説明する。図１は、第１の実施の形態における
電界効果トランジスタの一例である、ヘテロ構造型電界
効果トランジスタ（ＨＦＥＴ）の構成例を示す模式的な
断面図である。このＨＦＥＴの形成では、まず、半絶縁
性のＩｎＰからなる基板１０１上に、ＩｎＡｌＡｓから
なる膜厚２００ｎｍのバッファ層１０２，ＩｎＧａＡｓ
からなる膜厚１５ｎｍのチャネル層１０３，ＩｎＡｌＡ
ｓからなる膜厚３ｎｍのスペーサ層１０４，不純物とし
てＳｉが１×１０¹⁹ｃｍ^-3ドープされたＩｎＡｌＡｓか
らなる膜厚５ｎｍのキャリア供給層１０５，ＩｎＡｌＡ
ｓからなる膜厚１０ｎｍのショットキー接合形成層１０
６，Ｓｉが高濃度（２×１０¹⁹ｃｍ^-3）にドープされた
ＩｎＧａＡｓからなるコンタクト層１０７を、有機金属
気相成長法などにより結晶成長することで順次積層す
る。

【００１７】この後、コンタクト層１０７上に、Ｔｉ／
Ｐｔ／Ａｕを堆積して金属膜を形成した後、この金属膜
を公知のフォトリソグラフィ技術とエッチング技術とに
よりパターニングし、図２（ａ）に示すように、ソース
電極１０８とドレイン電極１０９とが形成された状態と
する。コンタクト層１０７が存在するので、ソース電極
１０８，ドレイン電極１０９は、オーミック接合する。

【００１８】次いで、ソース電極１０８，ドレイン電極
１０９の形成により露出したショットキー接合形成層１
０６表面に、酸化シリコンからなる膜厚５０ｎｍの絶縁
膜１１０を形成し、これに、公知の電子線リソグラフィ
技術とエッチング技術とにより、図２（ｂ）の紙面の法
線方向に延在するストライプ状のゲート開口部１１１
ａ，非対称リセス形成用開口部１１１ｂを形成する。ゲ
ート開口部１１１ａは、幅１００ｎｍに形成し、非対称
リセス形成用開口部１１１ｂは、ゲート開口部１１１ａ
よりドレイン側１００ｎｍ離れて幅２０ｎｍに形成す
る。

【００１９】絶縁膜１１０を形成したら、図２（ｃ）に
示すように、ゲート開口部１１１ａ，非対称リセス形成
用開口部１１１ｂをリセス形成用の開口領域とし、この
開口領域よりコンタクト層１０７を、クエン酸などのエ
ッチング液を用いたウエットエッチングで等方的にエッ
チングする。このエッチングで、エッチング種であるク
エン酸（エッチング液）は、２つの開口部からコンタク
ト層１０７を浸食し、エッチングの横方向の広がりによ
って１つのつながった空間を形成し、ゲート開口部１１
１ａを堺に異なる広さのリセス領域１１３ａ，リセス領
域１１３ｂを形成する。

【００２０】このとき、ゲート開口部１１１ａを中心に
ゲート長方向を見ると、ゲート開口部１１１ａからドレ
イン側に形成されている空間は、ゲート開口部１１１ａ
からソース側に側に形成されているより広く形成され
る。従って、本実施の形態によれば、ゲート開口部を形
成するときに、新たな工程を追加することなく、ゲート
開口部を中心にした非対称なリセス領域が形成されるこ
とになる。

【００２１】この後、絶縁膜１１０の所定領域が開口し
てこれ以外のソース電極１０８，ドレイン電極１０９を
含む領域が被覆されたマスク層を形成し、このマスク層
上よりＴｉ／Ｐｔ／Ａｕを堆積して金属膜を形成した
後、マスク層を除去することで、図２（ｄ）に示すよう
に、ゲート電極１１２を形成する。金属膜の形成におい
て、堆積した金属の一部が、ゲート開口部１１１ａより
望めるショットキー接合形成層１０６の露出面にショッ
トキー接合する。従って、形成したゲート電極１１２
は、一部がゲート開口部１１１ａを通過してショットキ
ー接続形成層１０６に到達してショットキー接合する。

【００２２】一方、非対称リセス形成用開口部１１１ｂ
は、開口寸法が狭いので、金属を堆積するときにこの一
部が空間内部にあまり進入することが無く、この領域に
おいて、ゲート電極１１２の一部がショットキー接合形
成層１０６に接触する部分が形成されることがない。ま
た、非対称リセス形成用開口部１１１ｂを通過してショ
ットキー接合形成層１０６上に形成された金属部分は、
ゲート電極とは絶縁分離された状態となっている。

【００２３】従って、ゲート電極１１２に印加された電
圧は、ゲート開口部１１１ａ直下のショットキー接合形
成層１０６にのみ印加されるので、ゲート長はゲート開
口部１１１ａの、図１の紙面横方向の寸法によって定義
される。また、非対称リセス形成用開口部１１１ｂの存
在により、ゲート開口部１１１ａを堺に分けられたリセ
ス領域１１３ａ，リセス領域１１３ｂは、ドレイン側の
リセス領域１１３ｂの方が広く形成され、非対称のリセ
ス領域が形成される。

【００２４】ここで、非対称リセス形成用開口部１１１
ｂは、ゲート開口部１１１ａよりドレイン側に配置す
る。かつ、前述した金属の堆積時に、非対称リセス形成
用開口部１１１ｂより進入する金属の堆積量を抑制し、
この堆積部分がゲート電極１１２に接触しないように、
非対称リセス形成用開口部１１１ｂの開口広さを小さく
する。図３（ａ）に示すように、開口部の寸法が絶縁膜
１１０ａの厚さ相当、あるいは絶縁膜１１０ａの厚さよ
り大きい場合、開口部より見込めるショットキー接合形
成層１０６上に堆積する金属部分３０１の上部は、絶縁
膜１１０ａに堆積する金属部分３０２に接触した状態と
なる。

【００２５】これに対し、図３（ｂ）に示すように、開
口部の寸法が絶縁膜１１０の厚さに比べて十分に小さい
場合、金属部分３１１が大きく成長する前に、開口部側
部への横方向の金属の成長により、開口部が塞がれる。
この結果、絶縁膜１１０下への金属の供給が無くなり、
ショットキー接合形成層１０６上に堆積する金属部分３
１１の成長が停止する。このため、図３（ｂ）の場合、
金属部分３１１は、金属部分３１２、すなわちゲート電
極に接触することがない。

【００２６】ところで、前述した実施の形態において
は、図４（ａ）の断面図に示すように、絶縁膜１１０に
対してゲート開口部１１１ａ，非対称リセス形成用開口
部１１１ｂを形成した。従って、形成したゲート開口部
１１１ａと非対称リセス形成用開口部１１１ｂの間の部
分は、図４（ｂ）の平面図に示すように、リセス領域上
では何ら支持されている部分が無く、リセス領域端部の
絶縁膜１１０に連続している部分で支持されているのみ
である。この場合、トランジスタの最大許容電流を増加
させるために、ゲート幅Ｗｇを増加させると、ゲート開
口部１１１ａと非対称リセス形成用開口部１１１ｂの間
の部分の強度が不十分となる可能性がある。

【００２７】これを解消するため、ゲート幅方向に連続
した非対称リセス形成用開口部１１１ｂではなく、図４
（ｃ），図４（ｄ）に示すように、絶縁膜１１０に、部
分的に開口した複数の非対称リセス形成用開口部４１０
ｂ，４２０ｂを備えるようにしても良い。非対称リセス
形成用開口部４１０ｂは、ゲート長方向の幅が２０ｎ
ｍ，ゲート幅方向の長さが１００ｎｍであり、ゲート開
口部１１１ａより１００ｎｍドレイン側に、ゲート幅方
向に１００ｎｍ毎に周期的に配置されている。

【００２８】また、非対称リセス形成用開口部４２０ｂ
は、ゲート長方向の幅が１０ｎｍ，ゲート幅方向の長さ
が１００ｎｍであり、まずこれが、ゲート開口部１１１
ａより１００ｎｍドレイン側にゲート幅方向に１００ｎ
ｍ毎に周期的に配置されて第１の列を構成している。加
えて、非対称リセス形成用開口部４２０ｂは、第１の列
より５０ｎｍドレイン側に、第１の列の周期より５０ｎ
ｍずれて１００ｎｍ毎に周期的に配置されて第２の列を
構成している。このように非対称リセス形成用開口部４
２０ｂを配列することで、非対称リセス形成用開口部４
１０ｂの配列に比較して、ドレイン側のリセス領域の広
がりを、ゲート幅方向により均一に形成することができ
る。

【００２９】＜実施の形態２＞つぎに、本発明の他の形
態について説明する。本実施の形態におけるＨＦＥＴの
製造方法について説明すると、まず、図１にも示したよ
うに、半絶縁性のＩｎＰからなる基板１０１上に、Ｉｎ
ＡｌＡｓからなる膜厚２００ｎｍのバッファ層１０２，
ＩｎＧａＡｓからなる膜厚１５ｎｍのチャネル層１０
３，ＩｎＡｌＡｓからなる膜厚３ｎｍのスペーサ層１０
４，不純物としてＳｉが１×１０¹⁹ｃｍ^-3ドープされた
ＩｎＡｌＡｓからなる膜厚５ｎｍのキャリア供給層１０
５，ＩｎＡｌＡｓからなる膜厚１０ｎｍのショットキー
接合形成層１０６，Ｓｉが高濃度（２×１０¹⁹ｃｍ^-3）
にドープされたＩｎＧａＡｓからなるコンタクト層１０
７を、有機金属気相成長法などにより結晶成長すること
で順次積層する。

【００３０】この後、図５（ａ）に示すように、コンタ
クト層１０７上に、前述した実施の形態と同様にしてソ
ース電極１０８，ドレイン電極１０９を形成した後、こ
れらを含むコンタクト層１０７上に、ポリメタクリル酸
メチル（ＰＭＭＡ）からなる電子線レジスト層５０１
と、ＰＭＧＩからなる電子線レジスト層５０２とを、塗
布することで順次形成する。

【００３１】塗布した電子線レジストを、加熱して溶媒
などを除去した後、ゲート電極形成領域が開口するよう
に、電子線レジスト層５０２に電子線を露光して潜像を
形成し、これを現像することで、図５（ｂ）に示すよう
に、電子線レジスト層５０２に開口部５０２ａを形成す
る。つぎに、電子線レジスト層５０１に電子線を露光し
て所定のパターンの潜像を形成し、これを現像すること
で、図５（ｃ）に示すように、ゲート開口部５０１ａ
と、非対称リセス形成用開口部５０１ｂとを、電子線レ
ジスト層５０１に形成する。この後、電子線レジスト層
５０１をマスクパターンとし、クエン酸溶液を用いてコ
ンタクト層１０７をエッチングしてリセス領域を形成す
る。

【００３２】この後、電子線レジスト層５０１，電子線
レジスト層５０２上に、例えば蒸着法などによりＴｉ／
Ｐｔ／Ａｕを堆積し、図５（ｄ）に示すように、ゲート
電極１１２および金属層５０３を形成する。次いで、電
子線レジスト層５０２および電子線レジスト層５０１
を、レジスト剥離液によって除去し、図５（ｅ）に示す
ように、コンタクト素１０７のリセス領域内に露出する
ショットキー接合形成層１０６にショットキー接合する
ゲート電極１１２が形成された状態とする。このように
リセスゲート構造を形成した場合、ゲート電極１１２を
形成した後、半導体層の露出している表面に、改めて保
護膜を形成することができるようになる。

【００３３】なお、上述した実施の形態では、ヘテロ構
造型電界効果トランジスタを例に説明したが、これに限
るものではなく、ゲートリセス構造を備えた他の電界効
果トランジスタに対しても、本発明が適用できることは
言うまでもない。

【００３４】

【発明の効果】以上説明したように、本発明によれば、
新たな工程を付加することなく、ドレイン側のリセス領
域がソース側のリセス領域より広く形成されるようにな
るので、より容易にリセス形成によるゲート構造で非対
称構造を実現できるというすぐれた効果が得られる。

【図面の簡単な説明】

【図１】 本発明の実施の形態における電界効果トラン
ジスタ（ヘテロ構造型電界効果トランジスタ）の構成例
を示す模式的な断面図である。

【図２】 本発明の実施の形態における電界効果トラン
ジスタの製造方法を説明するための工程図である。

【図３】 開口部の開口寸法と進入する金属の状態との
関係を示す説明図である。

【図４】 本発明の電界効果トランジスタの一部構成を
示す断面図と平面図である。

【図５】 本発明の他の形態における電界効果トランジ
スタの製造方法を説明するための工程図である。

【図６】 従来よりあるヘテロ構造型電界効果トランジ
スタの構成例を示す模式的な断面図である。

【符号の説明】

１０１…基板、１０２…バッファ層、１０３…チャネル
層、１０４…スペーサ層、１０５…キャリア供給層、１
０６…ショットキー接合形成層、１０７…コンタクト
層、１０８…ソース電極、１０９…ドレイン電極、１１
０…絶縁膜、１１１ａ…ゲート開口部、１１１ｂ…非対
称リセス形成用開口部、１１２…ゲート電極、１１３
ａ，１１３ｂ…リセス領域。

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Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成されたチャネル層
   と、 このチャネル層上に形成されたショットキー接合層と、 このショットキー接合層上に形成されて所定領域に前記
   ショットキー接合層が露出するリセス領域を備えたコン
   タクト層と、 このコンタクト層上の前記リセス領域を覆う所定領域に
   形成され、前記リセス領域内に配置されて形成されたゲ
   ート開口部、および前記リセス領域内に配置されて前記
   ゲート開口部から所定距離離れた箇所に形成された非対
   称リセス形成用開口部を備えた絶縁膜と、 この絶縁膜上に形成されて一部が前記ゲート開口部のみ
   より前記リセス領域に嵌入して前記ショットキー接合層
   にショットキー接続したゲート電極と、 前記コンタクト層上の前記ゲート電極のゲート長方向の
   非対称リセス形成用開口部側に他方に形成されたドレイ
   ン電極と、 前記コンタクト層上の前記ゲート電極のゲート長方向の
   前記ドレイン電極とは反対の側に形成されたソース電極
   とを備え、 前記非対称リセス形成用開口部は、短い方の開口寸法が
   前記絶縁膜の厚さより小さく形成され、 前記リセス領域の前記ゲート電極のショットキー接合部
   で区切られた前記ドレイン電極側の領域は、前記ソース
   電極側の領域より広く形成されたことを特徴とする電界
   効果トランジスタ。
2. 【請求項２】 請求項１記載の電界効果トランジスタに
   おいて、 前記チャネル層は、 前記半導体基板上に形成された電子走行層と、 この電子走行層にヘテロ接合して形成された電子供給層
   とから構成されたものであることを特徴とする電界効果
   トランジスタ。
3. 【請求項３】 半導体基板上にチャネル層を形成する工
   程と、 前記チャネル層上にショットキー接合層を形成する工程
   と、 前記ショットキー接合層上にコンタクト層を形成する工
   程と、 前記コンタクト層上に所定の間隔をあけてソース電極お
   よびドレイン電極を形成する工程と、 前記コンタクト層上の前記ソース電極とドレイン電極の
   間に絶縁膜を形成する工程と、 前記絶縁膜にゲート開口部およびこのゲート開口部から
   前記ドレイン電極配置方向に所定距離離れた箇所に配置
   されて短い方の開口寸法が前記絶縁膜の膜厚より小さい
   非対称リセス形成用開口部を形成する工程と、 前記ゲート開口部および非対称リセス形成用開口部を備
   えた絶縁膜をマスクとして前記コンタクト層をエッチン
   グし、前記ゲート開口部および非対称リセス形成用開口
   部下の領域に、前記ショットキー接合層表面が連続して
   露出したリセス領域を形成する工程と、 前記絶縁膜上に金属を堆積して金属膜を形成し、この金
   属膜の一部が前記ゲート開口部のみより前記リセス領域
   に嵌入して前記ショットキー接合層にショットキー接続
   した状態とする工程と、 前記金属膜を加工して、前記絶縁膜上に配置されて一部
   が前記ゲート開口部より前記リセス領域に嵌入して前記
   ショットキー接合層にショットキー接続したゲート電極
   を形成する工程とを備え、 前記エッチングでは、前記コンタクト層を等方的にエッ
   チングすることを特徴とする電界効果トランジスタの製
   造方法。
4. 【請求項４】 請求項３記載の電界効果トランジスタの
   製造方法において、 前記ゲート電極を形成した後、前記絶縁膜を除去するこ
   とを特徴とする電界効果トランジスタの製造方法。
5. 【請求項５】 請求項３または４記載の電界効果トラン
   ジスタの製造方法において、 前記半導体基板上に電子走行層を形成する工程と、 前記電子走行層にヘテロ接合する電子供給層を形成する
   工程とにより前記チャネル層を形成することを特徴とす
   る電界効果トランジスタの製造方法。