JPWO2020003420A1 - 半導体装置の製造方法 - Google Patents
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Abstract
半導体基板(1)の上にレジスト(4)を塗布し、レジスト(4)に第1の開口(5)と第1の開口(5)より幅が細い第2の開口(6)を形成する。レジスト(4)をマスクとして用いて半導体基板(1)をウェットエッチングして第1の開口(5)と第2の開口(6)の下に連続した1つのリセス(7)を形成する。リセス(7)を形成した後、シュリンク材(8)をレジスト(4)と架橋反応させて第1の開口(5)を閉塞させずに第2の開口(6)を閉塞させる。第2の開口(6)を閉塞させた後、第1の開口(5)を介してリセス(7)にゲート電極(11)を形成する。
Description
本発明は、半導体装置の製造方法に関する。
半導体装置の小型化と高性能化の要求に応えるために、半導体装置を構成する電極又は配線等の微細化が進められてきた。特に、化合物半導体の分野では、材料が持つ優れた高周波特性を活かすために、ゲート電極を細くすることが強く求められてきた。しかし、ゲート電極を細くすることで狭い領域に電場が集中するため、短チャネル効果等に代表される微細化の弊害もあった。この問題を解決する手段の一つとして、ゲート電極をソース電極側に寄せて、電圧を印加するドレイン電極との間隔を広げたオフセットゲート構造が有効である。
従来技術はリセス形成用のレジストとゲート電極形成用のレジストをそれぞれ別々にパターニングしていた。しかし、1度目と2度目のパターニングで合わせズレが生じるため、リセス内でのゲート電極の位置がばらつく。従って、特性が変動し、製品の歩留まりが低下する。また、2回のパターニングが必要であるため、工程数が増大して製造コストが上昇する。
また、大小2つの開口を形成したレジストを用いてリセスを形成し、小さい方の開口を絶縁膜で閉塞して大きい方の開口を介してリセスにゲート電極を形成する方法も提案されている(例えば、特許文献1参照)。しかし、絶縁膜をドライエッチングする際にゲート電極直下の半導体にダメージを与えてしまう。従って、キャリアが減少し、欠陥とトラップが増加するため、信頼性が低下するという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は製品の歩留まりと信頼性を向上し、製造コストを低減できる半導体装置の製造方法を得るものである。
本発明に係る半導体装置の製造方法は、半導体基板の上にレジストを塗布し、前記レジストに第1の開口と前記第1の開口より幅が細い第2の開口を形成する工程と、前記レジストをマスクとして用いて前記半導体基板をウェットエッチングして前記第1及び第2の開口の下に連続した1つのリセスを形成する工程と、前記リセスを形成した後、シュリンク材を前記レジストと架橋反応させて前記第1の開口を閉塞させずに前記第2の開口を閉塞させる工程と、前記第2の開口を閉塞させた後、前記第1の開口を介して前記リセスにゲート電極を形成する工程とを備えることを特徴とする。
本発明では、半導体基板をウェットエッチングしてレジストの第1及び第2の開口の下に連続した1つのリセスを形成する。次に、シュリンク材をレジストと架橋反応させてレジストをパターシュリンクして、幅が広い第1の開口は閉塞させず、幅が細い第2の開口を完全に閉塞させる。次に、第1の開口の形成領域においてリセス内にゲート電極を形成する。これにより、リセス内でのゲート電極の位置がばらつくことがなくなるため、製品の歩留まりが向上する。また、レジストをパターニングする工程数が減り、製造コストを低減できる。また、ゲート電極直下の半導体にダメージを与えることも無いため、信頼性が向上する。
実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態1.
図1から図4は、実施の形態1に係る半導体装置の製造方法を示す断面図である。まず、図1に示すように、半導体基板1の上にソース電極2及びドレイン電極3を形成する。半導体基板1はGaAs等からなる。ソース電極2及びドレイン電極3はTi/Pt/Au等からなる。
図1から図4は、実施の形態1に係る半導体装置の製造方法を示す断面図である。まず、図1に示すように、半導体基板1の上にソース電極2及びドレイン電極3を形成する。半導体基板1はGaAs等からなる。ソース電極2及びドレイン電極3はTi/Pt/Au等からなる。
半導体基板1、ソース電極2及びドレイン電極3の上にレジスト4を塗布する。レジスト4は例えば住友化学工業社製スミレジスト等である。フォトリソグラフィ等によりレジスト4に第1の開口5と第1の開口5より幅が細い第2の開口6を形成する。ここで、第1の開口5をソース電極2側、第2の開口6をドレイン電極3側に形成する。第1の開口5の幅は0.2〜0.6μmである。第2の開口6の幅は0.1〜0.5μmである。第1の開口5と第2の開口6の間隔は0.1〜0.2μmである。
レジスト4をマスクとして用いて半導体基板1をリン酸又はクエン酸に数秒〜数分浸漬してウェットエッチングして第1の開口5と第2の開口6の下に連続した1つのリセス7を形成する。リセス7は、第1の開口5と第2の開口6の下方だけでなく、両者の間のレジスト4の下方にも形成されて一続きになっている。
次に、図2に示すように、レジスト4にシュリンク材8を塗布する。シュリンク材8はAZエレクトロニックマテリアルズ社製RELACS等である。シュリンク材8を適温に加熱してレジスト4と架橋反応させてレジスト4をパターシュリンクさせる。これにより、幅が広い第1の開口5は閉塞させず、幅が細い第2の開口6を完全に閉塞させる。
次に、図3に示すように、スパッタ又は真空蒸着により全面に金属膜9を形成する。金属膜9は、レジスト4及びシュリンク材8の上面に形成されるだけでなく、第1の開口5を介してリセス7の底面に達する。金属膜9の上にレジスト10を形成する。フォトリソグラフィ等により、第1の開口5の上方で第1の開口5より広い幅でレジスト10を残し、それ以外のレジスト10を除去する。レジスト10をマスクとして用いたドライエッチングにより金属膜9をパターニングする。その後、レジスト4,10及びシュリンク材8を除去する。これにより、図4に示すように、第1の開口5の形成部分においてリセス7内にT字型のゲート電極11を形成する。ドライエッチングは、例えばArガス等を使用した数秒〜数十分のイオンミリング等である。なお、リフトオフプロセスでゲート電極11を形成してもよい。
続いて、本実施の形態の効果を比較例と比較して説明する。図5から図8は比較例に係る半導体装置の製造方法を示す断面図である。比較例では、図5に示すように、レジスト12に開口13を1つだけ形成する。このレジスト12をマスクとして用いて半導体基板1をウェットエッチングして開口13の下にリセス7を形成する。次に、図6に示すように、レジスト12を除去する。次に、図7に示すように、全面にレジスト14を形成し、リセス7内においてレジスト14に開口15を形成する。次に、図8に示すように、開口15の形成部分においてリセス7内にゲート電極11を形成する。その後、レジスト14を除去する。比較例では、1度目と2度目のレジストのパターニングで合わせズレが生じるため、リセス7内でのゲート電極11の位置がばらつく。従って、特性が変動し、製品の歩留まりが低下する。また、2回のパターニングが必要であるため、工程数が増大して製造コストが上昇する。
一方、本実施の形態では、半導体基板1をウェットエッチングしてレジスト4の第1の開口5と第2の開口6の下に連続した1つのリセス7を形成する。次に、シュリンク材8をレジスト4と架橋反応させてレジスト4をパターシュリンクして、幅が広い第1の開口5は閉塞させず、幅が細い第2の開口6を完全に閉塞させる。次に、第1の開口5の形成領域においてリセス7内にゲート電極11を形成する。これにより、リセス7内でのゲート電極11の位置がばらつくことがなくなるため、製品の歩留まりが向上する。また、レジストをパターニングする工程数が減り、製造コストを低減できる。また、ゲート電極11直下の半導体にダメージを与えることも無いため、信頼性が向上する。
また、第1の開口5をソース電極2の側に形成し、第2の開口6をドレイン電極3の側に形成する。これにより、ゲート電極11をソース電極2側へずらしたオフセットゲート構造を実現して高周波特性を向上させることができる。また、ゲート電極11を形成した後にレジスト4とシュリンク材8を除去する。これによりゲート容量が低減するため、高周波特性が向上する。
実施の形態2.
図9は、実施の形態2に係るレジストの第1の開口と第2の開口を示す平面図である。図10は図9のI−IIに沿った断面図である。第2の開口6は互いに離間した複数の開口6a,6b,6cを有する。複数の開口6a,6b,6cの間に開口しない箇所4a,4bが存在する。
図9は、実施の形態2に係るレジストの第1の開口と第2の開口を示す平面図である。図10は図9のI−IIに沿った断面図である。第2の開口6は互いに離間した複数の開口6a,6b,6cを有する。複数の開口6a,6b,6cの間に開口しない箇所4a,4bが存在する。
続いて、本実施の形態の効果を実施の形態1と比較して説明する。図11は、実施の形態1に係るレジストの第1の開口と第2の開口を示す平面図である。実施の形態1では第2の開口6は1つの細長い開口である。このため、第1の開口5と第2の開口6の間隔が狭いと、両者の間のレジスト4が崩れる可能性がある。一方、本実施の形態では、複数の開口6a,6b,6cの間に開口しない箇所4a,4bが存在するため、レジスト4を補強することができる。これにより、安定したパターン形成が可能となり、製品の歩留まりが向上する。その他の構成及び効果は実施の形態1と同様である。
実施の形態3.
図12から図15は、実施の形態3に係る半導体装置の製造方法を示す断面図である。リセス7を形成し、シュリンク材8をレジスト4と架橋反応させるまでの工程は実施の形態1と同様である。次に、図12に示すように、第1の開口5を介してリセス7の底面に薄いPt膜16をスパッタ又は蒸着により形成する。次に、図13に示すように、アッシングで第1の開口5の開口幅を僅かに広げる。
図12から図15は、実施の形態3に係る半導体装置の製造方法を示す断面図である。リセス7を形成し、シュリンク材8をレジスト4と架橋反応させるまでの工程は実施の形態1と同様である。次に、図12に示すように、第1の開口5を介してリセス7の底面に薄いPt膜16をスパッタ又は蒸着により形成する。次に、図13に示すように、アッシングで第1の開口5の開口幅を僅かに広げる。
次に、図14に示すように、開口幅を広げた第1の開口5を介してリセス7の底面に達する金属膜9をスパッタ又は蒸着により形成する。実施の形態1と同様にレジスト10をマスクとして用いたドライエッチングにより金属膜9をパターニングする。金属膜9はPt膜16とは異なる金属からなる。その後、レジスト4及びシュリンク材8を除去する。
次に、図15に示すように、熱処理により半導体基板1とPt膜16を反応させてPt膜16を半導体基板1に沈み込ませる。ゲート電極11は、半導体基板1に沈み込んだPt膜16と、Pt膜16とは異なる金属からなりPt膜16よりも幅が広くPt膜16の上にオーバーラップした金属膜9とを有する。
一般的にトランジスタではゲート電極のドレイン側の下端部に電界が集中する。これに対して、本実施の形態では、電場が集中しやすいゲート電極11の下端部が階段状になっている。このため、電場強度が集中する箇所を分散できる。従って、オフセットゲートの効果とあわせて短チャネル効果を抑制して高周波特性が向上する。
また、第1の開口5を介してPt膜16を形成した後、アッシングで開口幅を広げた第1の開口5を介して金属膜9を形成し、熱処理によりPt膜16を半導体基板1に沈み込ませる。これにより、下端部が階段状になったゲート電極11を容易に形成することができる。
実施の形態4.
図16及び図19は、実施の形態4に係る半導体装置の製造方法を示す断面図である。リセス7を形成するまでの工程は実施の形態1と同様である。次に、図16に示すように、シュリンク材8をレジスト4と架橋反応させてシュリンク材8がリセス7の底面に達するまでパターンシュリンクを行なう。
図16及び図19は、実施の形態4に係る半導体装置の製造方法を示す断面図である。リセス7を形成するまでの工程は実施の形態1と同様である。次に、図16に示すように、シュリンク材8をレジスト4と架橋反応させてシュリンク材8がリセス7の底面に達するまでパターンシュリンクを行なう。
次に、図17に示すように、レジスト4及びシュリンク材8をマスクとして用いてリセス7の底面をエッチングして、第1の開口5の下方に第1の凹部17aを形成し、第2の開口6の下方に第2の凹部17bを形成する。ここで、シュリンク材8がリセス7の底面に達しているため、第1の開口5及び第2の開口6の部分だけがエッチングされる。そして、エッチングレートはパターンの開口寸法に依存するため、第1の凹部17aの深さは第2の凹部17bの深さより深くなる。
次に、図18に示すように、スパッタ又は真空蒸着により全面に金属膜9を形成する。金属膜9は、レジスト4及びシュリンク材8の上面に形成されるだけでなく、それぞれ第1の開口5及び第2の開口6を介して第1の凹部17a及び第2の凹部17bに達する。レジスト12をマスクとして用いたドライエッチングにより金属膜9をパターニングする。その後、レジスト4,10及びシュリンク材8を除去する。これにより、図19に示すように、第1の開口5を介して第1の凹部17aにT字型の第1のゲート電極11aを形成し、第2の開口6を介して第2の凹部17bにT字型の第2のゲート電極11bを形成する。なお、リフトオフプロセスで第1のゲート電極11a及び第2のゲート電極11bを形成してもよい。
上記のように第1の凹部17aと第2の凹部17bは深さが異なるため、第1の凹部17aに形成された第1のゲート電極11aと、第2の凹部17bに形成された第2のゲート電極11bは閾値が異なる。よって、同じリセス内に異なる閾値電圧を持ったトランジスタを形成することができる。そして、実施の形態1と同様にリセス7内での第1のゲート電極11a及び第2のゲート電極11bの位置がばらつくことがなくなるため、製品の歩留まりが向上する。また、レジストをパターニングする工程数が減り、製造コストを低減できる。
1 半導体基板、2 ソース電極、3 ドレイン電極、4 レジスト、5 第1の開口、6 第2の開口、6a,6b,6c 複数の開口、7 リセス、8 シュリンク材、9 金属膜、11 ゲート電極、11a 第1のゲート電極、11b 第2のゲート電極、16 Pt膜(金属薄膜)、17a 第1の凹部、17b 第2の凹部
Claims (6)
- 半導体基板の上にレジストを塗布し、前記レジストに第1の開口と前記第1の開口より幅が細い第2の開口を形成する工程と、
前記レジストをマスクとして用いて前記半導体基板をウェットエッチングして前記第1及び第2の開口の下に連続した1つのリセスを形成する工程と、
前記リセスを形成した後、シュリンク材を前記レジストと架橋反応させて前記第1の開口を閉塞させずに前記第2の開口を閉塞させる工程と、
前記第2の開口を閉塞させた後、前記第1の開口を介して前記リセスにゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記半導体基板の上にソース電極及びドレイン電極を形成する工程を更に備え、
前記第1の開口を前記ソース電極の側に形成し、前記第2の開口を前記ドレイン電極の側に形成することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記ゲート電極を形成した後に前記レジストと前記シュリンク材を除去する工程を更に備えることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記第2の開口は互いに離間した複数の開口を有することを特徴とする請求項1〜3の何れか1項に記載の半導体装置の製造方法。
- 前記ゲート電極は、前記半導体基板に沈み込んだ金属薄膜と、前記金属薄膜とは異なる金属からなり前記金属薄膜よりも幅が広く前記金属薄膜の上にオーバーラップした金属膜とを有し、
前記ゲート電極の下端部が階段状になっていることを特徴とする請求項1〜4の何れか1項に記載の半導体装置の製造方法。 - 前記第2の開口を閉塞させた後、前記第1の開口を介して前記リセスの底面に前記金属薄膜を形成する工程と、
前記金属薄膜を形成した後に、アッシングで前記第1の開口の開口幅を広げる工程と、
開口幅を広げた前記第1の開口を介して前記リセスの底面に達する前記金属膜を形成する工程と、
熱処理により前記半導体基板と前記金属薄膜を反応させて前記金属薄膜を前記半導体基板に沈み込ませる工程とを備えることを特徴とする請求項5に記載の半導体装置の製造方法。
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