JPH1070138A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1070138A JPH1070138A JP22532596A JP22532596A JPH1070138A JP H1070138 A JPH1070138 A JP H1070138A JP 22532596 A JP22532596 A JP 22532596A JP 22532596 A JP22532596 A JP 22532596A JP H1070138 A JPH1070138 A JP H1070138A
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Abstract
(57)【要約】
【課題】ＭＥＳＦＥＴのゲート電極を形成する際、ゲー
ト電極を正確にワイドリセスの中央に形成し、ワイドリ
セスの幅を小さくし、ナロウリセスのエッジ形状をなだ
らかにする。 【解決手段】表層部に活性層が形成された基板１０の表
面上に第１絶縁膜１２および第２の絶縁膜１３を積層形
成し、ゲート電極形成予定位置を開口する工程と、積層
絶縁膜１４をエッチングマスクとしてＲＩＥにより基板
表面の一部に対してナロウリセスエッチングを行う工程
と、ダメージ回復用の熱処理工程と、第１の絶縁膜をウ
ェットエッチングによりサイドエッチングし、積層絶縁
膜をエッチングマスクとしＲＩＥにより基板表面の一部
に対してワイドリセスエッチングを行う工程と、ゲート
電極１８となる金属層を積層絶縁膜の開口部内に形成す
る工程とを具備する。
ト電極を正確にワイドリセスの中央に形成し、ワイドリ
セスの幅を小さくし、ナロウリセスのエッジ形状をなだ
らかにする。 【解決手段】表層部に活性層が形成された基板１０の表
面上に第１絶縁膜１２および第２の絶縁膜１３を積層形
成し、ゲート電極形成予定位置を開口する工程と、積層
絶縁膜１４をエッチングマスクとしてＲＩＥにより基板
表面の一部に対してナロウリセスエッチングを行う工程
と、ダメージ回復用の熱処理工程と、第１の絶縁膜をウ
ェットエッチングによりサイドエッチングし、積層絶縁
膜をエッチングマスクとしＲＩＥにより基板表面の一部
に対してワイドリセスエッチングを行う工程と、ゲート
電極１８となる金属層を積層絶縁膜の開口部内に形成す
る工程とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特にＧａＡｓ（ガリウムひ素）基板上に形
成されるＭＥＳＦＥＴ（Metal Semiconductor FET ；金
属半導体電界効果トランジスタ）のゲート電極の形成方
法に関する。
方法に係り、特にＧａＡｓ（ガリウムひ素）基板上に形
成されるＭＥＳＦＥＴ（Metal Semiconductor FET ；金
属半導体電界効果トランジスタ）のゲート電極の形成方
法に関する。
【０００２】
【従来の技術】図３（ａ）乃至（ｃ）は、ＧａＡｓ基板
上にＭＥＳＦＥＴのゲート電極を形成するための従来の
方法の主要工程における基板の断面構造を示している。
まず、図３（ａ）に示すように、表層部に活性層が形成
されたＧａＡｓ基板３０の表層部に選択的にＭＥＳＦＥ
Ｔのソース・ドレイン領域（図示せず）を形成する。
上にＭＥＳＦＥＴのゲート電極を形成するための従来の
方法の主要工程における基板の断面構造を示している。
まず、図３（ａ）に示すように、表層部に活性層が形成
されたＧａＡｓ基板３０の表層部に選択的にＭＥＳＦＥ
Ｔのソース・ドレイン領域（図示せず）を形成する。
【０００３】次に、周知の方法により、基板３０表面の
一部に対して第１回目のリセスエッチングとしてワイド
リセスエッチングを行い、溝（ワイドリセス）を形成す
る。次に、基板３０上全面にプラズマ窒化シリコン膜
（ｐ−ＳｉＮ膜）３１を堆積し、さらに、基板３０上全
面にレジスト３２を塗布し、その一部（前記ワイドリセ
スの中央部上に対応する部分、ＭＥＳＦＥＴのゲート電
極形成予定位置）に微細な開口部３２ａを形成する次
に、上記レジスト３２のパターンをエッチングマスクと
し、ＲＩＥ装置により前記ｐ−ＳｉＮ膜３１の一部（ゲ
ート電極形成予定位置）をエッチングし、前記ワイドリ
セスの底面の一部を露出させるように開口部３１ａを形
成する。
一部に対して第１回目のリセスエッチングとしてワイド
リセスエッチングを行い、溝（ワイドリセス）を形成す
る。次に、基板３０上全面にプラズマ窒化シリコン膜
（ｐ−ＳｉＮ膜）３１を堆積し、さらに、基板３０上全
面にレジスト３２を塗布し、その一部（前記ワイドリセ
スの中央部上に対応する部分、ＭＥＳＦＥＴのゲート電
極形成予定位置）に微細な開口部３２ａを形成する次
に、上記レジスト３２のパターンをエッチングマスクと
し、ＲＩＥ装置により前記ｐ−ＳｉＮ膜３１の一部（ゲ
ート電極形成予定位置）をエッチングし、前記ワイドリ
セスの底面の一部を露出させるように開口部３１ａを形
成する。
【０００４】この場合、ｐ−ＳｉＮ膜３１の開口部３１
ａの直下の基板表面のチャネル層にＲＩＥによるプラズ
マダメージが入り、ＭＥＳＦＥＴの電気特性が劣化する
ので、ＲＩＥによるダメージを回復するために熱処理
（アニール）を行う。
ａの直下の基板表面のチャネル層にＲＩＥによるプラズ
マダメージが入り、ＭＥＳＦＥＴの電気特性が劣化する
ので、ＲＩＥによるダメージを回復するために熱処理
（アニール）を行う。
【０００５】次に、ＭＥＳＦＥＴの閾値電圧を調整する
ために、図３（ｂ）に示すように、前記ｐ−ＳｉＮ膜３
１をエッチングマスクとし、基板表面の一部に対して第
２回目のリセスエッチングとしてナロウリセスエッチン
グを行い、溝（ナロウリセス）３３を形成する。
ために、図３（ｂ）に示すように、前記ｐ−ＳｉＮ膜３
１をエッチングマスクとし、基板表面の一部に対して第
２回目のリセスエッチングとしてナロウリセスエッチン
グを行い、溝（ナロウリセス）３３を形成する。
【０００６】次に、図３（ｃ）に示すように、基板上全
面に金属層３４を堆積し、パターニングすることによ
り、断面Ｔ型の金属層３４からなるＭＥＳＦＥＴのゲー
ト電極となる部分が残る。
面に金属層３４を堆積し、パターニングすることによ
り、断面Ｔ型の金属層３４からなるＭＥＳＦＥＴのゲー
ト電極となる部分が残る。
【０００７】さらに、この後、ＭＥＳＦＥＴのソース・
ドレイン領域上にオーミック電極（図示せず）を形成し
てＭＥＳＦＥＴを完成する。ところで、上記したような
ＭＥＳＦＥＴの微細なゲート電極の形成方法では、ＲＩ
Ｅによるゲート部分の絶縁膜の開口に際して、第１回目
のリセスエッチング（ワイドリセスエッチング）→アニ
ール→第２回目のリセスエッチング（ナロウリセスエッ
チング）の工程順で行うと、ＲＩＥ時の金属汚染が基板
表層部の活性層内に拡散してしまい、ＭＥＳＦＥＴの閾
値の制御が困難になる。
ドレイン領域上にオーミック電極（図示せず）を形成し
てＭＥＳＦＥＴを完成する。ところで、上記したような
ＭＥＳＦＥＴの微細なゲート電極の形成方法では、ＲＩ
Ｅによるゲート部分の絶縁膜の開口に際して、第１回目
のリセスエッチング（ワイドリセスエッチング）→アニ
ール→第２回目のリセスエッチング（ナロウリセスエッ
チング）の工程順で行うと、ＲＩＥ時の金属汚染が基板
表層部の活性層内に拡散してしまい、ＭＥＳＦＥＴの閾
値の制御が困難になる。
【０００８】そこで、上記工程順を変えて、ＲＩＥ→リ
セスエッチング→アニールの工程順で行うと、ダメージ
の影響によりリセスエッチングのリセス量を正確に調整
できない。
セスエッチング→アニールの工程順で行うと、ダメージ
の影響によりリセスエッチングのリセス量を正確に調整
できない。
【０００９】また、前記したようにワイドリセスエッチ
ング→ナロウリセスエッチングの順で二段階のリセスエ
ッチングを行う際、（ａ）マスク合わせ誤差により、ゲ
ート電極３４がワイドリセスの中央に形成されなくな
り、ゲート・ドレイン間特性およびゲート・ソース間特
性の非対称性が生じる、（ｂ）合わせ余裕の分だけワイ
ドリセスの幅が広くなり、寄生抵抗が増大し、ｇｍが低
下する、（ｃ）ナロウリセス３３のエッジ形状が急峻に
なり、電界集中の影響で高周波特性が劣化する等の問題
が発生する。
ング→ナロウリセスエッチングの順で二段階のリセスエ
ッチングを行う際、（ａ）マスク合わせ誤差により、ゲ
ート電極３４がワイドリセスの中央に形成されなくな
り、ゲート・ドレイン間特性およびゲート・ソース間特
性の非対称性が生じる、（ｂ）合わせ余裕の分だけワイ
ドリセスの幅が広くなり、寄生抵抗が増大し、ｇｍが低
下する、（ｃ）ナロウリセス３３のエッジ形状が急峻に
なり、電界集中の影響で高周波特性が劣化する等の問題
が発生する。
【００１０】なお、前記二段階のリセスエッチングの工
程順を変えて、ナロウリセスエッチング→ワイドリセス
エッチングの順で行う場合に考えられる問題として、
（ａ）ゲート電極３４がワイドリセス上に乗り上げ、耐
圧が低下し、ゲート・ドレイン間容量の増大が生じ、高
周波特性が劣化する。
程順を変えて、ナロウリセスエッチング→ワイドリセス
エッチングの順で行う場合に考えられる問題として、
（ａ）ゲート電極３４がワイドリセス上に乗り上げ、耐
圧が低下し、ゲート・ドレイン間容量の増大が生じ、高
周波特性が劣化する。
【００１１】
【発明が解決しようとする課題】上記したように従来の
ＭＥＳＦＥＴのゲート電極の形成方法は、ＲＩＥ時の金
属汚染が基板表層部の活性層内に拡散してしまい、ＭＥ
ＳＦＥＴの閾値の制御が困難になるという問題、ゲート
電極がワイドリセスの中央に形成されなくなり、特性の
非対称性が生じるという問題、ワイドリセスの幅が広く
なり、寄生抵抗が増大し、ｇｍが低下するという問題、
ナロウリセスのエッジ形状が急峻になり、電界集中の影
響で高周波特性が劣化するという問題があった。
ＭＥＳＦＥＴのゲート電極の形成方法は、ＲＩＥ時の金
属汚染が基板表層部の活性層内に拡散してしまい、ＭＥ
ＳＦＥＴの閾値の制御が困難になるという問題、ゲート
電極がワイドリセスの中央に形成されなくなり、特性の
非対称性が生じるという問題、ワイドリセスの幅が広く
なり、寄生抵抗が増大し、ｇｍが低下するという問題、
ナロウリセスのエッジ形状が急峻になり、電界集中の影
響で高周波特性が劣化するという問題があった。
【００１２】本発明は上記の問題点を解決すべくなされ
たもので、ＭＥＳＦＥＴのゲート電極を形成する際、ゲ
ート電極を正確にワイドリセスの中央に形成して特性の
非対称性を防止することができ、ワイドリセスの幅を小
さくして寄生抵抗の低減、ｇｍの向上を図ることがで
き、ナロウリセスのエッジ形状をなだらかにしてエッジ
形状に依存する電界集中による高周波特性の劣化を防止
し得る半導体装置の製造方法を提供することを目的とす
る。
たもので、ＭＥＳＦＥＴのゲート電極を形成する際、ゲ
ート電極を正確にワイドリセスの中央に形成して特性の
非対称性を防止することができ、ワイドリセスの幅を小
さくして寄生抵抗の低減、ｇｍの向上を図ることがで
き、ナロウリセスのエッジ形状をなだらかにしてエッジ
形状に依存する電界集中による高周波特性の劣化を防止
し得る半導体装置の製造方法を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、表層部に活性層を有し、前記活性層にＭＥＳ
ＦＥＴのソース・ドレイン領域が形成されたＧａＡｓ基
板の表面上に所定の厚さを有する第１の絶縁膜および第
２の絶縁膜の積層絶縁膜を形成する工程と、前記積層絶
縁膜のうちで前記ＭＥＳＦＥＴのゲート電極形成予定位
置を異方性ドライエッチングにより開口する工程と、前
記開口後の積層絶縁膜をエッチングマスクとして前記基
板の表面の一部に対して第１回目のリセスエッチングを
行い、ナロウリセスを形成する工程と、前記積層絶縁膜
の異方性ドライエッチングによる前記基板の表面のダメ
ージを回復するために熱処理を行う工程と、この後、前
記第１の絶縁膜をウェットエッチングによりサイドエッ
チングする工程と、次に、前記積層絶縁膜をエッチング
マスクとし前記基板の表面の一部に対して第２回目のリ
セスエッチングを行い、ワイドリセスを形成する工程
と、次に、前記ＭＥＳＦＥＴのゲート電極となる金属層
を前記ナロウリセスの底面にコンタクトさせて前記積層
絶縁膜の開口部内に形成する工程とを具備する。
造方法は、表層部に活性層を有し、前記活性層にＭＥＳ
ＦＥＴのソース・ドレイン領域が形成されたＧａＡｓ基
板の表面上に所定の厚さを有する第１の絶縁膜および第
２の絶縁膜の積層絶縁膜を形成する工程と、前記積層絶
縁膜のうちで前記ＭＥＳＦＥＴのゲート電極形成予定位
置を異方性ドライエッチングにより開口する工程と、前
記開口後の積層絶縁膜をエッチングマスクとして前記基
板の表面の一部に対して第１回目のリセスエッチングを
行い、ナロウリセスを形成する工程と、前記積層絶縁膜
の異方性ドライエッチングによる前記基板の表面のダメ
ージを回復するために熱処理を行う工程と、この後、前
記第１の絶縁膜をウェットエッチングによりサイドエッ
チングする工程と、次に、前記積層絶縁膜をエッチング
マスクとし前記基板の表面の一部に対して第２回目のリ
セスエッチングを行い、ワイドリセスを形成する工程
と、次に、前記ＭＥＳＦＥＴのゲート電極となる金属層
を前記ナロウリセスの底面にコンタクトさせて前記積層
絶縁膜の開口部内に形成する工程とを具備する。
【００１４】前記金属層を前記積層絶縁膜の開口部内に
形成する際、前記金属層が前記ワイドリセスに乗り上げ
ないように蒸着することが望ましく、そのためには、蒸
着時の最大入射見込み角θ、前記第１の絶縁膜の膜厚ｔ
ｓ、前記第１回目のリセスエッチングの深さｄｒ１、前
記第２回目のリセスエッチングの深さｄｒ２が次の条件 ｃｏｓθ＜｛（ｄｒ１＋ｄｒ２）／（ｔｓ＋ｄｒ１＋ｄ
ｒ２）｝ を満たすように規定すればよい。
形成する際、前記金属層が前記ワイドリセスに乗り上げ
ないように蒸着することが望ましく、そのためには、蒸
着時の最大入射見込み角θ、前記第１の絶縁膜の膜厚ｔ
ｓ、前記第１回目のリセスエッチングの深さｄｒ１、前
記第２回目のリセスエッチングの深さｄｒ２が次の条件 ｃｏｓθ＜｛（ｄｒ１＋ｄｒ２）／（ｔｓ＋ｄｒ１＋ｄ
ｒ２）｝ を満たすように規定すればよい。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１（ａ）乃至（ｅ）は、
本発明の第１の実施の形態に係るＧａＡｓ基板上にＭＥ
ＳＦＥＴのＴ型ゲート電極を形成するための方法の主要
工程における基板の断面構造を示している。
施の形態を詳細に説明する。図１（ａ）乃至（ｅ）は、
本発明の第１の実施の形態に係るＧａＡｓ基板上にＭＥ
ＳＦＥＴのＴ型ゲート電極を形成するための方法の主要
工程における基板の断面構造を示している。
【００１６】まず、図１（ａ）に示すように、表層部に
活性層が形成されたＧａＡｓ基板１０の表層部に選択的
にＭＥＳＦＥＴのソース・ドレイン領域（図示せず）を
形成する。
活性層が形成されたＧａＡｓ基板１０の表層部に選択的
にＭＥＳＦＥＴのソース・ドレイン領域（図示せず）を
形成する。
【００１７】次に、基板１０上全面に、３０ｎｍ程度の
薄い絶縁膜（例えばプラズマ酸化シリコン膜；ｐ−Ｓｉ
Ｏ膜）１２および３００ｎｍ程度の厚い無機絶縁膜（例
えばプラズマ窒化シリコン膜；ｐ−ＳｉＮ膜）１３が積
層された積層絶縁膜１４を形成する。
薄い絶縁膜（例えばプラズマ酸化シリコン膜；ｐ−Ｓｉ
Ｏ膜）１２および３００ｎｍ程度の厚い無機絶縁膜（例
えばプラズマ窒化シリコン膜；ｐ−ＳｉＮ膜）１３が積
層された積層絶縁膜１４を形成する。
【００１８】次に、図１（ｂ）に示すように、基板１０
上全面にレジスト１５を塗布した後、ＭＥＳＦＥＴのゲ
ート電極形成予定位置に開口部１５ａを形成することに
より、ナロウリセスエッチング工程用のエッチングマス
クとなるレジストパターンを残す。
上全面にレジスト１５を塗布した後、ＭＥＳＦＥＴのゲ
ート電極形成予定位置に開口部１５ａを形成することに
より、ナロウリセスエッチング工程用のエッチングマス
クとなるレジストパターンを残す。
【００１９】次に、上記レジストパターンをエッチング
マスクとし、異方性ドライエッチング例えばＲＩＥによ
り前記積層絶縁膜１４のゲート電極形成予定位置をエッ
チングして開口（開口部１４ａ）する。このＲＩＥの条
件は、エッチングガスとしてＣＦ4 ／Ｏ2 を対応して２
０sccm／５sccm供給し、１０Ｐａで反応させる。この
後、レジストパターンを除去する。
マスクとし、異方性ドライエッチング例えばＲＩＥによ
り前記積層絶縁膜１４のゲート電極形成予定位置をエッ
チングして開口（開口部１４ａ）する。このＲＩＥの条
件は、エッチングガスとしてＣＦ4 ／Ｏ2 を対応して２
０sccm／５sccm供給し、１０Ｐａで反応させる。この
後、レジストパターンを除去する。
【００２０】次に、基板表面に狭い溝部（ナロウリセ
ス）を形成するとともに前記積層絶縁膜１４のＲＩＥに
より基板表面に生じた金属汚染層を除去するために、図
１（ｃ）に示すように、前記積層絶縁膜１４をマスクと
してＲＩＥにより基板の表面の一部に対して第１回目の
リセスエッチング（ナロウリセスエッチング）を行い、
ナロウリセス１６を形成するう。
ス）を形成するとともに前記積層絶縁膜１４のＲＩＥに
より基板表面に生じた金属汚染層を除去するために、図
１（ｃ）に示すように、前記積層絶縁膜１４をマスクと
してＲＩＥにより基板の表面の一部に対して第１回目の
リセスエッチング（ナロウリセスエッチング）を行い、
ナロウリセス１６を形成するう。
【００２１】なお、前記積層絶縁膜１４のＲＩＥに際し
て、絶縁膜開口部１４ａの直下の基板表面のチャネル層
にＲＩＥによるプラズマダメージが入り、ＭＥＳＦＥＴ
の電気特性が劣化するので、前記ＲＩＥによるダメージ
を回復するために例えば４００℃、３０分程度の熱処理
（アニール）を行う。
て、絶縁膜開口部１４ａの直下の基板表面のチャネル層
にＲＩＥによるプラズマダメージが入り、ＭＥＳＦＥＴ
の電気特性が劣化するので、前記ＲＩＥによるダメージ
を回復するために例えば４００℃、３０分程度の熱処理
（アニール）を行う。
【００２２】次に、図１（ｄ）に示すように、ウェット
エッチングにより前記薄いｐ−ＳｉＯ膜１２をサイドエ
ッチングする。次に、ＭＥＳＦＥＴの閾値電圧を調整す
るために、図１（ｅ）に示すように、前記積層絶縁膜１
４をエッチングマスクとし、基板の表面の一部に対して
第２回目のリセスエッチング（ワイドリセスエッチン
グ）を行い、前記狭い溝部（ナロウリセス）１６の周囲
にそれより浅い溝部（ワイドリセス）１７を形成する。
エッチングにより前記薄いｐ−ＳｉＯ膜１２をサイドエ
ッチングする。次に、ＭＥＳＦＥＴの閾値電圧を調整す
るために、図１（ｅ）に示すように、前記積層絶縁膜１
４をエッチングマスクとし、基板の表面の一部に対して
第２回目のリセスエッチング（ワイドリセスエッチン
グ）を行い、前記狭い溝部（ナロウリセス）１６の周囲
にそれより浅い溝部（ワイドリセス）１７を形成する。
【００２３】次に、図１（ｆ）に示すように、基板上全
面に金属層を堆積（電子銃を用いた蒸着もしくは抵抗加
熱蒸着）し、所定のパターニングを施すことにより、前
記ナロウリセス１６の底面にコンタクトした断面Ｔ型の
金属層（ＭＥＳＦＥＴのゲート電極となる部分）１８を
残す。
面に金属層を堆積（電子銃を用いた蒸着もしくは抵抗加
熱蒸着）し、所定のパターニングを施すことにより、前
記ナロウリセス１６の底面にコンタクトした断面Ｔ型の
金属層（ＭＥＳＦＥＴのゲート電極となる部分）１８を
残す。
【００２４】さらに、この後、ＭＥＳＦＥＴのソース・
ドレイン領域上にオーミック電極（図示せず）を形成し
てＭＥＳＦＥＴを完成する。ところで、上記したような
製造工程に際して、図２に示すように、前記金属層の蒸
着時の蒸着見込み角θの時に金属層がワイドリセス１７
に乗り上げないように、蒸着時の最大入射見込み角θが
次式（１）の条件を満たすように規定する。
ドレイン領域上にオーミック電極（図示せず）を形成し
てＭＥＳＦＥＴを完成する。ところで、上記したような
製造工程に際して、図２に示すように、前記金属層の蒸
着時の蒸着見込み角θの時に金属層がワイドリセス１７
に乗り上げないように、蒸着時の最大入射見込み角θが
次式（１）の条件を満たすように規定する。
【００２５】 ｃｏｓθ＜｛（ｄｒ１＋ｄｒ２）／（ｔｓ＋ｄｒ１＋ｄｒ２）｝ …（１） ここで、ｔｓは下層絶縁膜（薄いｐ−ＳｉＯ膜１２）の
膜厚、ｄｒ１は第１回目のリセスエッチング（ナロウリ
セスエッチング）の深さ、ｄｒ２は第２回目のリセスエ
ッチング（ワイドリセスエッチング）の深さである。
膜厚、ｄｒ１は第１回目のリセスエッチング（ナロウリ
セスエッチング）の深さ、ｄｒ２は第２回目のリセスエ
ッチング（ワイドリセスエッチング）の深さである。
【００２６】上記したようなＭＥＳＦＥＴの製造方法に
おいては、ＭＥＳＦＥＴのゲート電極を形成する際、第
１回目のリセスエッチングにより基板の表面層をエッチ
ングした後にアニールを行うので、基板内の金属汚染の
拡散を防止することができる。
おいては、ＭＥＳＦＥＴのゲート電極を形成する際、第
１回目のリセスエッチングにより基板の表面層をエッチ
ングした後にアニールを行うので、基板内の金属汚染の
拡散を防止することができる。
【００２７】そして、前記アニール後に第２回目のリセ
スエッチングを行うので、電流量を正確にモニターしな
がらリセスエッチングを行うことができる。しかも、第
２回目のリセスエッチングによるワイドリセス形成工程
とこの後に金属層の蒸着によるゲート電極形成工程とで
同じ積層絶縁膜１４のマスクを使用するので、ワイドリ
セス１７とゲート電極１８とをセルフアラインで形成す
ることができる。
スエッチングを行うので、電流量を正確にモニターしな
がらリセスエッチングを行うことができる。しかも、第
２回目のリセスエッチングによるワイドリセス形成工程
とこの後に金属層の蒸着によるゲート電極形成工程とで
同じ積層絶縁膜１４のマスクを使用するので、ワイドリ
セス１７とゲート電極１８とをセルフアラインで形成す
ることができる。
【００２８】これにより、ゲート電極１８は正確にワイ
ドリセスの中央に形成され、ゲート・ドレイン間特性、
ゲート・ソース間特性の非対称性が生じない。また、ワ
イドリセス１７とゲート電極１８とのプロセスマージン
（マスク合わせ余裕）を必要としないので、その分だけ
ワイドリセスがの幅を小さくでき、ワイドリセス１７に
おける寄生抵抗の低減、ＭＥＳＦＥＴのｇｍの向上を図
ることができる。
ドリセスの中央に形成され、ゲート・ドレイン間特性、
ゲート・ソース間特性の非対称性が生じない。また、ワ
イドリセス１７とゲート電極１８とのプロセスマージン
（マスク合わせ余裕）を必要としないので、その分だけ
ワイドリセスがの幅を小さくでき、ワイドリセス１７に
おける寄生抵抗の低減、ＭＥＳＦＥＴのｇｍの向上を図
ることができる。
【００２９】また、第１回目のリセスエッチングにより
ナロウリセスエッチングを行うことによりナロウリセス
１６のエッジ形状がなだらかになるので、ナロウリセス
１６のエッジ形状に依存する電界集中による高周波特性
の劣化が抑制される。
ナロウリセスエッチングを行うことによりナロウリセス
１６のエッジ形状がなだらかになるので、ナロウリセス
１６のエッジ形状に依存する電界集中による高周波特性
の劣化が抑制される。
【００３０】また、金属層を積層絶縁膜の開口部内に、
電子銃を用いた蒸着もしくは抵抗加熱蒸着により形成す
る際、蒸着時の最大入射見込み角θ、積層絶縁膜１４の
下層の絶縁膜１２の膜厚ｔｓ、第１回目のリセスエッチ
ングの深さｄｒ１、前記第２回目のリセスエッチングの
深さｄｒ２が所定の条件を満たすように規定することに
より、金属層がワイドリセス１７に乗り上げないように
蒸着することができる。これにより、ＭＥＳＦＥＴの耐
圧の低下を防止し、ゲート・ドレイン間容量の増大を防
止し、高周波特性の劣化を防止することができる。
電子銃を用いた蒸着もしくは抵抗加熱蒸着により形成す
る際、蒸着時の最大入射見込み角θ、積層絶縁膜１４の
下層の絶縁膜１２の膜厚ｔｓ、第１回目のリセスエッチ
ングの深さｄｒ１、前記第２回目のリセスエッチングの
深さｄｒ２が所定の条件を満たすように規定することに
より、金属層がワイドリセス１７に乗り上げないように
蒸着することができる。これにより、ＭＥＳＦＥＴの耐
圧の低下を防止し、ゲート・ドレイン間容量の増大を防
止し、高周波特性の劣化を防止することができる。
【００３１】なお、前記ゲート電極１８を蒸着する際、
基板上全面に比較的高融点を持つ第１の金属層および比
較的低融点を持つ第２の金属層の順に連続的に蒸着する
ようにしてもよい。
基板上全面に比較的高融点を持つ第１の金属層および比
較的低融点を持つ第２の金属層の順に連続的に蒸着する
ようにしてもよい。
【００３２】このような方法により形成されたＭＥＳＦ
ＥＴのゲート電極は、第１の金属層が高耐熱性を有する
ので、ゲート電極形成後の熱処理時に、比較的低融点を
持つ第２の金属膜が基板内に拡散することを防止するこ
とが可能になる。
ＥＴのゲート電極は、第１の金属層が高耐熱性を有する
ので、ゲート電極形成後の熱処理時に、比較的低融点を
持つ第２の金属膜が基板内に拡散することを防止するこ
とが可能になる。
【００３３】
【発明の効果】上述したように本発明の半導体装置の製
造方法によれば、ＭＥＳＦＥＴのゲート電極を形成する
際、ゲート電極を正確にワイドリセスの中央に形成して
特性の非対称性を防止することができ、ワイドリセスの
幅を小さくして寄生抵抗の低減、ｇｍの向上を図ること
ができ、ナロウリセスのエッジ形状をなだらかにしてエ
ッジ形状に依存する電界集中による高周波特性の劣化を
防止することができる。
造方法によれば、ＭＥＳＦＥＴのゲート電極を形成する
際、ゲート電極を正確にワイドリセスの中央に形成して
特性の非対称性を防止することができ、ワイドリセスの
幅を小さくして寄生抵抗の低減、ｇｍの向上を図ること
ができ、ナロウリセスのエッジ形状をなだらかにしてエ
ッジ形状に依存する電界集中による高周波特性の劣化を
防止することができる。
【図１】本発明の第１の実施の形態に係る半導体装置の
製造方法における主要工程を示す断面図。
製造方法における主要工程を示す断面図。
【図２】図１の製造工程に際して下層絶縁膜の膜厚とリ
セスエッチング）の深さと金属配線層の蒸着時の蒸着見
込み角θとの関係を説明するために示す断面図。
セスエッチング）の深さと金属配線層の蒸着時の蒸着見
込み角θとの関係を説明するために示す断面図。
【図３】ＧａＡｓ基板上にＭＥＳＦＥＴのゲート電極を
形成するための従来の主要工程を示す断面図。
形成するための従来の主要工程を示す断面図。
１０…ＧａＡｓ基板、 １２…薄い絶縁膜（ｐ−ＳｉＯ膜）、 １３…厚い無機絶縁膜（ｐ−ＳｉＮ膜）、 １４…積層絶縁膜、 １４ａ…開口部、 １５…レジスト、 １５ａ…開口部、 １６…狭い溝部（ナロウリセス）、 １７…溝部（ワイドリセス）、 １８…ゲート電極。
Claims (3)
- 【請求項１】 表層部に活性層を有し、前記活性層にＭ
ＥＳＦＥＴのソース・ドレイン領域が形成されたＧａＡ
ｓ基板の表面上に所定の厚さを有する第１の絶縁膜およ
び第２の絶縁膜の積層絶縁膜を形成する工程と、 前記積層絶縁膜のうちで前記ＭＥＳＦＥＴのゲート電極
形成予定位置を異方性ドライエッチングにより開口する
工程と、 前記開口後の積層絶縁膜をエッチングマスクとして前記
基板の表面の一部に対して第１回目のリセスエッチング
を行い、ナロウリセスを形成する工程と、 前記積層絶縁膜の異方性ドライエッチングによる前記基
板の表面のダメージを回復するために熱処理を行う工程
と、 この後、前記第１の絶縁膜をウェットエッチングにより
サイドエッチングする工程と、 次に、前記積層絶縁膜をエッチングマスクとし前記基板
の表面の一部に対して第２回目のリセスエッチングを行
い、ワイドリセスを形成する工程と、 次に、前記ＭＥＳＦＥＴのゲート電極となる金属層を前
記ナロウリセスの底面にコンタクトさせて前記積層絶縁
膜の開口部内に形成する工程とを具備することを特徴と
する半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記金属層を前記積層絶縁膜の開口部内に形成する際、
前記金属層が前記ワイドリセスに乗り上げないように蒸
着することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、 前記蒸着時の最大入射見込み角θ、前記第１の絶縁膜の
膜厚ｔｓ、前記第１回目のリセスエッチングの深さｄｒ
１、前記第２回目のリセスエッチングの深さｄｒ２が次
の条件 ｃｏｓθ＜｛（ｄｒ１＋ｄｒ２）／（ｔｓ＋ｄｒ１＋ｄ
ｒ２）｝ を満たすように規定することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22532596A JPH1070138A (ja) | 1996-08-27 | 1996-08-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22532596A JPH1070138A (ja) | 1996-08-27 | 1996-08-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070138A true JPH1070138A (ja) | 1998-03-10 |
Family
ID=16827592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22532596A Pending JPH1070138A (ja) | 1996-08-27 | 1996-08-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1070138A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100443242B1 (ko) * | 2001-12-29 | 2004-08-04 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그용 콘택홀 제조방법 |
-
1996
- 1996-08-27 JP JP22532596A patent/JPH1070138A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100443242B1 (ko) * | 2001-12-29 | 2004-08-04 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그용 콘택홀 제조방법 |
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