JP3151101B2 - 電界効果トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、高速で低消費電流か
つ高帯域な電源電圧で動作させる電界効果トランジスタ
の製造方法に関するものである。

【０００２】

【従来の技術】近年、通信分野における半導体装置に要
求される性能として高速で低消費電流かつ高帯域な電源
電圧で動作するという点がある。一般的に、これらの性
能を実現するために高いドレイン耐圧および高い相互コ
ンダクタンスを有する電界効果トランジスタが必要とな
るが、従来、これらを実現する方法として、高融点金属
をゲート電極として使用し、個々の導電層をゲート電極
をマスクとしてイオン注入により自己整合的に形成して
いる。

【０００３】以下に従来の電界効果トランジスタの製造
方法について、図６および図７をもとに説明する。図６
は、上述したゲート電極に高融点金属を用い自己整合的
に個々の導電層をイオン注入により形成する工程を含ん
だ従来の電界効果トランジスタの製造方法を示す工程断
面模式図である。図６において、１はGaAs半導体基板、
２は低不純物濃度のｎ^- 層、３は高融点金属からなるゲ
ート電極、４は中間不純物濃度のｎ層、５はシリコン酸
化膜、６はレジスト、７は高不純物濃度のｎ⁺ 層、８は
シリコン窒化膜、９ａ，９ｂはそれぞれオーミック金属
からなるソース電極，ドレイン電極である。

【０００４】まず、図６（ａ）に示すように、GaAs半導
体基板１に、選択イオン注入によりｎ^- 層２を形成した
後、高融点金属をGaAs半導体基板１の表面に全面蒸着し
た後、ホトエッチングにより、高融点金属からなるゲー
ト電極３を形成する。つぎに、図６（ｂ）に示すよう
に、ゲート電極３をマスクとして選択イオン注入によ
り、中間不純物濃度のｎ層４を形成する。

【０００５】つぎに、図６（ｃ）に示すように、ゲート
電極３およびGaAs半導体基板１の表面にシリコン酸化膜
５を被着し、レジスト６によりゲート電極３を中心にド
レイン側で非対称量１０を設けて非対称構造となるよう
に高不純物濃度のｎ⁺ 層７を形成する。つぎに、図６
（ｄ）に示すように、シリコン酸化膜５およびレジスト
６を除去した後、高温アニールを行い、GaAs半導体基板
１の表面にシリコン窒化膜８を被着し、ホトエッチング
およびリフトオフ法により、オーミック金属からなるソ
ース電極９ａとドレイン電極９ｂを形成することによ
り、電界効果トランジスタが完成する。

【０００６】このようにして製造された従来の電界効果
トランジスタについて、以下にその特性を説明する。図
７は、図６に示した従来の方法により製造された電界効
果トランジスタのドレイン耐圧および相互コンダクタン
スの中間導電層（ｎ層４）のイオン注入量依存性を示す
図であり、図７（ａ）はｎ層４のイオン注入量を変化さ
せたときのドレイン耐圧を、ドレイン側の非対称量１０
を1.0 μｍと2.0 μｍにした場合について示し、図７
（ｂ）はｎ層４のイオン注入量を変化させたときの相互
コンダクタンスを、シリコン酸化膜５の膜厚を1500Åと
3000Åにした場合について示している。

【０００７】図７（ａ）において、高いドレイン耐圧は
非対称量１０を2.0 μｍ以上とし、ｎ層４のイオン注入
量を2.0 ×10¹²ｃｍ^-2程度とすることにより実現でき
る。また、図７（ｂ）において、高い相互コンダクタン
スは、シリコン酸化膜５の膜厚を1500Å程度にし、ｎ層
４のイオン注入量を2.5 ×10¹²ｃｍ^-2とすることにより
実現できることがわかる。

【０００８】したがって、高いドレイン耐圧を実現する
場合には、非対称量１０を長くし、ｎ層４の不純物濃度
を制御する方法を採用しており、また、高い相互コンダ
クタンスを実現する場合には、シリコン酸化膜５の膜厚
を薄くし、ｎ層４の不純物濃度を制御する方法を採用し
ている。

【０００９】

【発明が解決しようとする課題】しかしながら上記の従
来の構成では、高融点金属のゲート電極３を中心にｎ層
４は対称に形成されているので、ｎ層４の不純物濃度を
高くするとドレイン耐圧が急激に劣化し、ｎ層４の不純
物濃度を低くすると相互コンダクタンスが急激に悪化す
るという問題を有していた。

【００１０】この発明は上記従来の問題を解決するもの
で、高いドレイン耐圧を実現するとともに、高い相互コ
ンダクタンスを実現することのできる電界効果トランジ
スタの製造方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】

【００１２】

【００１３】この発明の電界効果トランジスタの製造方
法は、半導体基板の表面に絶縁膜を形成する工程と、ホ
トエッチングにより、絶縁膜上にソース形成領域および
ドレイン形成領域上を開口したレジストを形成し、絶縁
膜を選択的にエッチングする工程と、レジストおよび絶
縁膜をマスクとして選択イオン注入により半導体基板の
表面から深い位置に一導電型の高不純物濃度層を形成す
る工程と、絶縁膜の側壁をエッチングする工程と、側壁
をエッチングした絶縁膜をマスクとして選択イオン注入
により高不純物濃度層より浅い位置に一導電型の中間不
純物濃度層を形成する工程と、ソース形成領域およびド
レイン形成領域の間の絶縁膜を選択的にエッチング除去
し、選択イオン注入によりソース形成領域およびドレイ
ン形成領域の中間不純物濃度層より浅い位置とチャネル
形成領域とに一導電型の低不純物濃度層を形成する工程
と、絶縁膜を除去した後、高不純物濃度層，中間不純物
濃度層および低不純物濃度層を活性化するために高温熱
処理する工程と、ソース形成領域の低不純物濃度層の上
にソース電極を形成するとともに、ドレイン形成領域の
低不純物濃度層の上にドレイン電極を形成する工程と、
ソース形成領域とドレイン形成領域との間の低不純物濃
度層の上に、ソース側の電極端がソース領域の中間不純
物濃度層のチャネル側の層端よりドレイン側寄りに位置
し、ドレイン側の電極端がドレイン領域の中間不純物濃
度層のチャネル側の層端よりソース側に位置するゲート
電極を形成する工程とを含んでいる。

【００１４】

【作用】この発明によれば、ソース側の中間不純物濃度
層のチャネル側の層端がソース領域の高不純物濃度層の
チャネル側の層端よりドレイン側寄りに位置するととも
に、ドレイン側の中間不純物濃度層のチャネル側の層端
がドレイン領域の高不純物濃度層のチャネル側の層端よ
りソース側寄りに位置してあり、ゲート電極のソース側
の電極端がソース側の中間不純物濃度層のチャネル側の
層端よりドレイン側寄りに位置することにより、中間不
純物濃度層の濃度を高くしても逆方向リーク電流の増大
が抑制され、相互コンダクタンスの劣化が生じないた
め、中間不純物濃度層の濃度を高くして高い相互コンダ
クタンスを実現することができる。さらに、ゲート電極
のドレイン側の電極端がドレイン側の中間不純物濃度層
のチャネル側の層端よりソース側寄りに位置することに
より、高いドレイン耐圧を実現することができる。

【００１５】また、ゲート電極のソース側の電極端は、
ソース側の中間不純物濃度層のチャネル側の層端から第
１の距離だけドレイン側寄りに位置し、ゲート電極のド
レイン側の電極端は、ドレイン側の中間不純物濃度層の
チャネル側の層端から第１の距離より長い第２の距離だ
けソース側寄りに位置したことにより、中間不純物濃度
層の濃度増大によるドレイン耐圧の劣化を抑制すること
ができる。

【００１６】

【実施例】以下この発明の一実施例について、図面を参
照しながら説明する。図１はこの発明の一実施例におけ
る電界効果トランジスタの構成を示す断面模式図であ
り、図２はその製造方法を示す工程断面模式図である。
図１，図２において、１１はGaAs半導体基板、１２はシ
リコン酸化膜（絶縁膜）、１３，１６はレジスト、１４
は高不純物濃度のｎ⁺ 層（高不純物濃度層）、１７は中
間不純物濃度のｎ層（中間不純物濃度層）、１８は低不
純物濃度のｎ^- 層（低不純物濃度層）、１９はシリコン
窒化膜、２０はゲート電極、２１はソース電極、２２は
ドレイン電極、２３はソース領域、２４はドレイン領
域、２５はチャネル層である。また、ln' はシリコン酸
化膜１２の側壁エッチング量、lgs'はソース側における
ゲート電極２０端とｎ層１７端との間の寸法、lgd'はド
レイン側におけるゲート電極２０端とｎ層１７端との間
の寸法、Lsd はｎ⁺ 層１４間の寸法、Lgはゲート電極２
０の寸法を示す。

【００１７】図１に示すように、この実施例の電界効果
トランジスタは、GaAs半導体基板１１の表面から順次深
くなるにつれ、低不純物濃度のｎ^- 層１８，中間不純物
濃度のｎ層１７，高不純物濃度のｎ⁺ 層１４を形成した
ソース領域２３およびドレイン領域２４と、ソース領域
２３とドレイン領域２４の間のｎ^- 層１８からなるチャ
ネル層２５と、ソース領域２３上に形成したソース電極
２１と、ドレイン領域２４上に形成したドレイン電極２
２と、高融点金属からなるゲート電極２０とを備えてい
る。ゲート電極２０は、ソース領域２３のｎ⁺ 層１４の
チャネル側の層端とドレイン領域２２のｎ⁺ 層１４のチ
ャネル側の層端との間のソース側寄りに位置するチャネ
ル層２５上に形成している。そして、ソース領域２３の
ｎ層１７のチャネル側の層端は、ソース領域２３のｎ⁺
層１４のチャネル側の層端より寸法ln' だけドレイン側
寄りに位置するとともに、ドレイン領域２２のｎ層１７
のチャネル側の層端は、ドレイン領域２２のｎ⁺ 層１４
のチャネル側の層端より寸法ln' だけソース側寄りに位
置している。さらに、ゲート電極２０のソース側の電極
端が、ソース領域２３のｎ層１７のチャネル側の層端か
ら寸法lgs'（=0.4μｍ；第１の距離）だけドレイン側寄
りに位置し、ゲート電極２０のドレイン側の電極端が、
ドレイン領域２４のｎ層１７のチャネル側の層端から寸
法lgd'（=1.4μｍ；第２の距離）だけソース側寄りに位
置している。

【００１８】以上のように構成されるこの実施例の電界
効果トランジスタの製造方法を、以下に説明する。ま
ず、図２（ａ）に示すように、GaAs半導体基板１１の表
面にシリコン酸化膜１２を被着し、レジスト１３による
ホトエッチング法により窓を形成し、その開口部にイオ
ン注入してｎ⁺ 層１４を形成する。

【００１９】つぎに、図２（ｂ）に示すように、レジス
ト１３をマスクにしてＨＦ系エッチング液(HF:NH₄F=1:
5)で時間制御により、シリコン酸化膜１２を側壁エッチ
ングする。ln' は側壁エッチング量である。つぎに、図
２（ｃ）に示すように、レジスト１３を除去した後、新
たにレジスト１６を形成し、レジスト１６の開口部中央
の側壁エッチされたシリコン酸化膜１２のみをマスクに
して、イオン注入によりｎ層１７を形成する。

【００２０】その後、図２（ｄ）に示すように、レジス
ト１６の開口部中央のシリコン酸化膜１２をエッチング
し、イオン注入によりチャネル層となるｎ^- 層１８を形
成する。つぎに、図１に示すように、レジスト１６およ
びシリコン酸化膜１２を全面除去し、820℃、20分の高
温熱処理を行い、シリコン窒化膜１９をGaAs半導体基板
１１の表面に4000Å被着し、ホトエッチング法により窓
を形成し、Au/AuGeNi(5000/1500Å)を蒸着し、リフトオ
フ法および450℃、7分の熱処理を施して、ソース電極２
１およびドレイン電極２２を形成する。その後、ソース
側におけるゲート電極２０端とｎ層１７端との間の寸法
lgs'が、ドレイン側におけるゲート電極２０端とｎ層１
７端との間の寸法lgd'より短くなるように、ホトエッチ
ング法により窓を形成し、Al/Ti(10000/1000Å)を蒸着
し、リフトオフ法によりゲート電極２０を形成し、電界
効果トランジスタが完成する。

【００２１】この実施例におけるゲート電極２０の周辺
の寸法は、ソース領域２３のｎ⁺ 層１４とドレイン領域
２４のｎ⁺ 層１４との間の寸法Lsd 、ゲート電極２０の
寸法Lg、シリコン酸化膜１２の側壁エッチング量ln' 、
ソース側におけるゲート電極２０端とｎ層１７端との間
の寸法lgs'、ドレイン側におけるゲート電極２０端とｎ
層１７端との間の寸法lgd'によって決定され、ｎ⁺ 層端
とゲート電極２０端の寸法をソース側、ドレイン側それ
ぞれLgs、Lgdで表わすとおのおのの関係は数１で表現で
きる。

【００２２】

【数１】Lsd=Lgs+Lg+Lgd=(ln'+lgs')+Lg+(lgd'+ln') 数１において、Lg=1.0μｍ、Lsd=3.0μｍ、Lgs=1.0μ
ｍ、Lgd=2.0μｍ、 ln'=0.6μｍとすると、lgs'=0.4μ
ｍ、lgd'=1.4μｍとなり、使用するマスクで規定される
寸法Lsd、Lgs、Lgdのみにより、ｎ⁺ 層１４に対し自己
整合的にｎ層１７が形成され、なおかつゲート電極２０
を基準に非対称にｎ層１７が形成できる。

【００２３】以上のように構成されるこの電界効果トラ
ンジスタについて、以下図３、図４および図５をもとに
その特徴を説明する。図３はこの実施例におけるシリコ
ン酸化膜１２の側壁エッチング量ln' の側壁エッチング
時間依存性を示す図、図４はこの実施例の電界効果トラ
ンジスタにおけるドレイン耐圧(BVgd)および相互コンダ
クタンス(gm)のシリコン酸化膜１２の側壁エッチング量
ln' 依存性を示す図、図５はこの実施例の電界効果トラ
ンジスタにおけるドレイン耐圧(BVgd)および相互コンダ
クタンス(gm)のｎ層１７のイオン注入量依存性を示し、
比較のため従来例を破線で示した図である。

【００２４】図３に示すように、ＨＦ系エッチング液(H
F:NH₄F=1:5)による側壁エッチング量ln' は、エッチン
グ時間に対して0.011±0.002μｍ／秒で比例の相関があ
り、制御性は非常に良いことがわかる。図４に示すよう
に、側壁エッチング量ln' が0.9μｍ以上でドレイン耐
圧は10Ｖ以下と劣化するが、側壁エッチング量ln' が0.
9μｍ以下でドレイン耐圧は10Ｖ以上と良好な特性を示
す。また、相互コンダクタンスは側壁エッチング量ln'
が0.3μｍ以上であれば220mS/mm以上あり、ドレイン耐
圧が劣化する0.9μｍ以上でも劣化しない良好な特性を
示している。

【００２５】さらに図５に示すように、ｎ層１７の注入
量が1.5 ×10¹²ｃｍ^-2において、相互コンダクタンスは
実施例と従来例がほぼ等しいにもかかわらず、ドレイン
耐圧は実施例の方が従来例より２Ｖ以上高い。この差
は、ドレイン側のゲート電極２０端とｎ層１７端との間
の寸法lgd'が従来例の場合はlgd'=0μｍであるのに対
し、この実施例の場合はLgd=2.0μｍでlgd'=1.4μｍで
あり、これがドレイン耐圧が高い理由である。

【００２６】一方、従来例の場合は、ｎ層のイオン注入
量が3.0 ×10¹²ｃｍ^-2で相互コンダクタンス220mS/mmの
最高値を示し、更にイオン注入量を増加すると相互コン
ダクタンス、ドレイン耐圧ともに急激に劣化する。これ
に対し、この実施例の場合は、ｎ層１７のイオン注入量
が2.0〜5.0 ×10¹²ｃｍ^-2の範囲で、ドレイン耐圧12Ｖ
以上、相互コンダクタンス220mS/mm以上の良好な特性を
示す。

【００２７】この原因は、ドレイン耐圧に関しては上述
したように、この実施例の場合、ドレイン側のlgd'≠０
μｍにより高耐圧化が実現できるのに対し、従来例の場
合はlgd'=0μｍであるため劣化が著しいのである。ま
た、相互コンダクタンスに関しては、ｎ層のイオン注入
量が3.0 ×10¹²ｃｍ^-2以上において、従来例の場合は、
ソース側のゲート電極２０端とｎ層１７端との間の寸法
lgs'が０μｍであるため、ゲート／ソース間の逆方向リ
ーク電流の増大により急激な劣化を生じる。しかし、こ
の実施例の場合には、ソース側のゲート電極２０端とｎ
層１７端との間の寸法lgs'≠０μｍであるため、逆方向
リーク電流の増大が抑制され、結果として相互コンダク
タンスの劣化が生じないのである。

【００２８】以上のようにこの実施例によれば、ソース
領域２３のｎ層１７のチャネル側の層端は、ソース領域
２３のｎ⁺ 層１４のチャネル側の層端より寸法ln' だけ
ドレイン側寄りに位置するとともに、ドレイン領域２２
のｎ層１７のチャネル側の層端は、ドレイン領域２２の
ｎ⁺ 層１４のチャネル側の層端より寸法ln' だけソース
側寄りに位置し、さらに、ソース側におけるゲート電極
２０端とｎ層１７端との間に寸法lgs'をとり、ドレイン
側におけるゲート電極２０端とｎ層１７端との間に寸法
lgd'をとることにより、高い相互コンダクタンスを維持
したまま高いドレイン耐圧を実現することができる。

【００２９】また、ソース側におけるゲート電極２０端
とｎ層１７端との間の寸法lgs'（=0.4μｍ；第１の距
離）を、ドレイン側におけるゲート電極２０端とｎ層１
７端との間の寸法lgd'（=1.4μｍ；第２の距離）より短
くすることにより、中間不純物濃度層であるｎ層１７の
濃度増大によるドレイン耐圧（BVgd）の著しい劣化を抑
制することができる。なお、寸法lgs'が寸法lgd'より長
い場合には、ドレイン耐圧がソース耐圧より悪くなるの
で、電界効果トランジスタの高ゲートバイアス点におけ
るゲートリークが増大する結果となり、電源電圧および
入力信号電圧に対する許容範囲が著しく縮小され、電界
効果トランジスタとしての機能が損なわれることにな
る。

【００３０】なお、シリコン酸化膜１２の代わりに、シ
リコン窒化膜やアルミ系の絶縁膜などでもよい。

【００３１】

【発明の効果】以上のようにこの発明は、ソース側の中
間不純物濃度層のチャネル側の層端がソース領域の高不
純物濃度層のチャネル側の層端よりドレイン側寄りに位
置するとともに、ドレイン側の中間不純物濃度層のチャ
ネル側の層端がドレイン領域の高不純物濃度層のチャネ
ル側の層端よりソース側寄りに位置してあり、ゲート電
極のソース側の電極端がソース側の中間不純物濃度層の
チャネル側の層端よりドレイン側寄りに位置することに
より、中間不純物濃度層の濃度を高くしても逆方向リー
ク電流の増大が抑制され、相互コンダクタンスの劣化が
生じないため、中間不純物濃度層の濃度を高くして高い
相互コンダクタンスを実現することができる。さらに、
ゲート電極のドレイン側の電極端がドレイン側の中間不
純物濃度層のチャネル側の層端よりソース側寄りに位置
することにより、高いドレイン耐圧を実現することがで
きる。

【００３２】また、ゲート電極のソース側の電極端は、
ソース側の中間不純物濃度層のチャネル側の層端から第
１の距離だけドレイン側寄りに位置し、ゲート電極のド
レイン側の電極端は、ドレイン側の中間不純物濃度層の
チャネル側の層端から第１の距離より長い第２の距離だ
けソース側寄りに位置したことにより、中間不純物濃度
層の濃度増大によるドレイン耐圧の劣化を抑制すること
ができる。

【図面の簡単な説明】

【図１】この発明の一実施例における電界効果トランジ
スタの構成を示す断面模式図である。

【図２】この発明の一実施例における電界効果トランジ
スタの製造方法を示す工程断面模式図である。

【図３】この発明の一実施例におけるシリコン酸化膜の
側壁エッチング量ln' の側壁エッチング時間依存性を示
す図である。

【図４】この発明の一実施例の電界効果トランジスタに
おけるドレイン耐圧および相互コンダクタンスの側壁エ
ッチング量ln' 依存性を示す図である。

【図５】この発明の一実施例の電界効果トランジスタに
おけるドレイン耐圧および相互コンダクタンスのｎ層の
イオン注入量依存性を示す図である。

【図６】従来の電界効果トランジスタの製造方法を示す
工程断面模式図である。

【図７】従来の電界効果トランジスタにおけるドレイン
耐圧および相互コンダクタンスのｎ層のイオン注入量依
存性を示す図である。

【符号の説明】

１１ GaAs半導体基板 １２ シリコン酸化膜（絶縁膜） １３ レジスト １４ ｎ⁺ 層（高不純物濃度層） １７ ｎ層（中間不純物濃度層） １８ ｎ^- 層（低不純物濃度層） ２０ ゲート電極 ２１ ソース電極 ２２ ドレイン電極 ２３ ソース領域 ２４ ドレイン領域 ２５ チャネル層 ln' シリコン酸化膜の側壁エッチング量 lgs' ソース側におけるゲート電極端とｎ層端との間の
寸法 lgd' ドレイン側におけるゲート電極端とｎ層端との間
の寸法

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/812

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板の表面に絶縁膜を形成する工
   程と、 ホトエッチングにより、前記絶縁膜上にソース形成領域
   およびドレイン形成領域上を開口したレジストを形成
   し、前記絶縁膜を選択的にエッチングする工程と、 前記レジストおよび絶縁膜をマスクとして選択イオン注
   入により前記半導体基板の表面から深い位置に一導電型
   の高不純物濃度層を形成する工程と、 前記絶縁膜の側壁をエッチングする工程と、 前記側壁をエッチングした絶縁膜をマスクとして選択イ
   オン注入により前記高不純物濃度層より浅い位置に一導
   電型の中間不純物濃度層を形成する工程と、 前記ソース形成領域およびドレイン形成領域の間の前記
   絶縁膜を選択的にエッチング除去し、選択イオン注入に
   より前記ソース形成領域およびドレイン形成領域の前記
   中間不純物濃度層より浅い位置とチャネル形成領域とに
   一導電型の低不純物濃度層を形成する工程と、 前記絶縁膜を除去した後、前記高不純物濃度層，中間不
   純物濃度層および低不純物濃度層を活性化するために高
   温熱処理する工程と、 前記ソース形成領域の低不純物濃度層の上にソース電極
   を形成するとともに、前記ドレイン形成領域の低不純物
   濃度層の上にドレイン電極を形成する工程と、 前記ソース形成領域と前記ドレイン形成領域との間の低
   不純物濃度層の上に、ソース側の電極端が前記ソース領
   域の中間不純物濃度層のチャネル側の層端よりドレイン
   側寄りに位置し、ドレイン側の電極端が前記ドレイン領
   域の中間不純物濃度層のチャネル側の層端よりソース側
   に位置するゲート電極を形成する工程とを含む電界効果
   トランジスタの製造方法。