JPS59197174A - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
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- JPS59197174A JPS59197174A JP59054218A JP5421884A JPS59197174A JP S59197174 A JPS59197174 A JP S59197174A JP 59054218 A JP59054218 A JP 59054218A JP 5421884 A JP5421884 A JP 5421884A JP S59197174 A JPS59197174 A JP S59197174A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、オフセットゲート構造の高耐圧絶縁ゲート型
電界効果トランジスタ（以下、ＩＧＦＥＴと称ｊ）に関
する。
電界効果トランジスタ（以下、ＩＧＦＥＴと称ｊ）に関
する。
一般に、高耐圧特性を有するＩＧＦＥＴとして、ドレイ
ン領域とゲート領域間に高比抵抗領域を設けたものは公
知である。通常、この高比抵抗領域は、オフセットゲー
ト又はオフセットドレインと呼ばれる。
ン領域とゲート領域間に高比抵抗領域を設けたものは公
知である。通常、この高比抵抗領域は、オフセットゲー
ト又はオフセットドレインと呼ばれる。
従来、ＩＧＦＥＴにオフセットゲート領域を形成するに
は、第１図乃至第４図にその製造工程を示す如く、ゲー
ト電極をマスクとするイオン打込み法によっている。即
ち、第１図に示すようにＳｉ基板ｌの表面を酸化してゲ
ート絶縁膜に相当する５ｉｎ２膜２を形成した後、第２
図に示すようにＳｉｎ、膜２にホトエッチ加工をほどこ
すことにより孔３及び４を開け、この孔３及び４を介し
てＳｉ基板内に基板とは逆の導電型を決定する不純物を
拡散し、ソース領域５及びドレイン領域６を形成する。
は、第１図乃至第４図にその製造工程を示す如く、ゲー
ト電極をマスクとするイオン打込み法によっている。即
ち、第１図に示すようにＳｉ基板ｌの表面を酸化してゲ
ート絶縁膜に相当する５ｉｎ２膜２を形成した後、第２
図に示すようにＳｉｎ、膜２にホトエッチ加工をほどこ
すことにより孔３及び４を開け、この孔３及び４を介し
てＳｉ基板内に基板とは逆の導電型を決定する不純物を
拡散し、ソース領域５及びドレイン領域６を形成する。
しかる後、第３図に示すように、基板表面にＡ６を蒸着
し、それをホトエッチ加工してソース電極７、ゲート電
極８及びドレイン電極９を形成−ｆる。この後、第４図
に示すように、基板表面から基板とは、逆の導電型を決
定する不純物イオンを打込み、基板とは逆導電型（ｎ”
”型）の高比抵抗領域１１を形成する。
し、それをホトエッチ加工してソース電極７、ゲート電
極８及びドレイン電極９を形成−ｆる。この後、第４図
に示すように、基板表面から基板とは、逆の導電型を決
定する不純物イオンを打込み、基板とは逆導電型（ｎ”
”型）の高比抵抗領域１１を形成する。
以上の工程によって形成されたＩＧＦＥＴは、第４図の
符号１１で示す如く、ゲート領域（チャンネル領域）と
ドレイン領域１１との間に不純物のイオン打込みによっ
て形成されたｎ−型高比抵抗領域が存在しているため、
高耐圧特性を示すものとなる。
符号１１で示す如く、ゲート領域（チャンネル領域）と
ドレイン領域１１との間に不純物のイオン打込みによっ
て形成されたｎ−型高比抵抗領域が存在しているため、
高耐圧特性を示すものとなる。
しかしながら、従来の高耐圧ＩＧＦＥＴの製法では、高
比抵抗領域（オフセットゲート）を形成する際のマスク
としてゲート電極を使用して、いわゆるセルファライン
方式をとるため、チャンネル長が小さい素子ではゲート
電極巾が狭（、ゲート電極の直列抵抗が大きくなる欠点
がある。特に広（使用されている多結晶シリコンをゲー
ト電極材料に使用すれば、更にゲート電極の直列抵抗が
高（なり１周波数特性が劣化するのをさけられな（１゜ そこで、本発明の目的は、ゲート電極の直列の抵抗を低
くすることのできる高耐圧ＩＧＦＥＴを提供するにある
。
比抵抗領域（オフセットゲート）を形成する際のマスク
としてゲート電極を使用して、いわゆるセルファライン
方式をとるため、チャンネル長が小さい素子ではゲート
電極巾が狭（、ゲート電極の直列抵抗が大きくなる欠点
がある。特に広（使用されている多結晶シリコンをゲー
ト電極材料に使用すれば、更にゲート電極の直列抵抗が
高（なり１周波数特性が劣化するのをさけられな（１゜ そこで、本発明の目的は、ゲート電極の直列の抵抗を低
くすることのできる高耐圧ＩＧＦＥＴを提供するにある
。
本発明の目的を達成するだめのＭ’ＩＳ型半導体装置け
、ｐ（又はｎ）型の半導体基板と、前記半導体基板の主
表面のチャンネルが形成されるべき領域部に薄いゲート
絶縁膜を介して設けられたゲート電極と、前記チャンネ
ル領域部を流れる電流を取出すために形成されたｎ（又
はｐ）型の一対の高不純物濃度の第１の半導体領域とを
有するＭＩｓ型半導体装置において、前記チャンネル領
域部の両端に前記ゲート絶縁膜よりも厚い酸化膜を有し
、一方の前記厚い酸化膜の下に、ｎ（又けｐ）型の高不
純物濃度の第２の半導体領域で、他方の前記厚い酸化膜
の下は、ｎ（又はｐ）型の低不純物濃度の第３の半導体
領域であり、前記ｗｃ２．第３の半導体領域によって前
記チャンネル領域部と第１の半導体領域とが結ばれてい
ることを特徴とするものである。
、ｐ（又はｎ）型の半導体基板と、前記半導体基板の主
表面のチャンネルが形成されるべき領域部に薄いゲート
絶縁膜を介して設けられたゲート電極と、前記チャンネ
ル領域部を流れる電流を取出すために形成されたｎ（又
はｐ）型の一対の高不純物濃度の第１の半導体領域とを
有するＭＩｓ型半導体装置において、前記チャンネル領
域部の両端に前記ゲート絶縁膜よりも厚い酸化膜を有し
、一方の前記厚い酸化膜の下に、ｎ（又けｐ）型の高不
純物濃度の第２の半導体領域で、他方の前記厚い酸化膜
の下は、ｎ（又はｐ）型の低不純物濃度の第３の半導体
領域であり、前記ｗｃ２．第３の半導体領域によって前
記チャンネル領域部と第１の半導体領域とが結ばれてい
ることを特徴とするものである。
以下、第５図乃至第１０図を参照して本発明の高耐圧Ｉ
ＧＦＥＴの製法な説明する。
ＧＦＥＴの製法な説明する。
まず、第５図に示すように、比抵抗５０〜０．５Ω偏の
ｐ型シリコン基板ｌの表面にＳｉ３Ｎ、膜１２をＣＶＤ
法で設け、これを所定形状にホトエッチ加工する。次に
所定のマスクによりリンイオンな８１基板表面に約２Ｘ
１０１２ケ／ｃ！Ｉｔの量だけ打込む。符号１４はその
結果得られたｎ−型高比抵抗層を示すものである。高比
抵抗層１４ばＩＧＦＥＴの耐圧を決める層で、イオン打
込み量によってＩＧＦＥＴの耐圧は任意に制御される。
ｐ型シリコン基板ｌの表面にＳｉ３Ｎ、膜１２をＣＶＤ
法で設け、これを所定形状にホトエッチ加工する。次に
所定のマスクによりリンイオンな８１基板表面に約２Ｘ
１０１２ケ／ｃ！Ｉｔの量だけ打込む。符号１４はその
結果得られたｎ−型高比抵抗層を示すものである。高比
抵抗層１４ばＩＧＦＥＴの耐圧を決める層で、イオン打
込み量によってＩＧＦＥＴの耐圧は任意に制御される。
イオン打込み量は、例えばＩＸｌ、０”〜５Ｘ１０１３
個／ｄの範囲で適当に選べる。
個／ｄの範囲で適当に選べる。
次に、第６図に示すように、８１基板１を酸化性雰囲気
中で１２００ＣＩ２時間酸化し、厚い酸化膜（ｓ ｒ
Ｏ，膜）１５を形成する。この場合、Ｓｉ、Ｎ、膜１２
で被われている基板表面は酸化されない。酸化処理時間
が長過ぎると前工程で形成した高抵抗層を失うことがあ
るので注意な要する。
中で１２００ＣＩ２時間酸化し、厚い酸化膜（ｓ ｒ
Ｏ，膜）１５を形成する。この場合、Ｓｉ、Ｎ、膜１２
で被われている基板表面は酸化されない。酸化処理時間
が長過ぎると前工程で形成した高抵抗層を失うことがあ
るので注意な要する。
酸化膜１５を形成した後、第７図に示すようにＳｉ、Ｎ
、膜１２を選択的に除去し、氷板表面１６゜１７を露出
する。さらに、第８図に示すようにこの露出した基板表
面からリンを約６μｍの深さに拡散し、ｎ＋＋ソース領
域５及びｎ＋型トドレイン領域６形成する。これらの領
域の深さは必要に応じて、２μｍ〜１２μｍ程度に選ぶ
ことができる。ここで、重要なことは、ソース＠域５の
横の拡がりは、高比抵抗層１４に完全に重なり、ゲート
領域まで伸びていること、及びドレイン領域６の横の拡
がりは高比抵抗層１４の一部を残す程度に止めることで
ある。この制御は一般には８ｉＱ。
、膜１２を選択的に除去し、氷板表面１６゜１７を露出
する。さらに、第８図に示すようにこの露出した基板表
面からリンを約６μｍの深さに拡散し、ｎ＋＋ソース領
域５及びｎ＋型トドレイン領域６形成する。これらの領
域の深さは必要に応じて、２μｍ〜１２μｍ程度に選ぶ
ことができる。ここで、重要なことは、ソース＠域５の
横の拡がりは、高比抵抗層１４に完全に重なり、ゲート
領域まで伸びていること、及びドレイン領域６の横の拡
がりは高比抵抗層１４の一部を残す程度に止めることで
ある。この制御は一般には８ｉＱ。
膜１５の孔１６．１７の位置によって容易に制御し得る
が、その低不純物の拡散条件によっても制御し得る。
が、その低不純物の拡散条件によっても制御し得る。
次に、第９図に示すように、基板表面に残っているＳｉ
、Ｎ、膜１２を除去した後、その除去した基板表面に例
えば厚さ１３０ｎｍの酸化膜１８，１９゜２０を形成す
る。この酸化膜１９はゲート絶縁膜となるもので、耐圧
の高い素子では１μｍ程度に、又大電流素子では２０μ
ｍ程度に選ぶ。このように、酸化膜１９の厚さは素子の
目的によって任意に設定されたものである。
、Ｎ、膜１２を除去した後、その除去した基板表面に例
えば厚さ１３０ｎｍの酸化膜１８，１９゜２０を形成す
る。この酸化膜１９はゲート絶縁膜となるもので、耐圧
の高い素子では１μｍ程度に、又大電流素子では２０μ
ｍ程度に選ぶ。このように、酸化膜１９の厚さは素子の
目的によって任意に設定されたものである。
引続き、第１０図に示すようにソース領域５及びドレイ
ン領域６上の薄い酸化膜１８．２０をホトエッチ加工で
取り除いた後、Ａｌを蒸着し、ホトエッチ加工してソー
ス電極２１、ゲート電極２２、ドレイン電極２３を形成
する。この場合、ゲート電極は、厚い酸化膜１５の端部
２４，２５に重なるように形成される。
ン領域６上の薄い酸化膜１８．２０をホトエッチ加工で
取り除いた後、Ａｌを蒸着し、ホトエッチ加工してソー
ス電極２１、ゲート電極２２、ドレイン電極２３を形成
する。この場合、ゲート電極は、厚い酸化膜１５の端部
２４，２５に重なるように形成される。
以上の工程により、高耐圧ＩＧＦＥＴが形成される。
上述した本発明の実施例において、ゲート領域上のｓｉ
、Ｎ、膜の寸法を約４μｍソース電極コンタクト部から
ゲート絶縁膜までの寸法を約５μｍ、ドレイン電極コン
タクト部からゲート絶縁膜までの寸法を約１２μｍとす
ると、ドレイン耐圧は約２１０■が得られる。ドレイン
電極コンタクト部からゲート絶縁膜までの寸法を約３０
μｍとすると、約６００■の耐圧が得られろ。
、Ｎ、膜の寸法を約４μｍソース電極コンタクト部から
ゲート絶縁膜までの寸法を約５μｍ、ドレイン電極コン
タクト部からゲート絶縁膜までの寸法を約１２μｍとす
ると、ドレイン耐圧は約２１０■が得られる。ドレイン
電極コンタクト部からゲート絶縁膜までの寸法を約３０
μｍとすると、約６００■の耐圧が得られろ。
本発明は上記実施例からも明らかな様に、厚い酸化膜に
よるセルファライン方式を採用したために、ゲート電極
の巾を広くすることかでさ、それだけゲート直列抵抗を
下げることが可能となり高周波特性が改善することがで
きる。特に、ゲート電極材料として上述例のＡ６のよう
な高導電性金属を使用すると、ゲート直列抵抗低減の効
果を一層大きくすることができる。
よるセルファライン方式を採用したために、ゲート電極
の巾を広くすることかでさ、それだけゲート直列抵抗を
下げることが可能となり高周波特性が改善することがで
きる。特に、ゲート電極材料として上述例のＡ６のよう
な高導電性金属を使用すると、ゲート直列抵抗低減の効
果を一層大きくすることができる。
なお、上記した本発明の実施例では、絶縁膜１２として
Ｓｉ３Ｎ、膜を使用したが、Ｓｉ、Ｎ、膜の他、Ｓｉｎ
、膜と５ｉ３Ｎ、膜との二重膜でも実施できる。
Ｓｉ３Ｎ、膜を使用したが、Ｓｉ、Ｎ、膜の他、Ｓｉｎ
、膜と５ｉ３Ｎ、膜との二重膜でも実施できる。
第１図乃至第４図は従来の高耐圧ＩＧＦＥＴの製造工程
を説明″ｆ７−ための基板断面図、第５図乃至第１０図
は本発明による高耐圧ＩＧＦＥＴの製造工程を説明する
ための基板断面図である。 １・・・Ｓｉ基板、５・・・ソース領域、６・・・ドレ
イン領域、１２・・・Ｓｉ３Ｎ４膜、１４・・・高比抵
抗層、１５・・・厚い５Ｌ０２層、１９・・・ゲート絶
縁膜、２１・・・ソース電極、２２・・・ゲート電極、
２３・・・ドレイン電第 １ 図 第 ３ 図 第 ４ 図 ／／（ηす 第 ５ 図 第 ６ 図 第 ｔ 図 第 ８ 図 第 ９ 図 第１０図 第１頁の続き ０発 明 者 伊藤秀史 高崎市西横手町１１１番地株式会 社日立製作所高崎工場内 ０発 明 者 古海正友 高崎市西横手町１１１番地株式会 社日立製作所高崎工場内 ０発 明 者 竹内賢 ０発 明 者 目黒怜 小平市上水本町１４５０番地株式会 社日立製作所武蔵工場内
を説明″ｆ７−ための基板断面図、第５図乃至第１０図
は本発明による高耐圧ＩＧＦＥＴの製造工程を説明する
ための基板断面図である。 １・・・Ｓｉ基板、５・・・ソース領域、６・・・ドレ
イン領域、１２・・・Ｓｉ３Ｎ４膜、１４・・・高比抵
抗層、１５・・・厚い５Ｌ０２層、１９・・・ゲート絶
縁膜、２１・・・ソース電極、２２・・・ゲート電極、
２３・・・ドレイン電第 １ 図 第 ３ 図 第 ４ 図 ／／（ηす 第 ５ 図 第 ６ 図 第 ｔ 図 第 ８ 図 第 ９ 図 第１０図 第１頁の続き ０発 明 者 伊藤秀史 高崎市西横手町１１１番地株式会 社日立製作所高崎工場内 ０発 明 者 古海正友 高崎市西横手町１１１番地株式会 社日立製作所高崎工場内 ０発 明 者 竹内賢 ０発 明 者 目黒怜 小平市上水本町１４５０番地株式会 社日立製作所武蔵工場内
Claims (1)
- １、ｐ（又はｎ）をの半導体基板と、前記半導体基板の
主表面のチャンネルが形成されるべき領域部に薄いゲー
ト絶縁膜を介して設けられたゲート電極と、前記チャン
ネル領域部を流れる電流を取出すために形成されたｎ（
又はｐ）型の一対の高不純物濃度の第１の半導体領域と
を有するＭＩＳ型半導体装置において、前記チャンネル
領域部の両端に前記ゲート絶縁膜よりも厚い酸化膜を有
し、一方の前記厚い酸化膜の下は、ｎ（又はｐ）型の高
不純物濃度の第２の半導体領域で、他方の前記厚い酸化
膜の下は、ｎ（又はｐ）型の低不純物濃度の第３の半導
体領域であり、前記第２．第３の半導体領域によって前
記チャンネル領域部と第１の半導体領域とが結ばれてい
ることを特徴とするＭＩＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054218A JPS59197174A (ja) | 1984-03-23 | 1984-03-23 | Ｍｉｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054218A JPS59197174A (ja) | 1984-03-23 | 1984-03-23 | Ｍｉｓ型半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13998477A Division JPS5472987A (en) | 1977-11-24 | 1977-11-24 | Manufacture of field effect transistor of insulation gate type |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59197174A true JPS59197174A (ja) | 1984-11-08 |
Family
ID=12964400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59054218A Pending JPS59197174A (ja) | 1984-03-23 | 1984-03-23 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59197174A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01146367A (ja) * | 1987-12-02 | 1989-06-08 | Nec Corp | 電界効果トランジスタ |
| JPH0425134A (ja) * | 1990-05-21 | 1992-01-28 | Seiko Instr Inc | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52131483A (en) * | 1976-04-28 | 1977-11-04 | Hitachi Ltd | Mis-type semiconductor device |
-
1984
- 1984-03-23 JP JP59054218A patent/JPS59197174A/ja active Pending
Patent Citations (1)
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