JPH05870B2 - - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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Description
【発明の詳細な説明】
従来、MOSトランジスタと呼ばれるものは、
第１図に示すように、半導体基板１上に、ゲート
絶縁膜７を介してゲート導体６を形成し、そのゲ
ートの両側にソース・ドレイン２の拡散層を持つ
ている構造を有している。図中、３および５は保
護膜、４はソースおよびドレイン電極を示す。そ
のとき、拡散層の不純物濃度のピークはSi表面近
くにある。そのため、ゲート導体６の寸法が短か
くなるにしたがつて、MOSトランジスタの動作
時のドレイン端の電界が非常に大きくなり、１）
ソース・ドレイン耐圧，２）ドレイン端に発生す
るホツトエレクトロンの注入による耐圧低下が大
きな問題となる。素子寸法が小さくなることによ
り、それに伴なつて闘値電圧Vthを制御するため
にチヤネル・インプランテーシヨン１０を高濃度
にしなければならないので、この傾向はさらに強
くなる。第２図は実効チヤネル長の関数とする耐
圧の変化を示し、図で２１はホツトエレクトロン
耐圧を示し、２２はドレイン耐圧を示し、実線が
従来のMOSトランジスタの耐圧を表わし、比較
のために後に述べる本発明によるMOSトランジ
スタの耐圧が点線で一緒に記載されている。第２
図の２１の実線で示すように、実効チヤネル長さ
1μmの素子でホツトエレクトロン耐圧は4.5V程
度に低下するので、この耐圧を上げる必要があ
る。
第１図に示すように、半導体基板１上に、ゲート
絶縁膜７を介してゲート導体６を形成し、そのゲ
ートの両側にソース・ドレイン２の拡散層を持つ
ている構造を有している。図中、３および５は保
護膜、４はソースおよびドレイン電極を示す。そ
のとき、拡散層の不純物濃度のピークはSi表面近
くにある。そのため、ゲート導体６の寸法が短か
くなるにしたがつて、MOSトランジスタの動作
時のドレイン端の電界が非常に大きくなり、１）
ソース・ドレイン耐圧，２）ドレイン端に発生す
るホツトエレクトロンの注入による耐圧低下が大
きな問題となる。素子寸法が小さくなることによ
り、それに伴なつて闘値電圧Vthを制御するため
にチヤネル・インプランテーシヨン１０を高濃度
にしなければならないので、この傾向はさらに強
くなる。第２図は実効チヤネル長の関数とする耐
圧の変化を示し、図で２１はホツトエレクトロン
耐圧を示し、２２はドレイン耐圧を示し、実線が
従来のMOSトランジスタの耐圧を表わし、比較
のために後に述べる本発明によるMOSトランジ
スタの耐圧が点線で一緒に記載されている。第２
図の２１の実線で示すように、実効チヤネル長さ
1μmの素子でホツトエレクトロン耐圧は4.5V程
度に低下するので、この耐圧を上げる必要があ
る。
本発明の目的は、したがつて、素子寸法が小さ
くても高い耐圧を有するMOSトランジスタを製
造するための方法を提供することである。
くても高い耐圧を有するMOSトランジスタを製
造するための方法を提供することである。
上記目的を達成するため、本発明による半導体
装置の製造方法は、 半導体基板の主表面の所定の部分に耐酸化マス
クを形成する第１の工程と、 上記耐酸化マスクによつて被覆されていない上
記半導体基板表面を酸化することによりLOCOS
酸化膜を形成する第２の工程と、 上記LOCOS酸化膜を除去する第３の工程と、 上記LOCOS酸化膜が除去された上記半導体基
板表面に、上記耐酸化マスクをマスクとして、所
定の導電型の不純物のイオンのインプランテーシ
ヨンを行うことにより第１の不純物領域を形成す
る第４の工程と、 上記イオンのインプランテーシヨンが行われた
上記半導体基板表面の上にエピタキシヤル成長層
を選択的に形成し、その後上記耐酸化マスクを除
去する第５の工程と、 上記第５の工程の後、すくなくとも上記耐酸化
マスクが形成されていた上記所定の部分と上記エ
ピタキシヤル成長層とが接する付近にゲート絶縁
膜を形成する第６の工程と、 上記ゲート絶縁膜上にゲート電極を形成する第
７の工程と、 上記ゲート電極のうち上記付近の部分と上記エ
ピタキシヤル成長層のうち上記付近の部分との上
にイオン打込みマスクを形成した後、該イオン打
込みマスクを用いて、該イオン打込みマスクによ
つて被覆されていない上記エピタキシヤル成長層
にイオン打込みを行うことにより第２の不純物領
域を形成する第８の工程とを含んでなり、 上記第４の工程による上記第１の不純物領域と
上記第８の工程による上記第２の不純物領域とに
よつて、MOSトランジスタのドレイン層を形成
することを特徴とする。
装置の製造方法は、 半導体基板の主表面の所定の部分に耐酸化マス
クを形成する第１の工程と、 上記耐酸化マスクによつて被覆されていない上
記半導体基板表面を酸化することによりLOCOS
酸化膜を形成する第２の工程と、 上記LOCOS酸化膜を除去する第３の工程と、 上記LOCOS酸化膜が除去された上記半導体基
板表面に、上記耐酸化マスクをマスクとして、所
定の導電型の不純物のイオンのインプランテーシ
ヨンを行うことにより第１の不純物領域を形成す
る第４の工程と、 上記イオンのインプランテーシヨンが行われた
上記半導体基板表面の上にエピタキシヤル成長層
を選択的に形成し、その後上記耐酸化マスクを除
去する第５の工程と、 上記第５の工程の後、すくなくとも上記耐酸化
マスクが形成されていた上記所定の部分と上記エ
ピタキシヤル成長層とが接する付近にゲート絶縁
膜を形成する第６の工程と、 上記ゲート絶縁膜上にゲート電極を形成する第
７の工程と、 上記ゲート電極のうち上記付近の部分と上記エ
ピタキシヤル成長層のうち上記付近の部分との上
にイオン打込みマスクを形成した後、該イオン打
込みマスクを用いて、該イオン打込みマスクによ
つて被覆されていない上記エピタキシヤル成長層
にイオン打込みを行うことにより第２の不純物領
域を形成する第８の工程とを含んでなり、 上記第４の工程による上記第１の不純物領域と
上記第８の工程による上記第２の不純物領域とに
よつて、MOSトランジスタのドレイン層を形成
することを特徴とする。
本発明により、不純物濃度ピークがSi表面から
離れて基板内に埋め込まれ、ドレイン端がチヤネ
ル・インプランテーシヨンからも離れることにな
り、そこの電界が著しく減少し、そのことによつ
て素子の耐圧が改善される。
離れて基板内に埋め込まれ、ドレイン端がチヤネ
ル・インプランテーシヨンからも離れることにな
り、そこの電界が著しく減少し、そのことによつ
て素子の耐圧が改善される。
以下に実施例を用いて本発明を一層詳しく説明
するがそれらは例示に過ぎず、本発明の枠を越え
ることなく、いろいろの改良や変形があり得るこ
とは勿論である。
するがそれらは例示に過ぎず、本発明の枠を越え
ることなく、いろいろの改良や変形があり得るこ
とは勿論である。
参考例
第３図ａに示すように、チヤネル・インプラン
テーシヨン１０を有する100Ω・cmのｐ型Si基板
１上に、ゲート酸化膜７を20nm成長させ、その
上に、CVD法により多結晶Siから成る導体６
（メタルシリサイド，純メタルＷまたはMoでも
よい。）を約300nm堆積する。その導体の上に、
イオン・インプランテーシヨンのストツパー８に
なるもの、ここではSi窒化膜200nmを堆積する。
その上に感光性樹脂膜９を塗り、写真蝕刻法によ
りパターンを形成し、下の積層膜７，６，８をエ
ツチングし、ゲート部分を形成する。このエツチ
ングには、μ波プラズマエツチを用いた。
テーシヨン１０を有する100Ω・cmのｐ型Si基板
１上に、ゲート酸化膜７を20nm成長させ、その
上に、CVD法により多結晶Siから成る導体６
（メタルシリサイド，純メタルＷまたはMoでも
よい。）を約300nm堆積する。その導体の上に、
イオン・インプランテーシヨンのストツパー８に
なるもの、ここではSi窒化膜200nmを堆積する。
その上に感光性樹脂膜９を塗り、写真蝕刻法によ
りパターンを形成し、下の積層膜７，６，８をエ
ツチングし、ゲート部分を形成する。このエツチ
ングには、μ波プラズマエツチを用いた。
つぎに感光性樹脂膜を除去し、ウエハ全体を酸
化する。この実施例では、ゲート導体６として多
結晶Siを用いたため、酸化することができるが、
もしゲート導体として純メタルMoまたはＷを用
いる場合には、酸化する必要はない。この時、酸
化膜１１が約20nm形成された。つぎに、この上
から、第３図ｂに図式的に矢印で示すように、ソ
ース・ドレイン層を形成するため、高エネルギの
イオン・インプランテーシヨンを行なう。ここで
は150keVの燐イオンを打ち込んだ。その時の形
成される不純物濃度分布のピークは、第４図の２
３で示すように、Si表面から、約0.2〜0.3μmの距
離にあつた。
化する。この実施例では、ゲート導体６として多
結晶Siを用いたため、酸化することができるが、
もしゲート導体として純メタルMoまたはＷを用
いる場合には、酸化する必要はない。この時、酸
化膜１１が約20nm形成された。つぎに、この上
から、第３図ｂに図式的に矢印で示すように、ソ
ース・ドレイン層を形成するため、高エネルギの
イオン・インプランテーシヨンを行なう。ここで
は150keVの燐イオンを打ち込んだ。その時の形
成される不純物濃度分布のピークは、第４図の２
３で示すように、Si表面から、約0.2〜0.3μmの距
離にあつた。
つぎに、第３図ｃに示すように、イオン・イン
プランテーシヨンのストツパー８を除き、ウエハ
全体を燐硅酸ガラスの保護膜３で覆う。その保護
膜３に、ソース・ドレイン部にコンタクトを取る
ためのコンタクト孔をあけ、その孔を通してAs
のイオン打込みを行なう。その条件は、60keV，
５×1015cm-2であつた。このときイオン打込みに
よつて得られる不純物濃度分布を第４図に２４で
示す。勿論、燐のイオンを打ち込むこともでき
る。この工程まででできあがつた素子構造は、第
３図ｃに示すような断面構造になつている。最後
に、第３図ｄに示すようにソースおよびドレイン
電極４を設ける。
プランテーシヨンのストツパー８を除き、ウエハ
全体を燐硅酸ガラスの保護膜３で覆う。その保護
膜３に、ソース・ドレイン部にコンタクトを取る
ためのコンタクト孔をあけ、その孔を通してAs
のイオン打込みを行なう。その条件は、60keV，
５×1015cm-2であつた。このときイオン打込みに
よつて得られる不純物濃度分布を第４図に２４で
示す。勿論、燐のイオンを打ち込むこともでき
る。この工程まででできあがつた素子構造は、第
３図ｃに示すような断面構造になつている。最後
に、第３図ｄに示すようにソースおよびドレイン
電極４を設ける。
以上説明したように、本参考例によれば、ドレ
イン端１５はチヤネル・インプランテーシヨン１
０からも離れることになり、そこの電界は著しく
減少し、そのことによつて素子の耐圧が向上す
る。
イン端１５はチヤネル・インプランテーシヨン１
０からも離れることになり、そこの電界は著しく
減少し、そのことによつて素子の耐圧が向上す
る。
以上において、ソース・ドレインが対称的な構
造になつているため、多少ソース側のチヤネル抵
抗が大きくなる可能性があるので、これを避ける
ためには、第５図ｂに示すプロセス工程を用いれ
ばよい。
造になつているため、多少ソース側のチヤネル抵
抗が大きくなる可能性があるので、これを避ける
ためには、第５図ｂに示すプロセス工程を用いれ
ばよい。
第５図ａまでは、前記の第３図ｂまでのプロセ
ス工程を用い、つぎに第５図ｂに示すように、感
光性樹脂膜９′をパターン形成する。この場合、
ソース部分全体には感光性樹脂膜がかぶさらない
ようにし、また、ドレイン部分は、コンタクト・
サイズと同程度の孔をあけるようにする。その
後、この感光性樹脂膜９′をマスクにして、前記
と同じ条件でAsのイオン打込みを行なう。この
プロセス工程を用いることにより第５図ｃに示す
ような、片方の拡散層部だけ埋め込まれたMOS
トランジスタを形成することができた。これによ
つて作られた素子の耐圧は、従来型と較べて第２
図に示す様に約2Vの耐圧向上を図ることができ
た。
ス工程を用い、つぎに第５図ｂに示すように、感
光性樹脂膜９′をパターン形成する。この場合、
ソース部分全体には感光性樹脂膜がかぶさらない
ようにし、また、ドレイン部分は、コンタクト・
サイズと同程度の孔をあけるようにする。その
後、この感光性樹脂膜９′をマスクにして、前記
と同じ条件でAsのイオン打込みを行なう。この
プロセス工程を用いることにより第５図ｃに示す
ような、片方の拡散層部だけ埋め込まれたMOS
トランジスタを形成することができた。これによ
つて作られた素子の耐圧は、従来型と較べて第２
図に示す様に約2Vの耐圧向上を図ることができ
た。
上述した第３図および第５図のいずれの参考例
においても、Si半導体基板１の深い場所にソー
ス・ドレイン層２を形成するためには、150keV
程度と相当高エネルギで不純物のイオン・インプ
ランテーシヨンを行うので、このイオン・インプ
ランテーシヨンに伴つてソース・ドレイン層２お
よびその周辺のSi半導体基板１には高密度で結晶
欠陥が導入されることとなる。この高密度で結晶
欠陥は、その後のアニーリングでは充分には回復
されることができず、この結晶欠陥によつて局部
的降伏が生じ、充分なドレイン耐圧が得られない
ことが判明した。
においても、Si半導体基板１の深い場所にソー
ス・ドレイン層２を形成するためには、150keV
程度と相当高エネルギで不純物のイオン・インプ
ランテーシヨンを行うので、このイオン・インプ
ランテーシヨンに伴つてソース・ドレイン層２お
よびその周辺のSi半導体基板１には高密度で結晶
欠陥が導入されることとなる。この高密度で結晶
欠陥は、その後のアニーリングでは充分には回復
されることができず、この結晶欠陥によつて局部
的降伏が生じ、充分なドレイン耐圧が得られない
ことが判明した。
以下に述べる実施例は、かかる問題を解消する
ことに好適なものであり、以下に詳述する。
ことに好適なものであり、以下に詳述する。
実施例
第６図ａに示すように、Si基板１上に酸化膜
７′を20nm形成し、その上にLOCOS酸化に対す
るいわゆる耐酸化マスクとしてのSi窒化膜１２を
50nm堆積する。その後、第６図ａに示すように
パターンニングし、第６図ｂのようにLOCOS酸
化を行なつた。そのLOCOS酸化膜は約0.6μmで
あつた。その後、このLOCOS酸化膜をエツチン
グして除去する。その断面図が第６図ｃである。
この状態で、ドレイン２を形成するため、Asの
イオン打込みを60keV，５×1015cm-2の条件で行
なう。そのときの不純物濃度分布を第７図に示
す。
７′を20nm形成し、その上にLOCOS酸化に対す
るいわゆる耐酸化マスクとしてのSi窒化膜１２を
50nm堆積する。その後、第６図ａに示すように
パターンニングし、第６図ｂのようにLOCOS酸
化を行なつた。そのLOCOS酸化膜は約0.6μmで
あつた。その後、このLOCOS酸化膜をエツチン
グして除去する。その断面図が第６図ｃである。
この状態で、ドレイン２を形成するため、Asの
イオン打込みを60keV，５×1015cm-2の条件で行
なう。そのときの不純物濃度分布を第７図に示
す。
その後、第６図ｄに示すように、Si基板が見え
ている所だけに選択的にエピタキシヤル成長を行
なう。１３はこのとき得られるエピタキシヤル成
長層を示す。つぎにSi窒化膜１２と酸化膜７′を
一度削除する。その後、改めて、ゲート酸化膜７
を第６図ｅのように約20nm形成する。その酸化
膜７を通して闘値電圧Vthを制御するために、チ
ヤネルドープ１０を行なう。
ている所だけに選択的にエピタキシヤル成長を行
なう。１３はこのとき得られるエピタキシヤル成
長層を示す。つぎにSi窒化膜１２と酸化膜７′を
一度削除する。その後、改めて、ゲート酸化膜７
を第６図ｅのように約20nm形成する。その酸化
膜７を通して闘値電圧Vthを制御するために、チ
ヤネルドープ１０を行なう。
つぎに、ゲート・メタル６（または多結晶Si）
300nmを堆積し、第６図ｆのように形成する。こ
の場合、実質的チヤネルは第６図ｆの１４に相当
するので、ゲート・メタル６の寸法はそれほど小
さくする必要はない。
300nmを堆積し、第６図ｆのように形成する。こ
の場合、実質的チヤネルは第６図ｆの１４に相当
するので、ゲート・メタル６の寸法はそれほど小
さくする必要はない。
ゲート・メタル６を形成したのち、第６図ｇに
示すように、感光性樹脂膜９をゲート・メタルの
ドレイン側の一部を覆うようにパターニングす
る。その後、この感光性樹脂膜９をマスクにして
AsまたはＰを通常のプロセス条件でイオン打込
し、ソース・ドレインを形成する。この様にし
て、ドレイン側の拡散層が埋め込まれたMOSト
ランジスタが形成され、高耐圧化が第２図に示す
ように実現された。
示すように、感光性樹脂膜９をゲート・メタルの
ドレイン側の一部を覆うようにパターニングす
る。その後、この感光性樹脂膜９をマスクにして
AsまたはＰを通常のプロセス条件でイオン打込
し、ソース・ドレインを形成する。この様にし
て、ドレイン側の拡散層が埋め込まれたMOSト
ランジスタが形成され、高耐圧化が第２図に示す
ように実現された。
以上説明したように、第６図の実施例ではゲー
ト電極６の右のドレイン層２の深い部分は選択的
エピタキシヤル成長層１３が形成される前のSi半
導体基板１の表面に60keVと参考例の場合よりも
低エネルギのイオン・インプランテーシヨンによ
つて形成されることができるので、ドレイン層２
の深い部分の結晶欠陥密度を低減することがで
き、その結果ドレイン耐圧を向上することができ
る。
ト電極６の右のドレイン層２の深い部分は選択的
エピタキシヤル成長層１３が形成される前のSi半
導体基板１の表面に60keVと参考例の場合よりも
低エネルギのイオン・インプランテーシヨンによ
つて形成されることができるので、ドレイン層２
の深い部分の結晶欠陥密度を低減することがで
き、その結果ドレイン耐圧を向上することができ
る。
以上説明した通り本発明によれば高い耐圧を有
するMOSトランジスタを得ることができる。
するMOSトランジスタを得ることができる。
第１図は従来のMOSトランジスタの断面図、
第２図は実効チヤネルと耐圧の間の関係を示す
図、第３図は本発明の参考例によるMOSトラン
ジスタの製造工程を示す断面図、第４図は第３図
に示す装置における不純物濃度分布を示す図、第
５図は本発明の他の参考例によるMOSトランジ
スタの製造工程を示す断面図、第６図は本発明の
実施例によるMOSトランジスタの製造工程を示
す断面図、第７図は第６図に示す装置における不
純物濃度分布を示す図である。 １……半導体基板、２……ソース・ドレイン、
３，５……保護膜、４……ソースおよびドレイン
電極、６……ゲート導体、７……ゲート酸化膜、
７′……酸化膜、８……ストツパー、９，９′……
感光性樹脂膜、１０……チヤネル・インプランテ
ーシヨン、１１……酸化膜、１２……Si窒化膜、
１３……エピタキシヤル成長層、１４……実効チ
ヤネル長、１５……ドレイン端、２１……従来の
MOSトランジスタの耐圧の変化を示す曲線、２
２……本発明によるMOSトランジスタの耐圧の
変化を示す曲線、２３……打ち込まれた燐イオン
濃度分布を示す曲線、２４……打ち込まれた砒素
イオン濃度分布を示す曲線。
第２図は実効チヤネルと耐圧の間の関係を示す
図、第３図は本発明の参考例によるMOSトラン
ジスタの製造工程を示す断面図、第４図は第３図
に示す装置における不純物濃度分布を示す図、第
５図は本発明の他の参考例によるMOSトランジ
スタの製造工程を示す断面図、第６図は本発明の
実施例によるMOSトランジスタの製造工程を示
す断面図、第７図は第６図に示す装置における不
純物濃度分布を示す図である。 １……半導体基板、２……ソース・ドレイン、
３，５……保護膜、４……ソースおよびドレイン
電極、６……ゲート導体、７……ゲート酸化膜、
７′……酸化膜、８……ストツパー、９，９′……
感光性樹脂膜、１０……チヤネル・インプランテ
ーシヨン、１１……酸化膜、１２……Si窒化膜、
１３……エピタキシヤル成長層、１４……実効チ
ヤネル長、１５……ドレイン端、２１……従来の
MOSトランジスタの耐圧の変化を示す曲線、２
２……本発明によるMOSトランジスタの耐圧の
変化を示す曲線、２３……打ち込まれた燐イオン
濃度分布を示す曲線、２４……打ち込まれた砒素
イオン濃度分布を示す曲線。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の主表面の所定の部分に耐酸化マ
スクを形成する第１工程と、 上記耐酸化マスクによつて被覆されていない上
記半導体基板表面を酸化することによりLOCOS
酸化膜を形成する第２の工程と、 上記LOCOS酸化膜を除去する第３の工程と、 上記LOCOS酸化膜が除去された上記半導体基
板表面に、上記耐酸化マスクをマスクとして、所
定の導電型の不純物のイオンのインプランテーシ
ヨンを行うことにより第１の不純物領域を形成す
る第４の工程と、 上記イオンのインプランテーシヨンが行われた
上記半導体基板表面の上にエピタキシヤル成長層
を選択的に形成し、その後上記耐酸化マスクを除
去する第５の工程と、 上記第５の工程の後、すくなくとも上記耐酸化
マスクが形成されていた上記所定の部分と上記エ
ピタキシヤル成長層とが接する付近にゲート絶縁
膜を形成する第６の工程と、 上記ゲート絶縁膜上にゲート電極を形成する第
７の工程と、 上記ゲート電極のうち上記付近の部分と上記エ
ピタキシヤル成長層のうち上記付近の部分との上
にイオン打込みマスクを形成した後、該イオン打
込みマスクを用いて、該イオン打込みマスクによ
つて被覆されていない上記エピタキシヤル成長層
にイオン打込みを行うことにより第２の不純物領
域を形成する第８の工程とを含んでなり、 上記第４の工程による上記第１の不純物領域と
上記第８の工程による上記第２の不純物領域とに
よつて、MOSトランジスタのドレイン層を形成
することを特徴とする半導体装置の製造方法。 ２ 上記第８の工程で、上記耐酸化マスクが形成
されていた上記所定の部分には上記イオン打込み
によつてイオンが打込まれ、上記ゲート電極を挟
んで上記ドレイン層と反対側の部分にソース層が
形成されることを特徴とする特許請求の範囲第１
項に記載の半導体装置の製造方法。 ３ 上記耐酸化マスクはSi窒化膜であることを特
徴とする特許請求の範囲第１項または第２項に記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013260A JPS58131773A (ja) | 1982-02-01 | 1982-02-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013260A JPS58131773A (ja) | 1982-02-01 | 1982-02-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58131773A JPS58131773A (ja) | 1983-08-05 |
| JPH05870B2 true JPH05870B2 (ja) | 1993-01-06 |
Family
ID=11828244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57013260A Granted JPS58131773A (ja) | 1982-02-01 | 1982-02-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58131773A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0197501A3 (en) * | 1985-04-12 | 1986-12-17 | General Electric Company | Extended drain concept for reduced hot electron effect |
| JP2008235407A (ja) * | 2007-03-19 | 2008-10-02 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5315773A (en) * | 1976-07-28 | 1978-02-14 | Hitachi Ltd | Mis type semiconductor device and its production |
| JPS5318982A (en) * | 1976-08-05 | 1978-02-21 | Nec Corp | Insulated gate type semiconductor device |
| JPS5530873A (en) * | 1978-08-28 | 1980-03-04 | Fujitsu Ltd | High withstand field-effect transistor of mis type |
-
1982
- 1982-02-01 JP JP57013260A patent/JPS58131773A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5315773A (en) * | 1976-07-28 | 1978-02-14 | Hitachi Ltd | Mis type semiconductor device and its production |
| JPS5318982A (en) * | 1976-08-05 | 1978-02-21 | Nec Corp | Insulated gate type semiconductor device |
| JPS5530873A (en) * | 1978-08-28 | 1980-03-04 | Fujitsu Ltd | High withstand field-effect transistor of mis type |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58131773A (ja) | 1983-08-05 |
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