JP2789998B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2789998B2 JP2789998B2 JP5152908A JP15290893A JP2789998B2 JP 2789998 B2 JP2789998 B2 JP 2789998B2 JP 5152908 A JP5152908 A JP 5152908A JP 15290893 A JP15290893 A JP 15290893A JP 2789998 B2 JP2789998 B2 JP 2789998B2
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Description
【0001】
【産業上の利用分野】本発明は、半導体装置に関し、特
にLOCOS構造を有するMOS型半導体装置に関す
る。
にLOCOS構造を有するMOS型半導体装置に関す
る。
【0002】
【従来の技術】従来のMOS型半導体装置を図2〜図4
に基づいて説明する。図2〜図4は、従来のMOS型半
導体装置の1例を示す図であって、そのうち、図2はそ
の表面を示す図、図3は図2のA−A線断面図、図4は
図2のB〜B線断面図をそれぞれ示す。
に基づいて説明する。図2〜図4は、従来のMOS型半
導体装置の1例を示す図であって、そのうち、図2はそ
の表面を示す図、図3は図2のA−A線断面図、図4は
図2のB〜B線断面図をそれぞれ示す。
【0003】図2〜図4において、1はP型半導体基
板、2はフィ−ルド酸化膜(LOCOS)、3は高濃度
分離領域、7はゲ−ト電極、8はバ−ズビ−ク、9は層
間絶縁膜、10は上部配線、11はソ−ス、12はドレ
イン、13はゲ−ト領域、14は低濃度分離領域、15
は上部配線から発する電界、16は分離領域である。
板、2はフィ−ルド酸化膜(LOCOS)、3は高濃度
分離領域、7はゲ−ト電極、8はバ−ズビ−ク、9は層
間絶縁膜、10は上部配線、11はソ−ス、12はドレ
イン、13はゲ−ト領域、14は低濃度分離領域、15
は上部配線から発する電界、16は分離領域である。
【0004】従来のMOS型半導体装置では、図2〜図
4に示すとおり、ゲ−ト電極7は、ソ−ス11領域、ド
レイン12領域の間のゲ−ト領域13とその延長線上の
フィ−ルド酸化膜2上に形成されており、フィ−ルド酸
化膜(LOCOS)2の下には、イオン注入によりイオ
ンが注入された高濃度分離領域3と、その両側に高濃度
分離領域3より熱拡散により不純物が拡散してソ−ス1
1とドレイン12に接するように形成された低濃度分離
領域14とが形成されている。この低濃度分離領域14
は、LOCOSのバ−ズビ−ク8の下面に位置してお
り、バ−ズビ−ク8の先端に行く程不純物濃度は低くな
っている。
4に示すとおり、ゲ−ト電極7は、ソ−ス11領域、ド
レイン12領域の間のゲ−ト領域13とその延長線上の
フィ−ルド酸化膜2上に形成されており、フィ−ルド酸
化膜(LOCOS)2の下には、イオン注入によりイオ
ンが注入された高濃度分離領域3と、その両側に高濃度
分離領域3より熱拡散により不純物が拡散してソ−ス1
1とドレイン12に接するように形成された低濃度分離
領域14とが形成されている。この低濃度分離領域14
は、LOCOSのバ−ズビ−ク8の下面に位置してお
り、バ−ズビ−ク8の先端に行く程不純物濃度は低くな
っている。
【0005】
【発明が解決しようとする課題】従来の上記図2〜図4
に示す半導体装置では、上部配線10がフィ−ルド絶縁
膜2に上に位置するゲ−ト電極7の配線上を通ると、こ
のゲ−ト電極配線の段差により上部配線10の下面がゲ
−ト電極配線の下の低濃度分離領域14に向くため、図
4に示すように、上部配線10から発する電界15がゲ
−ト電極7の下の低濃度分離領域14に達し、低濃度分
離領域14表面が反転し、低濃度分離領域14に形成さ
れた寄生MOSトランジスタがONし、ソ−ス11、ド
レイン12間のリ−クが発生してしまうという欠点があ
った。
に示す半導体装置では、上部配線10がフィ−ルド絶縁
膜2に上に位置するゲ−ト電極7の配線上を通ると、こ
のゲ−ト電極配線の段差により上部配線10の下面がゲ
−ト電極配線の下の低濃度分離領域14に向くため、図
4に示すように、上部配線10から発する電界15がゲ
−ト電極7の下の低濃度分離領域14に達し、低濃度分
離領域14表面が反転し、低濃度分離領域14に形成さ
れた寄生MOSトランジスタがONし、ソ−ス11、ド
レイン12間のリ−クが発生してしまうという欠点があ
った。
【0006】この欠点を解消するため、特開昭62−1237
36号公報には、図5、図6に示すような半導体装置(以
下、「先行の半導体装置」という。)が提案されてい
る。図5及び図6は、この半導体装置を示す図であっ
て、図5はその表面を示す図であり、図6は、図5のC
−C線断面図である。
36号公報には、図5、図6に示すような半導体装置(以
下、「先行の半導体装置」という。)が提案されてい
る。図5及び図6は、この半導体装置を示す図であっ
て、図5はその表面を示す図であり、図6は、図5のC
−C線断面図である。
【0007】図5、図6に示す先行の半導体装置は、フ
ィ−ルド絶縁膜2とソ−ス11、ドレイン12の間に高
濃度の分離領域16を設けた構造よりなるものである。
しかしながら、この先行の半導体装置では、分離領域1
6とドレイン12の接合耐圧は、分離領域16の濃度が
高いため、低下するという欠点があった。
ィ−ルド絶縁膜2とソ−ス11、ドレイン12の間に高
濃度の分離領域16を設けた構造よりなるものである。
しかしながら、この先行の半導体装置では、分離領域1
6とドレイン12の接合耐圧は、分離領域16の濃度が
高いため、低下するという欠点があった。
【0008】また、前記図2〜4に示す従来の半導体装
置及び上記図5、6に示す先行の半導体装置の両装置
は、いずれも、ゲ−ト金属を選択的に形成するリソグラ
フィ−工程においてポジ型レジストを使用すると、ゲ−
ト金属形成領域の近傍のLOCOSのバ−ズビ−ク部表
面の斜面により露光光がゲ−ト電極形成用のゲ−ト金属
膜面で反射され、本来残されるべきゲ−ト電極上のレジ
ストまで感光される。そのため、フィ−ルド絶縁膜近傍
のゲ−ト電極がくびれた形状になり、局部的にゲ−ト電
極幅が狭くなり、その結果、ソ−ス・ドレイン耐圧が下
がるという欠点があった。
置及び上記図5、6に示す先行の半導体装置の両装置
は、いずれも、ゲ−ト金属を選択的に形成するリソグラ
フィ−工程においてポジ型レジストを使用すると、ゲ−
ト金属形成領域の近傍のLOCOSのバ−ズビ−ク部表
面の斜面により露光光がゲ−ト電極形成用のゲ−ト金属
膜面で反射され、本来残されるべきゲ−ト電極上のレジ
ストまで感光される。そのため、フィ−ルド絶縁膜近傍
のゲ−ト電極がくびれた形状になり、局部的にゲ−ト電
極幅が狭くなり、その結果、ソ−ス・ドレイン耐圧が下
がるという欠点があった。
【0009】本発明は、従来及び先行の半導体装置の上
記欠点に鑑み成されたものであって、その目的とすると
ころは、MOS型半導体装置において、ソ−スとドレイ
ン間のリ−ク電流を防止し、かつソ−ス・ドレイン間の
耐圧を向上させる半導体装置を提供することにある。
記欠点に鑑み成されたものであって、その目的とすると
ころは、MOS型半導体装置において、ソ−スとドレイ
ン間のリ−ク電流を防止し、かつソ−ス・ドレイン間の
耐圧を向上させる半導体装置を提供することにある。
【0010】
【課題を解決するための手段】本発明による半導体装置
は、ソ−ス、ドレインと低濃度分離領域の境界及び低濃
度分離領域と高濃度分離領域の端部上のフィ−ルド酸化
膜上にソ−スとドレインを囲むようにゲ−ト電極を設け
た構造とすることを特徴とする。
は、ソ−ス、ドレインと低濃度分離領域の境界及び低濃
度分離領域と高濃度分離領域の端部上のフィ−ルド酸化
膜上にソ−スとドレインを囲むようにゲ−ト電極を設け
た構造とすることを特徴とする。
【0011】
【作用】本発明による半導体装置の作用について説明す
ると、本発明の半導体装置は、上記したとおり、ドレイ
ンと低濃度分離領域の境界及び低濃度分離領域と高濃度
分離領域の端部上のフィ−ルド酸化膜上にゲ−ト電極を
設けることにより、上部配線から発する電界がフィ−ル
ド端部の低濃度分離領域に到達しなくなるので、低濃度
分離領域に形成される寄生MOSトランジスタがONし
なくなり、ソ−スとドレイン間のリ−クが防止できる作
用が生じる。
ると、本発明の半導体装置は、上記したとおり、ドレイ
ンと低濃度分離領域の境界及び低濃度分離領域と高濃度
分離領域の端部上のフィ−ルド酸化膜上にゲ−ト電極を
設けることにより、上部配線から発する電界がフィ−ル
ド端部の低濃度分離領域に到達しなくなるので、低濃度
分離領域に形成される寄生MOSトランジスタがONし
なくなり、ソ−スとドレイン間のリ−クが防止できる作
用が生じる。
【0012】また、本発明の半導体装置は、上記構造と
することにより、LOCOSのバ−ズビ−ク部に露光光
が当らないため、前述したゲ−ト電極のくびれがなくな
り、ソ−ス・ドレイン間の耐圧低下が防止できる作用が
生じる。
することにより、LOCOSのバ−ズビ−ク部に露光光
が当らないため、前述したゲ−ト電極のくびれがなくな
り、ソ−ス・ドレイン間の耐圧低下が防止できる作用が
生じる。
【0013】
【実施例】以下、本発明を図1に基づいて詳細に説明す
る。図1は、本発明の実施例を説明する図であって、工
程A〜Eからなる製造工程順を示す図である。
る。図1は、本発明の実施例を説明する図であって、工
程A〜Eからなる製造工程順を示す図である。
【0014】図1工程Aにおいて、1はP型半導体基板
であり、まず、このP型半導体基板1にLOCOS法を
用いてフィ−ルド酸化膜2を9000オングストロ−ムの厚
さで形成すると同時に高濃度分離領域3と低濃度分離領
域14を形成する。低濃度分離領域14は、ボロンのI
/Iを例えば3.0×1013/cm2の量で行った後、LOC
OS成長時の熱によって不純物が拡散した領域である。
であり、まず、このP型半導体基板1にLOCOS法を
用いてフィ−ルド酸化膜2を9000オングストロ−ムの厚
さで形成すると同時に高濃度分離領域3と低濃度分離領
域14を形成する。低濃度分離領域14は、ボロンのI
/Iを例えば3.0×1013/cm2の量で行った後、LOC
OS成長時の熱によって不純物が拡散した領域である。
【0015】続いて、図1工程Aに示すように、ゲ−ト
酸化膜4を900℃程度の酸化によって形成する。ゲ−ト
酸化膜4の厚みは、300オングストロ−ム程度である。
次に、図1工程Bに示すように、ゲ−ト金属膜5とし
て、CVD法を用いてポリシリコンを6000オングストロ
−ム程度成長させ、これにリン拡散によりリンド−プを
行う。
酸化膜4を900℃程度の酸化によって形成する。ゲ−ト
酸化膜4の厚みは、300オングストロ−ム程度である。
次に、図1工程Bに示すように、ゲ−ト金属膜5とし
て、CVD法を用いてポリシリコンを6000オングストロ
−ム程度成長させ、これにリン拡散によりリンド−プを
行う。
【0016】続いて、図1工程Cに示すように、ゲ−ト
電極形成用フォトレジスト6の形成を行う。この時、低
濃度分離領域14と将来ソ−ス11とドレイン12にな
る部分(次工程D参照)の境界から高濃度分離領域3の端
も覆うように、上記フォトレジスト6を形成する。
電極形成用フォトレジスト6の形成を行う。この時、低
濃度分離領域14と将来ソ−ス11とドレイン12にな
る部分(次工程D参照)の境界から高濃度分離領域3の端
も覆うように、上記フォトレジスト6を形成する。
【0017】この時の露光光は、LOCOSのバ−ズビ
−ク8の部分である傾斜領域には当たらないので、露光
光のバ−ズビ−ク8部分の反射によるゲ−ト領域13と
フィ−ルド酸化膜(LOCOS)2の境界のゲ−ト金属膜
5の上のフォトレジストが他のゲ−ト領域のフォトレジ
ストの幅より狭くなるという不具合は防止できる。
−ク8の部分である傾斜領域には当たらないので、露光
光のバ−ズビ−ク8部分の反射によるゲ−ト領域13と
フィ−ルド酸化膜(LOCOS)2の境界のゲ−ト金属膜
5の上のフォトレジストが他のゲ−ト領域のフォトレジ
ストの幅より狭くなるという不具合は防止できる。
【0018】次に、図1工程Dに示すように、前工程C
で形成したフォトレジスト6をマスクとし、異方性イオ
ンエッチング技術を用いてゲ−ト電極7を形成し、続い
て、イオン注入でリンを約1.5×1015/cm2注入し、ソ
−ス11、ドレイン12を形成する。その後、図1工程
Eに示すように、BPSG(層間絶縁膜9)を約10000
オングストロ−ムをCVD法で堆積させリフロ−し、次
に、ソ−ス・ドレインに対しコンタクト穴を開けること
をリソグラフィ技術とイオンエッチング及びフッ酸によ
るウエットエッチング技術を用いて行った。
で形成したフォトレジスト6をマスクとし、異方性イオ
ンエッチング技術を用いてゲ−ト電極7を形成し、続い
て、イオン注入でリンを約1.5×1015/cm2注入し、ソ
−ス11、ドレイン12を形成する。その後、図1工程
Eに示すように、BPSG(層間絶縁膜9)を約10000
オングストロ−ムをCVD法で堆積させリフロ−し、次
に、ソ−ス・ドレインに対しコンタクト穴を開けること
をリソグラフィ技術とイオンエッチング及びフッ酸によ
るウエットエッチング技術を用いて行った。
【0019】次に、上部配線10としてAlを約1μm
の厚さでスパッタ法を用いて堆積させ、リソグラフィ技
術とイオンエッチング技術を用いて形成し、最後にカバ
−17としてSi3N4膜を約1μmの厚さでプラズマCVD
法で形成した(工程E)。
の厚さでスパッタ法を用いて堆積させ、リソグラフィ技
術とイオンエッチング技術を用いて形成し、最後にカバ
−17としてSi3N4膜を約1μmの厚さでプラズマCVD
法で形成した(工程E)。
【0020】
【発明の効果】以上説明したように、本発明は、ゲ−ト
電極を低濃度分離領域とドレイン・ソ−ス領域の境界か
ら、低濃度分離領域及び高濃度分離領域の一部を覆い、
ドレイン・ソ−ス領域を囲むように形成したので、上部
配線による電界によって分離領域とドレイン・ソ−ス境
界部近傍の低濃度分離領域が反転することがなくなり、
ソ−スとドレイン間のリ−ク電流を防止し得る効果が生
じる。
電極を低濃度分離領域とドレイン・ソ−ス領域の境界か
ら、低濃度分離領域及び高濃度分離領域の一部を覆い、
ドレイン・ソ−ス領域を囲むように形成したので、上部
配線による電界によって分離領域とドレイン・ソ−ス境
界部近傍の低濃度分離領域が反転することがなくなり、
ソ−スとドレイン間のリ−ク電流を防止し得る効果が生
じる。
【0021】また、本発明は、LOCOSのバ−ズビ−
ク全面をドレイン・ソ−ス領域を囲むようにゲ−ト電極
を形成したので、バ−ズビ−ク面での露光光の反射によ
るゲ−ト領域とLOCOS端部境界におけるゲ−ト電極
のくびれがなくなり、ソ−ス・ドレイン間の耐圧が向上
する効果が生じる。
ク全面をドレイン・ソ−ス領域を囲むようにゲ−ト電極
を形成したので、バ−ズビ−ク面での露光光の反射によ
るゲ−ト領域とLOCOS端部境界におけるゲ−ト電極
のくびれがなくなり、ソ−ス・ドレイン間の耐圧が向上
する効果が生じる。
【図1】本発明の実施例を説明する図であって、工程A
〜Eからなる製造工程順を示す図
〜Eからなる製造工程順を示す図
【図2】従来のMOS型半導体装置の1例を示す図であ
って、その表面を示す図
って、その表面を示す図
【図3】図2のA−A線断面図
【図4】図2のB−B線断面図
【図5】従来の半導体装置の他の例(先行の半導体装
置)を示す図であって、その表面を示す図
置)を示す図であって、その表面を示す図
【図6】図5のC−C線断面図
1 P型半導体基板 2 フィ−ルド酸化膜(LOCOS) 3 高濃度分離領域 4 ゲ−ト酸化膜 5 ゲ−ト金属膜 6 ゲ−ト電極形成用フォトレジスト 7 ゲ−ト電極 8 バ−ズビ−ク 9 層間絶縁膜 10 上部配線 11 ソ−ス 12 ドレイン 13 ゲ−ト領域 14 低濃度分離領域 15 上部配線から発する電界 16 分離領域 17 カバ−
Claims (2)
- 【請求項1】 一導電型の半導体基板上に選択的に設け
られたLOCOS型フィールド酸化膜と、前記フィール
ド酸化膜にて区画された素子形成領域内に設けられた逆
導電型のソース領域及びドレイン領域と、前記ソース領
域及び前記ドレイン領域の間の一導電型領域上にゲート
酸化膜を介して設けられたゲート電極と、前記フィール
ド酸化膜の下に設けられた一導電型の高濃度分離領域
と、前記高濃度分離領域から延長され、前記ソース領域
及び前記ドレイン領域と接するように設けられた、前記
半導体基板よりも高濃度であって前記高濃度分離領域よ
りも低濃度の一導電型の低濃度分離領域とを有し、前記
低濃度分離領域と前記ソース領域あるいは前記ドレイン
領域との境界及び前記低濃度分離領域と前記高濃度分離
領域との境界を含む前記低濃度分離領域上に前記ゲート
電極を延長させたことを特徴とする半導体装置。 - 【請求項2】 前記一導電型の半導体基板を逆導電型の
半導体基板表面に設けた一導電型のウェルとしたことを
特徴とする請求項1記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5152908A JP2789998B2 (ja) | 1993-05-31 | 1993-05-31 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5152908A JP2789998B2 (ja) | 1993-05-31 | 1993-05-31 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06342905A JPH06342905A (ja) | 1994-12-13 |
JP2789998B2 true JP2789998B2 (ja) | 1998-08-27 |
Family
ID=15550775
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5152908A Expired - Fee Related JP2789998B2 (ja) | 1993-05-31 | 1993-05-31 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2789998B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60225468A (ja) * | 1984-04-23 | 1985-11-09 | Toshiba Corp | 電界効果型半導体装置およびその製造方法 |
JPH03239368A (ja) * | 1990-02-16 | 1991-10-24 | Mitsubishi Electric Corp | 半導体装置 |
JPH04254381A (ja) * | 1991-02-06 | 1992-09-09 | Hitachi Ltd | 半導体集積回路装置 |
-
1993
- 1993-05-31 JP JP5152908A patent/JP2789998B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH06342905A (ja) | 1994-12-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961119 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980512 |
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