JPH04254381A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04254381A JPH04254381A JP3015363A JP1536391A JPH04254381A JP H04254381 A JPH04254381 A JP H04254381A JP 3015363 A JP3015363 A JP 3015363A JP 1536391 A JP1536391 A JP 1536391A JP H04254381 A JPH04254381 A JP H04254381A
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- type semiconductor
- gate electrode
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 31
- 238000002955 isolation Methods 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 230000006866 deterioration Effects 0.000 abstract description 13
- 238000009413 insulation Methods 0.000 abstract 3
- 230000000694 effects Effects 0.000 description 10
- 230000005684 electric field Effects 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000000969 carrier Substances 0.000 description 5
- 239000002784 hot electron Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置技
術に関し、特に、素子分離方法として選択酸化法を用い
たMOS・FETを有する半導体集積回路装置に適用し
て有効な技術に関するものである。
術に関し、特に、素子分離方法として選択酸化法を用い
たMOS・FETを有する半導体集積回路装置に適用し
て有効な技術に関するものである。
【0002】
【従来の技術】素子分離法として選択酸化法を用いた従
来のMOS・FETの断面図および平面図をそれぞれ図
8、図9に示す。
来のMOS・FETの断面図および平面図をそれぞれ図
8、図9に示す。
【0003】図8に示すように、半導体基板51には、
選択酸化法によって形成されたフィールド絶縁膜52が
形成されている。半導体基板51は、例えば単結晶シリ
コン(Si)からなり、フィールド絶縁膜52は、例え
ば二酸化ケイ素(SiO2 )からなる。
選択酸化法によって形成されたフィールド絶縁膜52が
形成されている。半導体基板51は、例えば単結晶シリ
コン(Si)からなり、フィールド絶縁膜52は、例え
ば二酸化ケイ素(SiO2 )からなる。
【0004】MOS・FET53は、フィールド絶縁膜
52に囲まれた素子形成領域に形成されており、ゲート
電極54、ゲート酸化膜55、ドレイン領域56および
ソース領域57から構成されている。ゲート電極54は
、例えば多結晶Siに所定の導電形の不純物が導入され
てなり、図9に示すように、通常、平面長方形状にパタ
ーン形成されている。すなわち、従来のMOS・FET
53においては、ゲート電極54の幅が、その長手方向
において全て同一寸法にパターン形成されていた。図9
における破線58は、ドレイン領域56に高電圧を印加
した時にドレイン領域56近傍に形成される空乏層の外
周を示している。
52に囲まれた素子形成領域に形成されており、ゲート
電極54、ゲート酸化膜55、ドレイン領域56および
ソース領域57から構成されている。ゲート電極54は
、例えば多結晶Siに所定の導電形の不純物が導入され
てなり、図9に示すように、通常、平面長方形状にパタ
ーン形成されている。すなわち、従来のMOS・FET
53においては、ゲート電極54の幅が、その長手方向
において全て同一寸法にパターン形成されていた。図9
における破線58は、ドレイン領域56に高電圧を印加
した時にドレイン領域56近傍に形成される空乏層の外
周を示している。
【0005】なお、選択酸化法を用いたMOS・FET
構造については、例えば株式会社オーム社、昭和59年
11月30日発行、「LSIハンドブック」P129〜
P131に記載がある。
構造については、例えば株式会社オーム社、昭和59年
11月30日発行、「LSIハンドブック」P129〜
P131に記載がある。
【0006】
【発明が解決しようとする課題】ところが、従来のMO
S・FET構造においては、以下の問題があることを本
発明者は見い出した。
S・FET構造においては、以下の問題があることを本
発明者は見い出した。
【0007】従来のMOS・FET構造においては、ゲ
ート電極の幅がその長手方向のどの部分でも同一寸法と
なっているので、ゲート電極の長手方向のどの領域にお
いてもソース・ドレイン間の電界強度が略均一となる。 すなわち、従来のMOS・FET構造は、ゲート電極の
長手方向のどの領域においてもチャネルが形成される構
造になっている。したがって、素子分離領域と素子形成
領域との境界領域であるフィールド絶縁膜の端部下方の
領域においてもチャネルが形成されている。
ート電極の幅がその長手方向のどの部分でも同一寸法と
なっているので、ゲート電極の長手方向のどの領域にお
いてもソース・ドレイン間の電界強度が略均一となる。 すなわち、従来のMOS・FET構造は、ゲート電極の
長手方向のどの領域においてもチャネルが形成される構
造になっている。したがって、素子分離領域と素子形成
領域との境界領域であるフィールド絶縁膜の端部下方の
領域においてもチャネルが形成されている。
【0008】一方、近年の素子の微細化や高集積化の要
求に伴い、フィールド絶縁膜の端部は、その断面形状が
非常に急峻に形成されている。このため、フィールド絶
縁膜の端部の領域においては、Si結晶、SiとSiO
2 との界面の整合性およびゲート酸化膜の膜質等は他
の領域に比べて非常に不安定な状態になっている。
求に伴い、フィールド絶縁膜の端部は、その断面形状が
非常に急峻に形成されている。このため、フィールド絶
縁膜の端部の領域においては、Si結晶、SiとSiO
2 との界面の整合性およびゲート酸化膜の膜質等は他
の領域に比べて非常に不安定な状態になっている。
【0009】ところが、そのようなフィールド絶縁膜の
端部下方に上記したようにチャネルが形成されると、ホ
ットキャリヤ効果等に起因するMOS・FETの電気的
特性劣化や寿命劣化等が顕著となり、MOS・FETの
信頼性が著しく損なわれてしまう。
端部下方に上記したようにチャネルが形成されると、ホ
ットキャリヤ効果等に起因するMOS・FETの電気的
特性劣化や寿命劣化等が顕著となり、MOS・FETの
信頼性が著しく損なわれてしまう。
【0010】本発明は上記課題に着目してなされたもの
であり、その目的は、フィールド絶縁膜の端部下方にチ
ャネルが形成されることに起因するMIS形半導体素子
の電気的特性劣化や寿命劣化等を抑制し、MIS形半導
体素子の信頼性を向上させることのできる技術を提供す
ることにある。
であり、その目的は、フィールド絶縁膜の端部下方にチ
ャネルが形成されることに起因するMIS形半導体素子
の電気的特性劣化や寿命劣化等を抑制し、MIS形半導
体素子の信頼性を向上させることのできる技術を提供す
ることにある。
【0011】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【0012】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【0013】すなわち、請求項1記載の発明は、半導体
基板上に素子分離領域を形成するフィールド絶縁膜に囲
まれた素子形成領域内にMIS形半導体素子を有する半
導体集積回路装置であって、前記MIS形半導体素子の
ゲート電極において前記素子分離領域と前記素子形成領
域との境界領域におけるパターン部分を幅広とした半導
体集積回路装置構造とするものである。
基板上に素子分離領域を形成するフィールド絶縁膜に囲
まれた素子形成領域内にMIS形半導体素子を有する半
導体集積回路装置であって、前記MIS形半導体素子の
ゲート電極において前記素子分離領域と前記素子形成領
域との境界領域におけるパターン部分を幅広とした半導
体集積回路装置構造とするものである。
【0014】請求項3記載の発明は、半導体基板上に素
子分離領域を形成するフィールド絶縁膜に囲まれた素子
形成領域内にMIS形半導体素子を有する半導体集積回
路装置であって、前記MIS形半導体素子のゲート電極
に前記素子分離領域と前記素子形成領域との境界領域上
に沿って延在するパターンを形成した半導体集積回路装
置構造とするものである。
子分離領域を形成するフィールド絶縁膜に囲まれた素子
形成領域内にMIS形半導体素子を有する半導体集積回
路装置であって、前記MIS形半導体素子のゲート電極
に前記素子分離領域と前記素子形成領域との境界領域上
に沿って延在するパターンを形成した半導体集積回路装
置構造とするものである。
【0015】
【作用】上記した請求項1記載の発明によれば、ゲート
電極下方において素子分離領域と素子形成領域との境界
領域におけるソース・ドレイン間の距離が他の領域にお
けるソース・ドレイン領域の間の距離よりも長くなる。 ソース・ドレイン間の電界強度は、ソース・ドレイン間
の距離に反比例するので、その境界領域におけるソース
・ドレイン間の電界強度を他の領域よりも小さくするこ
とができる。この結果、その境界領域にチャネルが形成
され難くなるので、その境界領域内において電離衝突が
起こる確率を低くすることができる。
電極下方において素子分離領域と素子形成領域との境界
領域におけるソース・ドレイン間の距離が他の領域にお
けるソース・ドレイン領域の間の距離よりも長くなる。 ソース・ドレイン間の電界強度は、ソース・ドレイン間
の距離に反比例するので、その境界領域におけるソース
・ドレイン間の電界強度を他の領域よりも小さくするこ
とができる。この結果、その境界領域にチャネルが形成
され難くなるので、その境界領域内において電離衝突が
起こる確率を低くすることができる。
【0016】上記した請求項3記載の発明によれば、ゲ
ート電極下方において素子分離領域と素子形成領域との
境界領域におけるソース・ドレイン間の距離が長くなる
ので、その境界領域におけるソース・ドレイン間の電界
強度を他の領域よりも小さくすることができ、その境界
領域にチャネルが形成され難くなる。その上、例えばド
レイン領域近傍に形成される空乏層がその境界領域から
完全に分離される。これらの結果、その境界領域内にお
いて電離衝突が起こる確率をさらに低くすることができ
る。
ート電極下方において素子分離領域と素子形成領域との
境界領域におけるソース・ドレイン間の距離が長くなる
ので、その境界領域におけるソース・ドレイン間の電界
強度を他の領域よりも小さくすることができ、その境界
領域にチャネルが形成され難くなる。その上、例えばド
レイン領域近傍に形成される空乏層がその境界領域から
完全に分離される。これらの結果、その境界領域内にお
いて電離衝突が起こる確率をさらに低くすることができ
る。
【0017】
【実施例】図1は本発明の一実施例である半導体集積回
路装置におけるMIS形半導体素子の平面図、図2は図
1のMIS形半導体素子の断面図、図3は図1に示した
MIS形半導体素子の作用を説明するための平面図であ
る。
路装置におけるMIS形半導体素子の平面図、図2は図
1のMIS形半導体素子の断面図、図3は図1に示した
MIS形半導体素子の作用を説明するための平面図であ
る。
【0018】以下、本実施例の半導体集積回路装置を図
1〜図3により説明する。
1〜図3により説明する。
【0019】図2に示す半導体基板1は、例えばp形S
iからなり、その主面側にはフィールド絶縁膜2が形成
されている。
iからなり、その主面側にはフィールド絶縁膜2が形成
されている。
【0020】フィールド絶縁膜2は、選択酸化法によっ
て形成されており、例えばSiO2 からなる。フィー
ルド絶縁膜2の下層には、チャネルストッパ3が形成さ
れており、フィールド絶縁膜2およびチャネルストッパ
3によって素子分離領域Aが形成されている。なお、チ
ャネルストッパ3は、例えばp形不純物ホウ素が半導体
基板1に拡散されてなる。
て形成されており、例えばSiO2 からなる。フィー
ルド絶縁膜2の下層には、チャネルストッパ3が形成さ
れており、フィールド絶縁膜2およびチャネルストッパ
3によって素子分離領域Aが形成されている。なお、チ
ャネルストッパ3は、例えばp形不純物ホウ素が半導体
基板1に拡散されてなる。
【0021】フィールド絶縁膜2に囲まれた素子形成領
域Bには、例えばnMOS・FET(MIS形半導体素
子)4が形成されている。nMOS・FET4は、ドレ
イン領域5、ソース領域6、ゲート絶縁膜7およびゲー
ト電極8からなる。
域Bには、例えばnMOS・FET(MIS形半導体素
子)4が形成されている。nMOS・FET4は、ドレ
イン領域5、ソース領域6、ゲート絶縁膜7およびゲー
ト電極8からなる。
【0022】ドレイン領域5およびソース領域6は、例
えばn形不純物リンがゲート電極8をマスクとして半導
体基板1に自己整合的に導入されてなり、それぞれコン
タクトホール9a,9bを通じて電極10a,10bに
電気的に接続されている。電極10a,10bは、例え
ばアルミニウム(Al)またはAl合金からなる。
えばn形不純物リンがゲート電極8をマスクとして半導
体基板1に自己整合的に導入されてなり、それぞれコン
タクトホール9a,9bを通じて電極10a,10bに
電気的に接続されている。電極10a,10bは、例え
ばアルミニウム(Al)またはAl合金からなる。
【0023】ゲート電極8は、例えば多結晶Siに所定
の導電形の不純物が導入されてなり、本実施例において
は、図1に示すように、ゲート電極8において素子分離
領域Aと素子形成領域Bとの境界線C上およびその周辺
(境界領域)における部分が幅広にパターン形成されて
いる。なお、境界線Cは、フィールド絶縁膜2の端部で
ある。
の導電形の不純物が導入されてなり、本実施例において
は、図1に示すように、ゲート電極8において素子分離
領域Aと素子形成領域Bとの境界線C上およびその周辺
(境界領域)における部分が幅広にパターン形成されて
いる。なお、境界線Cは、フィールド絶縁膜2の端部で
ある。
【0024】ゲート電極8に形成された幅広パターン部
8aにおける長さXは、ドレイン領域5近傍の空乏層1
1の延びよりも長くなるように設定されている。これに
ついては本実施例の作用で説明する。
8aにおける長さXは、ドレイン領域5近傍の空乏層1
1の延びよりも長くなるように設定されている。これに
ついては本実施例の作用で説明する。
【0025】次に、本実施例の作用を図3により説明す
る。
る。
【0026】図3は、ゲート電極8に正電圧を印加した
状態でドレイン領域5に高い電界Eをかけた状態を示し
ている。この状態においては、ゲート電極8の下方の半
導体基板1にチャネルが形成され、キャリヤである電子
eが、矢印に示すように、ソース領域6からドレイン領
域5に移動する。
状態でドレイン領域5に高い電界Eをかけた状態を示し
ている。この状態においては、ゲート電極8の下方の半
導体基板1にチャネルが形成され、キャリヤである電子
eが、矢印に示すように、ソース領域6からドレイン領
域5に移動する。
【0027】ところで、本実施例においては、ゲート電
極8において素子分離領域Aと素子形成領域Bとの境界
領域におけるパターン幅を幅広としたことにより、その
境界領域におけるソース・ドレイン間の距離L1 が、
ゲート電極8における他のパターン部分におけるソース
・ドレイン間の距離L2 よりも長くなる。
極8において素子分離領域Aと素子形成領域Bとの境界
領域におけるパターン幅を幅広としたことにより、その
境界領域におけるソース・ドレイン間の距離L1 が、
ゲート電極8における他のパターン部分におけるソース
・ドレイン間の距離L2 よりも長くなる。
【0028】ここで、ソース・ドレイン間の電界強度は
、その間の距離に反比例するので、その境界領域におけ
るソース・ドレイン間の電界強度は、他の領域における
ソース・ドレイン間の電界強度よりも小さくなる。すな
わち、その境界領域においてはチャネルが形成され難く
なるので、電子eがその境界領域内で移動する確率およ
び電子eがその境界領域内に延びる空乏層11内で電離
衝突を起こす確率を低くすることができ、ホットエレク
トロン効果等に起因するnMOS・FET4の電気的特
性劣化や寿命劣化等を抑制することができる。
、その間の距離に反比例するので、その境界領域におけ
るソース・ドレイン間の電界強度は、他の領域における
ソース・ドレイン間の電界強度よりも小さくなる。すな
わち、その境界領域においてはチャネルが形成され難く
なるので、電子eがその境界領域内で移動する確率およ
び電子eがその境界領域内に延びる空乏層11内で電離
衝突を起こす確率を低くすることができ、ホットエレク
トロン効果等に起因するnMOS・FET4の電気的特
性劣化や寿命劣化等を抑制することができる。
【0029】上記したように幅広パターン部8aの長さ
Xをドレイン領域5の近傍における空乏層11の延びよ
りも長くした理由は、長さXを空乏層11の延びよりも
短くすると、上記した距離L1 が距離L2 と等しく
なり、上記境界領域においてもチャネルが形成されてし
まうからである。
Xをドレイン領域5の近傍における空乏層11の延びよ
りも長くした理由は、長さXを空乏層11の延びよりも
短くすると、上記した距離L1 が距離L2 と等しく
なり、上記境界領域においてもチャネルが形成されてし
まうからである。
【0030】このように本実施例によれば、nMOS・
FET4のゲート電極8において素子分離領域Aと素子
形成領域Bとの境界領域におけるパターン部分を幅広と
したことにより、その境界領域におけるソース・ドレイ
ン間の距離L1 が長くなり、その境界領域にチャネル
が形成され難くなるので、キャリヤである電子eがその
境界領域を移動する確率およびキャリヤである電子eが
境界領域の空乏層11内で電離衝突を起こす確率を低く
することができる。
FET4のゲート電極8において素子分離領域Aと素子
形成領域Bとの境界領域におけるパターン部分を幅広と
したことにより、その境界領域におけるソース・ドレイ
ン間の距離L1 が長くなり、その境界領域にチャネル
が形成され難くなるので、キャリヤである電子eがその
境界領域を移動する確率およびキャリヤである電子eが
境界領域の空乏層11内で電離衝突を起こす確率を低く
することができる。
【0031】この結果、その境界領域内にチャネルが形
成されることによって発生するホットエレクトロン効果
等を抑制することができるので、そのホットエレクトロ
ン効果に起因するnMOS・FET4の電気的特性劣化
や寿命劣化等を抑制することができ、nMOS・FET
4の信頼性を向上させることが可能となる。
成されることによって発生するホットエレクトロン効果
等を抑制することができるので、そのホットエレクトロ
ン効果に起因するnMOS・FET4の電気的特性劣化
や寿命劣化等を抑制することができ、nMOS・FET
4の信頼性を向上させることが可能となる。
【0032】次に本発明の他の実施例を説明する。
【0033】図4は本発明の他の実施例である半導体集
積回路装置におけるMIS形半導体素子の平面図、図5
は図4に示したMIS形半導体素子の作用を説明する平
面図である。
積回路装置におけるMIS形半導体素子の平面図、図5
は図4に示したMIS形半導体素子の作用を説明する平
面図である。
【0034】本実施例においては、図4に示すように、
ゲート電極8に素子形成領域Bを囲むように境界線Cに
沿って延在するパターン部8bが形成されている。
ゲート電極8に素子形成領域Bを囲むように境界線Cに
沿って延在するパターン部8bが形成されている。
【0035】このようにすると、前記実施例と同様の作
用により、素子分離領域Aと素子形成領域Bとの境界領
域にチャネルが形成され難くなる上、図5に示すように
、空乏層11が素子分離領域Aと素子形成領域Bとの境
界領域から完全に分離される。すなわち、空乏層11の
外周が、環境線Cと交差しない。したがって、その境界
領域内においては、キャリヤである電子eが空乏層11
内で電離衝突を起こす現象が発生しない。
用により、素子分離領域Aと素子形成領域Bとの境界領
域にチャネルが形成され難くなる上、図5に示すように
、空乏層11が素子分離領域Aと素子形成領域Bとの境
界領域から完全に分離される。すなわち、空乏層11の
外周が、環境線Cと交差しない。したがって、その境界
領域内においては、キャリヤである電子eが空乏層11
内で電離衝突を起こす現象が発生しない。
【0036】このように本実施例によれば、ゲート電極
8に素子分離領域Aと素子形成領域Bとの境界領域に沿
って延在するパターン部8bを形成したことにより、そ
の境界領域下方にチャネルが形成され難くなるので、そ
の境界領域に電子eが移動する確率が低くなる上、空乏
層11を完全にその境界領域から分離できるので、その
境界領域内においてはキャリヤである電子eが空乏層1
1内で電離衝突を起こす現象が発生しない。
8に素子分離領域Aと素子形成領域Bとの境界領域に沿
って延在するパターン部8bを形成したことにより、そ
の境界領域下方にチャネルが形成され難くなるので、そ
の境界領域に電子eが移動する確率が低くなる上、空乏
層11を完全にその境界領域から分離できるので、その
境界領域内においてはキャリヤである電子eが空乏層1
1内で電離衝突を起こす現象が発生しない。
【0037】この結果、その境界領域内にチャネルが形
成されることによって発生するホットエレクトロン効果
等をさらに抑制することができるので、そのホットエレ
クトロン効果に起因するnMOS・FET4の電気的特
性劣化や寿命劣化等をさらに抑制することができ、nM
OS・FET4の信頼性をさらに向上させることが可能
となる。
成されることによって発生するホットエレクトロン効果
等をさらに抑制することができるので、そのホットエレ
クトロン効果に起因するnMOS・FET4の電気的特
性劣化や寿命劣化等をさらに抑制することができ、nM
OS・FET4の信頼性をさらに向上させることが可能
となる。
【0038】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【0039】例えばゲート電極の形状は、前記各実施例
で示した形状に限定されるものではなく種々変更可能で
あり、例えば図6に示すゲート電極8の幅広パターン部
8cのように角取りした形状としても良い。また、例え
ば図7に示すゲート電極8のように、素子分離領域Aと
素子形成領域Bとの境界領域に沿って延在するパターン
部8dを形成しても良い。
で示した形状に限定されるものではなく種々変更可能で
あり、例えば図6に示すゲート電極8の幅広パターン部
8cのように角取りした形状としても良い。また、例え
ば図7に示すゲート電極8のように、素子分離領域Aと
素子形成領域Bとの境界領域に沿って延在するパターン
部8dを形成しても良い。
【0040】また、前記各実施例においてはMIS形半
導体素子をnMOS・FETとしたがこれに限定される
ものではなく、例えばMIS形半導体素子をpチャネル
MOS・FETとしても前記各実施例と同様の効果を得
ることが可能となる。
導体素子をnMOS・FETとしたがこれに限定される
ものではなく、例えばMIS形半導体素子をpチャネル
MOS・FETとしても前記各実施例と同様の効果を得
ることが可能となる。
【0041】また、前記各実施例においては、本発明を
通常のMOS・FET構造に適用した場合について説明
したが、これに限定されるものではなく種々適用可能で
あり、例えば本発明をLDD(Lightly Dop
ed Drain)構造のMOS・FETまたはヒ素−
リンの二重拡散ドレイン構造のMOS・FET等に適用
しても良い。
通常のMOS・FET構造に適用した場合について説明
したが、これに限定されるものではなく種々適用可能で
あり、例えば本発明をLDD(Lightly Dop
ed Drain)構造のMOS・FETまたはヒ素−
リンの二重拡散ドレイン構造のMOS・FET等に適用
しても良い。
【0042】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【0043】(1).すなわち、請求項1記載の発明に
よれば、ゲート電極の下方において、素子分離領域と素
子形成領域との境界領域にはチャネルが形成され難くな
り、その境界領域内において電離衝突が起こる確率を低
くすることができるので、その境界領域にチャネルが形
成されることに起因するMIS形半導体素子の電気的特
性劣化や寿命劣化等を抑制することができ、MIS形半
導体素子の信頼性を向上させることが可能となる。
よれば、ゲート電極の下方において、素子分離領域と素
子形成領域との境界領域にはチャネルが形成され難くな
り、その境界領域内において電離衝突が起こる確率を低
くすることができるので、その境界領域にチャネルが形
成されることに起因するMIS形半導体素子の電気的特
性劣化や寿命劣化等を抑制することができ、MIS形半
導体素子の信頼性を向上させることが可能となる。
【0044】(2).請求項3記載の発明によれば、ゲ
ート電極の下方において、素子分離領域と素子形成領域
との境界領域にチャネルが形成され難くなる上、例えば
ドレイン領域近傍に形成される空乏層がその境界領域か
ら完全に分離され、その境界領域内において電離衝突が
起こる確率をさらに低くすることができる。したがって
、その境界領域にチャネルが形成されることに起因する
MIS形半導体素子の電気的特性劣化や寿命劣化等を抑
制することができ、MIS形半導体素子の信頼性をさら
に向上させることが可能となる。
ート電極の下方において、素子分離領域と素子形成領域
との境界領域にチャネルが形成され難くなる上、例えば
ドレイン領域近傍に形成される空乏層がその境界領域か
ら完全に分離され、その境界領域内において電離衝突が
起こる確率をさらに低くすることができる。したがって
、その境界領域にチャネルが形成されることに起因する
MIS形半導体素子の電気的特性劣化や寿命劣化等を抑
制することができ、MIS形半導体素子の信頼性をさら
に向上させることが可能となる。
【図1】本発明の一実施例である半導体集積回路装置に
おけるMIS形半導体素子の平面図である。
おけるMIS形半導体素子の平面図である。
【図2】図1のMIS形半導体素子の断面図である。
【図3】図1に示したMIS形半導体素子の作用を説明
するための平面図である。
するための平面図である。
【図4】本発明の他の実施例である半導体集積回路装置
におけるMIS形半導体素子の平面図である。
におけるMIS形半導体素子の平面図である。
【図5】図4に示したMIS形半導体素子の作用を説明
する平面図である。
する平面図である。
【図6】本発明の他の実施例である半導体集積回路装置
におけるMIS形半導体素子の平面図である。
におけるMIS形半導体素子の平面図である。
【図7】本発明の他の実施例である半導体集積回路装置
におけるMIS形半導体素子の平面図である。
におけるMIS形半導体素子の平面図である。
【図8】従来のMOS・FETの断面図である。
【図9】従来のMOS・FETの平面図である。
1 半導体基板2 フィールド絶縁膜3 チャネ
ルストッパ 4 nMOS・FET(MIS形半導体素子)5
ドレイン領域 6 ソース領域 7 ゲート絶縁膜 8 ゲート電極 8a 幅広パターン部 8b パターン部 8c 幅広パターン部 8d パターン部 9a コンタクトホール 9b コンタクトホール 10a 電極 10b 電極 11 空乏層 A 素子分離領域 B 素子形成領域 C 境界線 E 電界 e 電子 L1 距離 L2 距離 X 長さ 51 半導体基板 52 フィールド絶縁膜 53 MOS・FET 54 ゲート電極 55 ゲート酸化膜 56 ドレイン領域 57 ソース領域 58 破線
ルストッパ 4 nMOS・FET(MIS形半導体素子)5
ドレイン領域 6 ソース領域 7 ゲート絶縁膜 8 ゲート電極 8a 幅広パターン部 8b パターン部 8c 幅広パターン部 8d パターン部 9a コンタクトホール 9b コンタクトホール 10a 電極 10b 電極 11 空乏層 A 素子分離領域 B 素子形成領域 C 境界線 E 電界 e 電子 L1 距離 L2 距離 X 長さ 51 半導体基板 52 フィールド絶縁膜 53 MOS・FET 54 ゲート電極 55 ゲート酸化膜 56 ドレイン領域 57 ソース領域 58 破線
Claims (3)
- 【請求項1】 半導体基板上に素子分離領域を形成す
るフィールド絶縁膜に囲まれた素子形成領域内にMIS
形半導体素子を有する半導体集積回路装置であって、前
記MIS形半導体素子のゲート電極において前記素子分
離領域と前記素子形成領域との境界領域上におけるパタ
ーン部分を幅広としたことを特徴とする半導体集積回路
装置。 - 【請求項2】 前記MIS形半導体素子がnチャネル
MOS・FETであることを特徴とする請求項1記載の
半導体集積回路装置。 - 【請求項3】 半導体基板上に素子分離領域を形成す
るフィールド絶縁膜に囲まれた素子形成領域内にMIS
形半導体素子を有する半導体集積回路装置であって、前
記MIS形半導体素子のゲート電極に前記素子分離領域
と前記素子形成領域との境界領域上に沿って延在するパ
ターン部を形成したことを特徴とする半導体集積回路装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3015363A JPH04254381A (ja) | 1991-02-06 | 1991-02-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3015363A JPH04254381A (ja) | 1991-02-06 | 1991-02-06 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04254381A true JPH04254381A (ja) | 1992-09-09 |
Family
ID=11886715
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3015363A Pending JPH04254381A (ja) | 1991-02-06 | 1991-02-06 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04254381A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06342905A (ja) * | 1993-05-31 | 1994-12-13 | Nec Corp | 半導体装置 |
EP0800216A2 (en) * | 1996-04-04 | 1997-10-08 | International Business Machines Corporation | Transistor gate to minimize agglomeration defect sensitivity |
EP0921570A2 (en) * | 1997-12-04 | 1999-06-09 | Seiko Epson Corporation | ESD protection MOS transistor |
EP1043778A1 (en) * | 1999-04-06 | 2000-10-11 | STMicroelectronics S.r.l. | Method of fabrication of a high voltage MOS transistor |
JP2001156268A (ja) * | 1999-11-25 | 2001-06-08 | Hitachi Ltd | 半導体集積回路装置 |
KR20020096684A (ko) * | 2001-06-21 | 2002-12-31 | 주식회사 하이닉스반도체 | 트랜지스터의 게이트 라인 구조 |
KR20030058438A (ko) * | 2001-12-31 | 2003-07-07 | 동부전자 주식회사 | 반도체 소자의 워드 라인 및 그 제조 방법 |
JP2007081230A (ja) * | 2005-09-15 | 2007-03-29 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US7569887B2 (en) | 2004-08-17 | 2009-08-04 | Nec Electronics Corporation | C-shaped dummy gate electrode semiconductor device and method of manufacturing the same |
-
1991
- 1991-02-06 JP JP3015363A patent/JPH04254381A/ja active Pending
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
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US6501155B2 (en) | 1997-12-04 | 2002-12-31 | Seiko Epson Corporation | Semiconductor apparatus and process for manufacturing the same |
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US6350637B1 (en) | 1999-04-06 | 2002-02-26 | Stmicroelectronics S.R.L. | Method of fabrication of a no-field MOS transistor |
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