JP2007081230A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 バーズビークに伴う特性の劣化を抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板１の表面に素子分離絶縁膜２を形成する。このとき、素子分離絶縁膜２のパターンに関し、いずれの部分においても、その輪郭の曲率半径を０．１μｍ乃至５μｍとする。次に、素子分離絶縁膜２により区画された素子活性領域内に、イオン注入によりウェルを形成する。次いで、熱酸化等により、ウェルの表面にゲート絶縁膜を形成し、その上に多結晶シリコン膜を形成する。その後、多結晶シリコン膜をパターニングすることにより、ゲート電極５を形成する。このとき、ゲート幅を０．３５μｍ以下とする。また、素子分離絶縁膜２とウェルとの境界上において、ゲート電極５がゲート長方向に突出する突出部を有するようなハンマーヘッド形状とする。
【選択図】 図１Ｄ

Description

本発明は、微細トランジスタに好適な半導体装置及びその製造方法に関する。

半導体装置では、シリコン基板等の半導体基板の表面に素子分離絶縁膜が形成され、この素子分離絶縁膜により区画された素子活性領域内にトランジスタ等の半導体素子が形成されている。素子分離絶縁膜の形成方法には、ＬＯＣＯＳ（Local Oxidation of Silicon）法及びＳＴＩ（Shallow Trench Isolation）法がある。ＬＯＣＯＳ法には、ＳＴＩ法と比較して工程数が少なく、コストが低いという利点がある。

しかしながら、ＬＯＣＯＳ法ではバーズビークが必然的に生じ、半導体装置の微細化が促進されるに連れて、バーズビークに伴う特性劣化が生じやすくなっている。このような特性劣化はリーク電流の増加及び短絡の発生等であり、ゲート電極の形成後にバーズビーク上に残存する残留物により引き起こされていることが知られている。しかし、効果的に特性劣化を抑える技術はこれまで開発されていない。

特開平１０−６４９９４号公報 特開平９−２２３６９４号公報 特開平９−６４３５１号公報 特開平７−１０６３２１号公報

本発明は、バーズビークに伴う特性の劣化を抑制することができる半導体装置及びその製造方法を提供することを目的とする。

本願発明者が上記不具合の原因を究明すべく鋭意研究を重ねた結果、素子分離絶縁膜の輪郭の曲率を低く抑えることにより、バーズビークの段差を小さくして残留物を生じにくくできること、及び、ゲート電極脇に生じる残留物については、ゲート電極の平面形状をハンマーヘッド状とすることにより、その悪影響を抑えることができることを見出した。

そして、本願発明者は、これらの見解に基づき、以下に示す発明の諸態様に想到した。

本発明に係る第１の半導体装置には、半導体基板と、前記半導体基板の表面に形成された素子分離絶縁膜と、前記素子分離絶縁膜により区画された素子活性領域に形成された電界効果トランジスタと、が設けられている。そして、前記素子分離絶縁膜の輪郭の曲率半径は、０．１μｍ乃至５μｍである。

本発明に係る第２の半導体装置には、半導体基板と、前記半導体基板の表面に形成された素子分離絶縁膜と、前記素子分離絶縁膜により区画された素子活性領域に形成された電界効果トランジスタと、が設けられている。そして、前記電界効果トランジスタのゲートは、前記素子分離絶縁膜と前記素子活性領域との境界に沿って突出する突出部を有する。

本発明に係る第１の半導体装置の製造方法では、半導体基板の表面に素子分離絶縁膜を、その輪郭の曲率半径を０．１μｍ乃至５μｍとして形成した後、前記素子分離絶縁膜により区画された素子活性領域に電界効果トランジスタを形成する。

本発明に係る第２の半導体装置の製造方法では、半導体基板の表面に素子分離絶縁膜を形成した後、前記素子分離絶縁膜により区画された素子活性領域に電界効果トランジスタを、そのゲートが前記素子分離絶縁膜と前記素子活性領域との境界に沿って突出する突出部を有するように形成する。

本発明によれば、素子分離絶縁膜の輪郭の曲率半径を適切に規定した場合には、その段差が低く抑えられ、残留物の残存を低減することができる。また、ゲート電極に突出部を設けた場合には、従来の構造では残存するような残留物がゲート電極に取り込ませることができる。従って、バーズビークが存在していても、その上での残留物の残存に伴う特性の劣化を抑制することができる。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。但し、ここでは、便宜上、半導体装置の構造については、その製造方法と共に説明する。図１Ａ乃至図１Ｄは、本発明の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。図２Ａ乃至図２Ｄは、夫々図１Ａ乃至図１Ｄ中のＩ−Ｉ線に沿った断面図である。また、図２Ｅは、図２Ｄに引き続き、半導体装置の製造方法を示す断面図である。図３Ａ乃至図３Ｃは、夫々図１Ａ乃至図１Ｃ中のＩＩ−ＩＩ線に沿った断面図である。

本実施形態では、先ず、図１Ａ、図２Ａ及び図２Ｃに示すように、半導体基板１の表面に素子分離絶縁膜２を形成する。このとき、素子分離絶縁膜２のパターンに関し、いずれの部分においても、図７に示すように、その輪郭の曲率半径ｒ（１／曲率）を０．１μｍ乃至５μｍとする。

次に、図１Ｂ、図２Ｂ及び図３Ｂに示すように、素子分離絶縁膜２により区画された素子活性領域内に、イオン注入によりウェル３を形成する。

次いで、熱酸化等により、ウェル３の表面にゲート絶縁膜４を形成し、その上に多結晶シリコン膜を形成する。その後、多結晶シリコン膜をパターニングすることにより、図１Ｃ、図２Ｃ及び図３Ｃに示すように、ゲート電極５を形成する。このとき、ゲート幅を０．３５μｍ以下とする。また、図１Ｃに示すように、素子分離絶縁膜２とウェル３との境界上において、ゲート電極５がゲート長方向に突出する突出部を有するようなハンマーヘッド形状とする。

その後、図１Ｄ及び図２Ｄに示すように、ゲート電極５の脇にサイドウォールを形成し、ウェル３の表面にソース・ドレイン拡散層７を形成する。

続いて、図２Ｅに示すように、全面に層間絶縁膜８を形成し、この層間絶縁膜８にソース・ドレイン拡散層７等まで到達するコンタクトホール９を形成する。次に、コンタクトホール９内にコンタクトプラグ１０を形成し、層間絶縁膜８上にコンタクトプラグ１０に接続される配線１１を形成する。その後、更に層間絶縁膜及び配線等を形成することにより、半導体装置を完成させる。

このような実施形態では、素子分離絶縁膜２の輪郭の曲率半径を０．１μｍ乃至５μｍとしているため、バーズビークの段差を低く抑えることができる。このため、ゲート電極５の形成後に残留物が残存しにくくなり、特性劣化が抑制される。図４は、従来の半導体装置のゲート電極及びその近傍を示す電子顕微鏡写真である。また、図５Ａは、図４中のＩＩＩ−ＩＩＩ線に沿った断面図であり、図５Ｂは、図４中のＩＶ−ＩＶ線に沿った断面図である。但し、図５Ａ及び図５Ｂでは、ゲート電極を省略している。図５Ａに示すように、輪郭の曲率が小さい部分では、素子分離絶縁膜１０２のバーズビークにおける傾斜が緩やかである（傾斜角度θ２が小さい）と共に、そこに存在する段差が小さい。これに対し、図５Ｂに示すように、輪郭の曲率が大きい部分では、バーズビークの傾斜が急である（傾斜角度θ１が大きい）と共に、そこに存在する段差が大きい。このため、残留物が残存しやすい。

本実施形態では、曲率半径を０．１μｍ乃至５μｍとしているため、図５Ａに示す断面図と同様に、装置全体にわたって、バーズビークの傾斜角度が小さく、残留物が残存しにくい。このため、残留物の残存に伴うリーク電流の増加及び短絡の発生等の特性劣化が抑制される。

また、本実施形態では、ゲート電極５の一部の形状をハンマーヘッド状にしているため、残留物の残存に伴う特性劣化を生じにくくすることができる。これは、従来の方法では、多結晶シリコン膜をパターニングしてゲート電極を形成しようとする際に、ゲート電極の脇に残留物が残存しているが、本実施形態では、このような位置にもゲート電極が形成されることとなる。このため、従来の方法では残存するような残留物が、本実施形態ではゲート電極５に取り込まれる。従って、設計通りの特性を得ることが可能となる。

図６は、図４に示す従来の半導体装置に、上述の実施形態を適用した場合に得られる構造を示す模式図である。図４に示す顕微鏡写真と図６に示す模式図とを比較すると、図６において、ゲート電極にハンマーヘッド形状の部分が付加されると共に、素子分離絶縁膜の輪郭の曲率が低くなっている。

なお、素子分離絶縁膜の輪郭は曲線状である必要はなく、屈曲した部分が存在していてもよい。但し、一般的には、マスクのパターンに屈曲した部分を含ませておいても、露光及び現像の結果、得られる形状は曲線状のものとなる。このような場合でも、曲率半径が０．１μｍ乃至５μｍであれば、本発明の効果が得られる。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
半導体基板と、
前記半導体基板の表面に形成された素子分離絶縁膜と、
前記素子分離絶縁膜により区画された素子活性領域に形成された電界効果トランジスタと、
を有し、
前記素子分離絶縁膜の輪郭の曲率半径は、０．１μｍ乃至５μｍであることを特徴とする半導体装置。

（付記２）
半導体基板と、
前記半導体基板の表面に形成された素子分離絶縁膜と、
前記素子分離絶縁膜により区画された素子活性領域に形成された電界効果トランジスタと、
を有し、
前記電界効果トランジスタのゲートは、前記素子分離絶縁膜と前記素子活性領域との境界に沿って突出する突出部を有することを特徴とする半導体装置。

（付記３）
前記素子分離絶縁膜の輪郭の曲率半径は、０．１μｍ乃至５μｍであることを特徴とする付記２に記載の半導体装置。

（付記４）
前記素子分離絶縁膜は、ＬＯＣＯＳ法により形成されたものであることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。

（付記５）
前記電界効果トランジスタのチャネル幅は、０．３５μｍ以下であることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。

（付記６）
半導体基板の表面に素子分離絶縁膜を、その輪郭の曲率半径を０．１μｍ乃至５μｍとして形成する工程と、
前記素子分離絶縁膜により区画された素子活性領域に電界効果トランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記７）
半導体基板の表面に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜により区画された素子活性領域に電界効果トランジスタを、そのゲートが前記素子分離絶縁膜と前記素子活性領域との境界に沿って突出する突出部を有するように形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記８）
前記素子分離絶縁膜の輪郭の曲率半径を０．１μｍ乃至５μｍとすることを特徴とする付記７に記載の半導体装置の製造方法。

（付記９）
前記素子分離絶縁膜を、ＬＯＣＯＳ法により形成することを特徴とする付記６乃至８のいずれか１項に記載の半導体装置の製造方法。

（付記１０）
前記電界効果トランジスタのチャネル幅を０．３５μｍ以下とすることを特徴とする付記６乃至９のいずれか１項に記載の半導体装置の製造方法。

本発明の実施形態に係る半導体装置の製造方法を示す平面図である。 図１Ａに引き続き、半導体装置の製造方法を示す平面図である。 図１Ｂに引き続き、半導体装置の製造方法を示す平面図である。 図１Ｃに引き続き、半導体装置の製造方法を示す平面図である。 図１Ａ中のＩ−Ｉ線に沿った断面を示す断面図である。 図１Ｂ中のＩ−Ｉ線に沿った断面を示す断面図である。 図１Ｃ中のＩ−Ｉ線に沿った断面を示す断面図である。 図１Ｄ中のＩ−Ｉ線に沿った断面を示す断面図である。 図２Ｄに引き続き、半導体装置の製造方法を示す断面図である。 図１Ａ中のＩＩ−ＩＩ線に沿った断面を示す断面図である。 図１Ｂ中のＩＩ−ＩＩ線に沿った断面を示す断面図である。 図１Ｃ中のＩＩ−ＩＩ線に沿った断面を示す断面図である。 従来の半導体装置のゲート電極及びその近傍を示す電子顕微鏡写真である。 図４中のＩＩＩ−ＩＩＩ線に沿った断面図である。 図４中のＩＶ−ＩＶ線に沿った断面図である。 図４に示す従来の半導体装置に、本発明の実施形態を適用した場合に得られる構造を示す模式図である。 素子分離絶縁膜の湾曲部を示す模式図である。

符号の説明

１：半導体基板
２：素子分離絶縁膜
３：ウェル
４：ゲート絶縁膜
５：ゲート電極
６：サイドウォール
７：ソース・ドレイン拡散層
８：層間絶縁膜
９：コンタクトホール
１０：コンタクトプラグ
１１：配線

Claims (5)

1. 半導体基板と、
   前記半導体基板の表面に形成された素子分離絶縁膜と、
   前記素子分離絶縁膜により区画された素子活性領域に形成された電界効果トランジスタと、
   を有し、
   前記素子分離絶縁膜の輪郭の曲率半径は、０．１μｍ乃至５μｍであることを特徴とする半導体装置。
2. 半導体基板と、
   前記半導体基板の表面に形成された素子分離絶縁膜と、
   前記素子分離絶縁膜により区画された素子活性領域に形成された電界効果トランジスタと、
   を有し、
   前記電界効果トランジスタのゲートは、前記素子分離絶縁膜と前記素子活性領域との境界に沿って突出する突出部を有することを特徴とする半導体装置。
3. 前記素子分離絶縁膜の輪郭の曲率半径は、０．１μｍ乃至５μｍであることを特徴とする請求項２に記載の半導体装置。
4. 半導体基板の表面に素子分離絶縁膜を、その輪郭の曲率半径を０．１μｍ乃至５μｍとして形成する工程と、
   前記素子分離絶縁膜により区画された素子活性領域に電界効果トランジスタを形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
5. 半導体基板の表面に素子分離絶縁膜を形成する工程と、
   前記素子分離絶縁膜により区画された素子活性領域に電界効果トランジスタを、そのゲートが前記素子分離絶縁膜と前記素子活性領域との境界に沿って突出する突出部を有するように形成する工程と、
   を有することを特徴とする半導体装置の製造方法。

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