JP2006128613A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】 本発明は、ゲート導電膜のエッチングの際に発生する残滓を防止すると同時に、基板全体に同じ幅を有する複数のトレンチを形成する半導体素子の製造方法を提供すること。
【解決手段】 本発明は、ＴＭＡＨ（Ｔｅｔｒａ−Ｍｅｔｈｙｌ−Ａｍｍｏｎｉｕｍ−Ｈｙｄｒｏｘｉｄｅ）を用いた選択的エッチング工程を実施し、側面の傾斜が緩慢な複数のトレンチを形成するステップと、少なくとも前記トレンチの傾斜部分がチャネルの一部になるように前記基板上部にゲートパターンを形成するステップとを含む。
【選択図】 図２Ｆ

Description

本発明は、半導体素子の製造方法、特に、ゲート導電膜のエッチングの際に発生する残滓（Ｒｅｓｉｄｕｅ）防止と同時に、基板全体に同じ幅を有する複数のトレンチを形成する半導体素子の製造方法に関する。
半導体素子の集積度が増加するにしたがって、トランジスタのチャネルの長さ（Ｃｈａｎｎｅｌ Ｌｅｎｇｔｈ）も同時に短くなっている。チャネルの長さが短くなると、しきい電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）が急激に低くなるショートチャネル効果が発生するという問題がある。
よって、ゲートのチャネルの長さを増加させるために、基板にトレンチを形成し、トレンチ上にゲートパターンを形成してチャネルの長さを伸ばしている。
図１Ａないし１Ｂは、従来の技術による半導体素子の製造方法を示す工程断面図である。
図１Ａに示しているように、フィールド酸化膜１１の形成された基板１０を選択的にドライエッチングし、複数個のトレンチＴを形成する。この時、トレンチＴの側面が垂直の形状を有する。
次いで、図１Ｂに示しているように、基板１０上にゲート酸化膜１２、導電膜１３及びハードマスク用絶縁膜１４を順に蒸着した後、これをパターニングし、トレンチＴの側面がチャネルの一部になるように前記基板上部にゲートパターンＧ１を形成する。
前記のような従来の技術による半導体素子は、導電膜の蒸着の際、トレンチＴの側面の段差によって、基板のエッチングされた部分とエッチングされない部分との境界で蒸着されるゲート導電膜の厚さが異なり、後続工程において、ゲートパターン形成のための導電膜のエッチング工程の後、境界部分のトレンチ領域に導電膜の残滓（Ｒｅｓｉｄｕｅ；Ｒ）が残るようになり、ゲート配線間にショートを誘発するという問題があった。
また、素子の動作の信頼性を確保するためには、均等なゲートチャネルの長さを形成するように基板位置によるエッチング比が均等でなければならず、別途のエッチング停止膜無しで基板をドライエッチングする場合、ドライエッチングの特性上、基板の位置によるエッチング比の差によってエッチングされる量が異なり、形成される複数のトレンチの幅がそれぞれ異なるという問題があった。
特開２００２−１５１６８９
本発明は、上述した従来の技術の問題点を解決するためになされたものであって、その目的とするところは、ゲート導電膜のエッチングの際に発生する残滓を防止すると同時に、基板全体に同じ幅を有する複数のトレンチを形成する半導体素子の製造方法を提供することにある。
上記目的を達成するため、本発明は、ＴＭＡＨ（Ｔｅｔｒａ−Ｍｅｔｈｙｌ−Ａｍｍｏｎｉｕｍ−Ｈｙｄｒｏｘｉｄｅ）を用いた選択的エッチング工程を実施し、側面の傾斜が緩慢な複数のトレンチを形成するステップと、少なくとも前記トレンチの傾斜部分がチャネルの一部になるように前記基板上部にゲートパターンを形成するステップとを含む半導体素子の製造方法を提供する。
前記複数のトレンチ形成のためのエッチングステップ前に、前記複数のトレンチが形成される領域の前記基板を選択的にドライエッチングするステップをさらに含む。
本発明によれば、ＴＭＡＨ（Ｔｅｔｒａ−Ｍｅｔｈｙｌ−Ａｍｍｏｎｉｕｍ−Ｈｙｄｒｏｘｉｄｅ）を用いたウェットエッチングを通して、傾斜が緩慢なトレンチを形成し、導電膜の残滓を除去すると同時に、基板全体に形成されるトレンチの幅が均等な半導体素子を製造できる。
以下、本発明のもっとも好ましい実施の形態を、添付する図面を参照して説明する。
図２Ａないし図２Ｆは、本発明の好ましい実施の形態に係る半導体素子の製造方法を示す工程断面図である。
図２Ａに示しているように、基板２０に素子分離のためのフィールド酸化膜２１を形成する。
次いで、前記基板２０上にハードマスク用犠牲膜２２を形成する。犠牲膜２２は、酸化膜（例えば、アルミニウム酸化膜）、窒化膜及びタングステン膜の中から選択された何れか１つの膜で形成できる。
次いで、犠牲膜２２上にトレンチＴ形成のための第１フォトレジストパターン２３を形成する。
次いで、図２Ｂに示しているように、第１フォトレジストパターンをエッチングマスクとして犠牲膜２２を選択的にエッチングし、マスクパターン２２Ａを形成する。
次いで、図２Ｃに示しているように、マスクパターン２２ＡをエッチングマスクとしてＴＭＡＨ（Ｔｅｔｒａ−Ｍｅｔｈｙｌ−Ａｍｍｏｎｉｕｍ−Ｈｙｄｒｏｘｉｄｅ）を用いたウェットエッチングを行って、基板２０に傾斜が緩慢な複数個のトレンチＴを形成する。
この時、ＴＭＡＨ（Ｔｅｔｒａ−Ｍｅｔｈｙｌ−Ａｍｍｏｎｉｕｍ−Ｈｙｄｒｏｘｉｄｅ）の温度を５０〜１００℃にし、マスクパターン２２Ａ及びフィールド酸化膜２１に対しては、高いエッチング選択比を有するようにすることによって、マスクパターン２２Ａ及びフィールド酸化膜２１の下部は、エッチングされないようにし、エッチングパターンの線幅を一定に維持し、基板２０の位置に関係なくエッチングされる量が均等になる。
ここで、トレンチ形成のためのエッチング前または後に、エッチング傾斜模様を調節するために、前記基板の前記トレンチが形成される領域をＯ２、Ａｒ、ＣｘＦｘ、ＮｘＦｘ及びＣｌ２からなるグループから選択された少なくとも何れか１つを含むガスを用いてドライエッチングする過程をさらに含むことができる。
次いで、図２Ｄに示すように、基板２０上に形成されたマスクパターン２２Ａを除去する。マスクパターン２２Ａを酸化膜で形成する場合、マスクパターン２２ＡをＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）またはＨＦ（Ｈｙｄｒｏｇｅｎ Ｆｌｕｏｒｉｄｅ）を用いたウェットエッチングを通して除去するか、または、ＣｘＦｘ、ＮＦｘ及びＳＦｘからなるグループから選択された少なくとも何れか１つを含むガスを用いるドライエッチングを通して除去できる。
マスクパターン２２Ａを窒化膜で形成する場合、マスクパターン２２Ａを１５０℃ないし２００℃の温度のＨ２ＰＯ４を用いたウェットエッチングを通して除去するか、ＣｘＦｘ、ＮＦｘ及びＳＦｘからなるグループから選択された少なくとも何れか１つを含むガスを用いるドライエッチングを通して除去できる。
マスクパターン２２Ａをタングステン膜で形成する場合、マスクパターン２２Ａを５０℃ないし８０℃の温度のＳＣ−１（ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ）を用いたウェットエッチングを通して除去するか、Ｃｌ２、ＢＣｌ３、ＣｘＦｘ、ＮＦｘ及びＳＦｘからなるグループから選択された少なくとも何れか１つを含むガスを用いるドライエッチングを通して除去できる。
次いで、図２Ｅに示しているように、基板２０上にゲート酸化膜２４、導電膜２５及びハードマスク用絶縁膜２６を順に蒸着する。導電膜２５は、ＷＳｉｘ、Ｗ、ＣｏｘＳｉｘ、ＴｉｘＳｉｘ及びＰｏｌｙ−Ｓｉのグループから選択された何れか１つ、または少なくとも２つが積層された構造で形成できる。
次いで、ハードマスク用絶縁膜２６上にゲートパターン形成のための第２フォトレジストパターン２７を形成する。
次いで、図２Ｆに示しているように、第２フォトレジストパターン２７をエッチングマスクとしてハードマスク用絶縁膜２６を選択的にエッチングした後、第２フォトレジストパターン２７を除去する。
次いで、前記ハードマスク用絶縁膜２６をエッチングマスクとして導電膜２５をエッチングしてゲートパターンＧ２を形成する。この時、緩慢な傾斜をなしている基板２０上にゲートパターンＧ２が形成され、ゲートパターンＧ２とエッチングされた基板２０との間に、整列が悪くても導電膜２５エッチングの際にエッチングされた領域で導電膜２５の残滓が残ることを防止できる。
導電膜２５がＷＳｉｘ、Ｗ、ＣｏｘＳｉｘ及びＴｉｘＳｉｘのグループから選択された何れか１つ以上からなる上部膜／ポリシリコン膜からなる下部膜の積層構造からなる場合、上部膜をＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、ＤＰＳ（Ｄｅｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｓｏｕｒｃｅ）、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）などのような高密度プラズマエッチング装置を用いて、１０〜５０ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｃ／ｍｉｎ）のＢＣｌ３、ＣｘＦｘ、ＮＦｘ及びＳＦｘのグループから選択された１つ以上のガス、または５０〜２００ｓｃｃｍのＣｌ２ガスを用いるか、またはこれらの混合ガスを用いてエッチングする。
ここで、ＩＣＰまたはＤＰＳを用いる場合、エッチング模様が垂直の断面を有するようにソースパワー（Ｓｏｕｒｃｅ Ｐｏｗｅｒ）を５００〜２０００Ｗにし、１〜２０ｓｃｃｍのＯ２、１〜１００ｓｃｃｍのＮ２、５０〜２００ｓｃｃｍのＡｒ及び５〜２００ｓｃｃｍのＨｅガスのうちから選択された少なくとも何れか１つ以上を含んだガスをさらに添加し、エッチング工程を実施する。
また、ＥＣＲを用いる場合、エッチング模様が垂直の断面を有するように、マイクロウェーブパワー（Ｍｉｃｒｏｗａｖｅ Ｐｏｗｅｒ）電力を１０００〜３０００Ｗにし、１〜２０ｓｃｃｍのＯ２、１〜１００ｓｃｃｍのＮ２、５０〜２００ｓｃｃｍのＡｒ及び５−〜２００ｓｃｃｍのＨｅガスのうちから選択された少なくとも何れか１つ以上を含んだガスをさらに添加し、エッチング工程を実施する。
下部膜をＩＣＰ、ＤＰＳ、ＥＣＲなどのような高密度プラズマエッチング装置でＨＢｒと酸素とを添加したプラズマを用いて、上部膜及びゲート酸化膜の消耗がほとんど無く下部膜をエッチングする。
ここで、ＩＣＰまたはＤＰＳを用いる場合、ソース電力を５００〜２０００Ｗにし、５０〜２００ｓｃｃｍのＨＢｒまたは２〜２０ｓｃｃｍのＯ２ガスのうちから選択された少なくとも何れか１つ以上を含んだガスを用いてエッチング工程を実施する。
また、ＥＣＲを用いる場合、エッチング模様が垂直の断面を有するようにマイクロウェーブ電力を１０００〜３０００Ｗにし、５０〜２００ｓｃｃｍのＨＢｒまたは２〜２０ｓｃｃｍのＯ２ガスのうちから選択された何れか１つ、またはこれらの混合ガスを用いてエッチング工程を実施する。
前記のような本発明は、基板にＴＭＡＨ（Ｔｅｔｒａ−Ｍｅｔｈｙｌ−Ａｍｍｏｎｉｕｍ−Ｈｙｄｒｏｘｉｄｅ）を用いたウェットエッチングを通して傾斜が緩慢なトレンチを形成することによって、トレンチの側面の段差が減るのに比例し、導電膜の蒸着の厚さの差も減り、後続のゲートパターン形成のための導電膜エッチング工程で発生した残滓を除去でき、また、ウェットエッチングの特性によって、基板の位置に関係なく基板のエッチングされる量を均等にできる。
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。
本発明は、半導体素子の製造方法、特に、ゲート導電膜のエッチングの際に発生する残滓防止と同時に、基板全体に同じ幅を有する複数のトレンチを形成する半導体素子の製造方法に利用可能である。
従来の技術による半導体素子の製造方法を示す工程断面図である。 従来の技術による半導体素子の製造方法を示す工程断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を示す工程断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を示す工程断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を示す工程断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を示す工程断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を示す工程断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を示す工程断面図である。
符号の説明
２０ 基板
２１ フィールド酸化膜
２２ 犠牲膜
２２Ａ マスクパターン
２３ 第１フォトレジストパターン
２４ ゲート酸化膜
２５ 導電膜
２６ ハードマスク用絶縁膜
２７ 第２フォトレジストパターン
Ｔ トレンチ
Ｇ２ ゲートパターン

Claims (10)

  1. ＴＭＡＨ（Ｔｅｔｒａ−Ｍｅｔｈｙｌ−Ａｍｍｏｎｉｕｍ−Ｈｙｄｒｏｘｉｄｅ）を用いた選択的エッチング工程を実施し、側面の傾斜が緩慢な複数のトレンチを形成するステップと、
    少なくとも前記トレンチの傾斜部分がチャネルの一部になるように前記基板上部にゲートパターンを形成するステップと
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記複数のトレンチ形成のためのエッチングステップ前に、前記複数のトレンチが形成される領域の前記基板を選択的にドライエッチングするステップをさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記複数のトレンチ形成のためのエッチングステップ後に、前記複数のトレンチが形成された領域の前記基板をドライエッチングするステップをさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記ドライエッチングが、Ｏ２、Ａｒ、ＣｘＦｘ、ＮｘＦｘ及びＣｌ２からなるグループから選択された少なくとも何れか１つを含むガスを用いることを特徴とする請求項２または請求項３に記載の半導体素子の製造方法。
  5. 前記複数のトレンチを形成するステップが、
    前記複数のトレンチ領域を画定するマスクパターンを形成するステップと、
    前記マスクパターンをエッチングマスクとして、前記基板を前記ＴＭＡＨでドライエッチングするステップと、
    前記マスクパターンを除去するステップと
    を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  6. 前記複数のトレンチを形成するステップにおいて、前記マスクパターンに対して高いエッチング選択比を有するように、５０℃ないし１００℃の温度のＴＭＡＨを用いることを特徴とする請求項５に記載の半導体素子の製造方法。
  7. 前記マスクパターンが、酸化膜、窒化膜及びタングステン膜のうちから選択された何れか１つを含むことを特徴とする請求項５または請求項６に記載の半導体素子の製造方法。
  8. 前記マスクパターンを酸化膜で形成する場合、前記マスクパターンを除去するステップにおいて、前記マスクパターンをＢＯＥまたはＨＦを用いたウェットエッチングを通して除去するか、または、ＣｘＦｘ、ＮＦｘ及びＳＦｘからなるグループから選択された少なくとも何れか１つを含むガスを用いるドライエッチングを通して除去することを特徴とする請求項７に記載の半導体素子の製造方法。
  9. 前記マスクパターンを窒化膜で形成する場合、前記マスクパターンを除去するステップにおいて、前記マスクパターンを１５０℃ないし２００℃の温度のＨ２ＰＯ４を用いたウェットエッチングを通して除去するか、ＣｘＦｘ、ＮＦｘ及びＳＦｘからなるグループから選択された少なくとも何れか１つを含むガスを用いるドライエッチングを通して除去することを特徴とする請求項７に記載の半導体素子の製造方法。
  10. 前記マスクパターンをタングステン膜で形成する場合、前記マスクパターンを除去するステップにおいて、前記マスクパターンを５０℃ないし８０℃の温度のＳＣ−１（ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ）を用いたウェットエッチングを通して除去するか、Ｃｌ２、ＢＣｌ３、ＣｘＦｘ、ＮＦｘ及びＳＦｘからなるグループから選択された少なくとも何れか１つを含むガスを用いるドライエッチングを通して除去することを特徴とする請求項７に記載の半導体素子の製造方法。
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