JP2006324615A - 半導体素子の導電配線形成方法 - Google Patents
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Abstract
【課題】素子の動作特性及び信頼性を向上させることができる半導体素子の導電配線形成方法を提供することである。
【解決手段】導電層及びハードマスク層を備えた半導体基板の上部に導電配線領域を定義する感光膜パターンを形成する段階と、前記感光膜パターンをマスクとして前記ハードマスク層をエッチングしてハードマスク層パターンを形成する段階と、前記感光膜パターンを取り除く段階と、前記ハードマスク層パターンをマスクとして導電層をエッチングする段階とを含み、これらの段階は、インサイチュー(In-situ)工程で進める。
【選択図】図3f
【解決手段】導電層及びハードマスク層を備えた半導体基板の上部に導電配線領域を定義する感光膜パターンを形成する段階と、前記感光膜パターンをマスクとして前記ハードマスク層をエッチングしてハードマスク層パターンを形成する段階と、前記感光膜パターンを取り除く段階と、前記ハードマスク層パターンをマスクとして導電層をエッチングする段階とを含み、これらの段階は、インサイチュー(In-situ)工程で進める。
【選択図】図3f
Description
本発明は半導体素子の導電配線形成方法に関し、特に3チェンバーで進めていた工程等をインサイチュー工程で一つのチェンバーで進めてマスク及びフォト工程を安定化することにより、素子の動作特性及び信頼性を向上させることができる半導体素子の導電配線形成方法に関するものである。
従来の技術に係る半導体素子の導電配線形成方法は、半導体基板の上部にポリシリコン層、金属層及びハードマスク層(図示省略)を形成したあと、前記ハードマスク層(図示省略)の上部に導電配線を定義する感光膜パターン(図示省略)を形成する。
次に、前記感光膜パターン(図示省略)をマスクとして前記ハードマスク層(図示省略)をエッチングし、ハードマスク層パターン(図示省略)を形成する。
以後、ハードマスク層パターン(図示省略)の上部の前記感光膜パターン(図示省略)を取り除く。
その次に、前記ハードマスク層パターン(図示省略)をマスクとして前記金属層及びポリシリコン層(図示省略)をエッチングして導電配線を形成する。
ここで、前記導電配線形成のハードマスク層のエッチング工程、感光膜パターンの除去工程と、金属層及びポリシリコン層のエッチング工程はそれぞれ異なるチェンバーで行なわれるのが好ましい。
一方、エッチングバイアスはパターンの大きさの変化である。即ち、エッチングバイアスは最終パターンの大きさ(Final Inspection CD)でマスクパターンの大きさ(Develop Inspection CD)の差である。パターン間隔が疎らな周辺回路領域でエッチングバイアスは20〜40nmに形成されるという問題点が生じる。前記問題点を解決するため、OPCを介しパターン間隔が疎らな周辺回路領域のマスクパターンの大きさを調節する方法が用いられるが限界がある。
図1は、従来の技術に係る半導体素子の導電配線形成方法を示す写真である。
図1を参照すれば、セル領域で導電配線のプロファイルが均一でないことを示す。
前述の従来の技術に係る半導体素子の導電配線形成方法において、パターン間隔が疎らな周辺回路領域で導電配線のトッププロファイルが均一でなくなる。従って、CDモニタリングが安定化されず窒化膜で構成されたハードマスク層が損傷され、後続のSAC(Self Align Contact)エッチング障壁が低くなるという問題点が生じる。
本発明は前記の従来の技術の問題点を解決するため、特に3チェンバーで進めていた工程等をインサイチュー工程で一つのチェンバーで進めてマスク及びフォト工程を安定化することにより、素子の動作特性及び信頼性を向上させることができる半導体素子の導電配線形成方法を提供することにその目的がある。
本発明に係る半導体素子の導電配線形成方法は、(a)導電層及びハードマスク層を備えた半導体基板の上部に導電配線領域を定義する感光膜パターンを形成する段階と、(b)前記感光膜パターンをマスクとして前記ハードマスク層をエッチングしてハードマスク層パターンを形成する段階と、(c)前記感光膜パターンを取り除く段階と、(d)前記ハードマスク層パターンをマスクとして導電層をエッチングする段階とを含み、前記(b)〜(d)段階は、インサイチュー(In-situ)工程で進めることを特徴とする。
本発明に係る半導体素子の導電配線形成方法は、三つのチェンバーで別に進めていた工程をインサイチュー工程で一つのチェンバーで進めることにより工程時間及び費用を節減し、導電配線形成の際にトッププロファイルを均一に形成してCDモニタリングを安定化し、窒化膜で構成されたハードマスク層の損傷を防止するという効果が得られる。
さらに、エッチングバイアスが著しく減少しマスク及びフォト工程が安定化され、素子の動作特性と信頼性を向上させるという効果が得られる。
以下では、本発明の好ましい実施の形態を図を参照して詳しく説明する。
図2は、本発明に係る半導体素子の導電配線形成の際に用いられるプラズマチェンバーを示す断面図である。
図2に示されているように、マイクロウエーブECR(Electron Cyclotron Resonance)ソースプラズマチェンバーでチェンバーの下部にウエハーを固定させるウエハーチャック10が備えられており、前記チェンバー内壁の上部、中央部及び下部にそれぞれ一つ以上のコイル40が備えられている。
ここで、コイル40を利用してプラズマ及びウエハー30間の間隔を調節することにより、プラズマの均一度とエッチングバイアスを調節することができる。
図3a〜図3fは、本発明の好ましい実施の形態に係る半導体素子の導電配線形成方法を示す断面図等である。
図3aに示されているように、半導体基板100の上部にポリシリコン層110、金属層120及びハードマスク層130を順次形成する。
ここで、金属層120はタングステンシリサイドで形成し、ハードマスク層130は反射防止膜及び窒化膜の積層構造で形成するのが好ましい。
図3bに示されているように、ハードマスク層130の上部に導電配線領域を定義する感光膜パターン140を形成する。
図3c〜図3fに示されているように、感光膜パターン140をマスクとしてハードマスク層130、金属層120及びポリシリコン層110を順次エッチングし、各段階に過度エッチング工程がさらに含まれるのが好ましい。さらに、前記エッチング工程は前記図2に示されたマイクロウエーブECRソースプラズマチェンバーでインサイチュー工程で進めるのが好ましい。
図3cに示されているように、感光膜パターン140をマスクとしてハードマスク層130をエッチングしてハードマスク層パターン130aを形成する。このとき、エッチング工程は5〜10mTの圧力、800〜1500WのECRソースパワー、及び30〜50WのRFバイアスパワーで100〜150sccm流量のSF6、CHF3及びO2のプラズマ混合ソースを用いてエッチングするのが好ましい。
ここで、前記プラズマ混合ソースはSF6:CHF3が1〜2:10の流量比を有するようにし、O2プラズマソースは2〜5sccmの流量で注入し、前記チェンバー内壁の上部、中央部及び下部のコイルにそれぞれ25〜30A、25〜30A及び10〜15Aの電流を印加するのが好ましい。
次に、前記過度エッチング工程は80〜100WのRFバイアスパワーで80〜120sccm流量のNF3プラズマソースを用いて行ない、前記チェンバー内壁の上部、中央部及び下部のコイルにそれぞれ25〜30A、25〜30A及び0Aの電流を印加するのが好ましい。
図3dに示されているように、ハードマスク層パターン130aの上部の感光膜パターン140を取り除く。このとき、前記除去工程は7〜10mTの圧力、600〜1000Wのソースパワー、20〜40WのRFバイアスパワーのチェンバーで行なうのが好ましく、前記チェンバー内壁の上部、中央部及び下部のコイルにそれぞれ25〜30A、25〜30A及び0Aの電流を印加するのが好ましい。
図3eに示されているように、ハードマスク層パターン130aをエッチングマスクとして金属層120をエッチングして金属層パターン120aを形成する。このとき、エッチング工程は2〜4mTの圧力、800〜1200Wのソースパワー、40〜70WのRFバイアスパワーでCl2、O2、N2及びNF3のプラズマ混合ソースを用いて行ない、前記チェンバー内壁の上部、中央部及び下部のコイルにそれぞれ25〜30A、25〜30A及び0Aの電流を印加するのが好ましい。
ここで、前記プラズマ混合ソースは50〜70sccm流量のCl2、50〜70sccm流量のNF3、40〜60sccm流量のN2、及び2〜10sccm流量のO2を用いるのが好ましい。
次に、前記過度エッチング工程は10〜30sccm流量のCl2、及び50〜70sccm流量のCF4プラズマソースを用いて行なうのが好ましい。
図3fに示されているように、ハードマスク層パターン130aと金属層パターン120aをエッチングマスクとしてポリシリコン層110をエッチングする。このとき、30〜60mTの圧力、600〜900Wのソースパワー、10〜20WのRFバイアスパワーでHBr及びO2プラズマソースを用いて行ない、前記チェンバー内壁の上部、中央部及び下部のコイルにそれぞれ25〜30A、25〜30A及び0Aの電流を印加するのが好ましい。
図4a及び図4bは、本発明の好ましい実施の形態に係る半導体素子の導電配線形成方法を行なった結果を示す写真等である。
図4a及び図4bに示されているように、導電配線形成後の平面及び断面の写真でトッププロファイルが向上された状態を示す。
表2に示されているように、パターンが疎らな領域のバイアスと密な領域のバイアスとの差が0以下で、従来に比べ減少したことが分かる。
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
10 ウエハーチャック
30 ウエハー
40 コイル
100 半導体基板
110 ポリシリコン層
120 金属層
120a 金属層パターン
130 ハードマスク層
130a ハードマスク層パターン
140 感光膜パターン1
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120a 金属層パターン
130 ハードマスク層
130a ハードマスク層パターン
140 感光膜パターン1
Claims (20)
- (a)導電層及びハードマスク層を備えた半導体基板の上部に導電配線領域を定義する感光膜パターンを形成する段階と、
(b)前記感光膜パターンをマスクとして前記ハードマスク層をエッチングしてハードマスク層パターンを形成する段階と、
(c)前記感光膜パターンを取り除く段階と、
(d)前記ハードマスク層パターンをマスクとして導電層をエッチングする段階とを含み、
前記(b)〜(d)段階は、インサイチュー工程で進めることを特徴とする半導体素子の導電配線形成方法。 - 前記導電配線は、ワードライン、ビットライン及びメタルラインのうち何れか一つであることを特徴とする請求項1に記載の半導体素子の導電配線形成方法。
- 前記インサイチュー工程は、マイクロウエーブECRソースプラズマチェンバーで行なわれることを特徴とする請求項1に記載の半導体素子の導電配線形成方法。
- 前記チェンバーの上部、中央部及び下部はそれぞれ少なくとも一つ以上のコイルを備えることを特徴とする請求項3に記載の半導体素子の導電配線形成方法。
- 前記(b)段階は、5〜10mTの圧力、800〜1500WのECRソースパワー、そして30〜50WのRFバイアスパワーで、流量の総合が100〜150sccmであるSF6、CHF3及びO2の混合プラズマソースを利用して行なわれることを特徴とする請求項3に記載の半導体素子の導電配線形成方法。
- 前記SF6:CHF3の流量比は1:10〜2:10であり、前記O2の流量は2〜5sccmであることを特徴とする請求項5に記載の半導体素子の導電配線形成方法。
- 前記(b)段階で上部、中央部及び下部コイルの電流はそれぞれ25〜30A、25〜30A、そして10〜15Aであることを特徴とする請求項4に記載の半導体素子の導電配線形成方法。
- 前記(c)段階は、7〜10mTの圧力、600〜1000Wのソースパワー、20〜40WのRFバイアスパワーで行なわれることを特徴とする請求項3に記載の半導体素子の導電配線形成方法。
- 前記(c)段階で上部、中央部及び下部コイルの電流はそれぞれ25〜30A、25〜30A、そして0Aであることを特徴とする請求項4に記載の半導体素子の導電配線形成方法。
- 前記(d)段階は2〜4mTの圧力、800〜1200Wのソースパワー、40〜70WのRFバイアスパワーで、Cl2、O2、N2及びNF3の混合プラズマソースで行なわれることを特徴とする請求項3に記載の半導体素子の導電配線形成方法。
- 前記Cl2、NF3、N2及びO2の流量はそれぞれ50〜70sccm、50〜70sccm、40〜60sccm、2〜10sccmであることを特徴とする請求項10に記載の半導体素子の導電配線形成方法。
- 前記(d)段階で上部、中央部及び下部コイルの電流はそれぞれ25〜30A、25〜30A、そして0Aであることを特徴とする請求項4に記載の半導体素子の導電配線形成方法。
- 前記(b)及び(d)段階は、過度エッチング工程を行なう段階をさらに含むことを特徴とする請求項3に記載の半導体素子の導電配線形成方法。
- 前記(b)段階は、80〜100WのRFバイアスパワーで80〜120sccm流量のNF3プラズマソースを利用して行なわれることを特徴とする請求項13に記載の半導体素子の導電配線形成方法。
- 前記(b)段階で前記上部、中央部及び下部コイルの電流はそれぞれ25〜30A、25〜30A、そして0Aであることを特徴とする請求項13に記載の半導体素子の導電配線形成方法。
- 前記(d)段階は10〜30sccm流量のCl2、及び50〜70sccm流量のCF4を含むプラズマソースを利用して行なわれることを特徴とする請求項13に記載の半導体素子の導電配線形成方法。
- 前記(d)段階は30〜60mTの圧力、600〜900Wのソースパワー、10〜20WのRFバイアスパワーでHBr及びO2を含むプラズマソースを利用して行なわれることを特徴とする請求項13に記載の半導体素子の導電配線形成方法。
- 前記(d)段階で前記上部、中央部及び下部コイルの電流はそれぞれ25〜30A、25〜30A、そして0Aであることを特徴とする請求項13に記載の半導体素子の導電配線形成方法。
- 前記導電層は、タングステンシリサイド層を含むことを特徴とする請求項1に記載の半導体素子の導電配線形成方法。
- 前記ハードマスク層は、反射防止膜及び窒化膜の積層構造で形成されることを特徴とする請求項1に記載の半導体素子の導電配線形成方法。
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