KR20060118132A - 반도체 소자의 도전 배선 형성 방법 - Google Patents

반도체 소자의 도전 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 도전 배선 형성 방법에 관한 것으로, 3 종류의 챔버에서 진행하였던 공정을 인시투 공정으로 하나의 챔버에서 진행함에 따라 도전 배선 형성 공정 시간 및 장비 투자 비용이 감소되며, 도전 배선 형성시 탑 프로파일이 균일하게되어 CD 모니터링이 안정화되며, 하드 마스크층으로 사용되는 질화막의 손상이 방지되는 효과가 있다.
또한, ID 바이어스가 0 이하로 감소되면서 마스크 공정 및 포토 공정이 안정화되어 동작 성능을 향상시키는 기술을 나타낸다.

Description

반도체 소자의 도전 배선 형성 방법{METHOD FOR FORMING INTERCONNECT OF SEMICONDUCTOR DEVICE}
도 1은 종래의 기술에 따른 반도체 소자의 도전 배선 형성 방법의 문제점을 도시한 사진.
도 2는 본 발명에 따른 반도체 소자의 도전 배선 형성 시 사용되는 플라즈마 챔버를 도시한 단면도.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 도전 배선 형성 방법을 도시한 단면도들이다.
도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 도전 배선 형성 방법의 결과를 도시한 사진들.
본 발명은 반도체 소자의 도전 배선 형성 방법에 관한 것으로, 3 종류의 챔버에서 진행하였던 공정을 인시투 공정으로 하나의 챔버에서 진행함에 따라 도전 배선 형성 공정 시간 및 장비 투자 비용이 감소되며, 도전 배선 형성시 탑 프로파일이 균일하게되어 CD 모니터링이 안정화되며, 질화막의 손상이 방지되는 효과가 있다.
또한, ID 바이어스가 0 이하로 감소되면서 마스크 공정 및 포토 공정이 안정화되어 동작 성능을 향상시키는 기술을 나타낸다.
종래 기술에 따른 반도체 소자의 도전 배선 형성 방법은 반도체 기판 상부에 폴리실리콘층, 금속층 및 하드마스크층을 형성한 후 상기 하드마스크층 상부에 도전 배선을 정의하는 감광막 패턴을 형성한다.
다음에 상기 감광막 패턴을 마스크로 상기 하드마스크층을 식각한 후 상기 감광막 패턴을 제거한다.
상기 식각된 하드마스크층을 마스크로 상기 금속층 및 폴리실리콘층을 식각하여 도전 배선을 형성한다.
이때, 상기 도전 배선 형성 과정의 하드마스크층 식각 공정, 감광막 패턴 제거 공정 및 금속층 및 폴리실리콘층 식각 공정은 각각 다른 챔버에서 진행되는 것이 바람직하다.
여기서, 패턴 간격이 소한 주변회로 영역에서는 마스크 대비하여 바이어스가 20 내지 40 nm증가되어 형성되는 문제점이 있다. 상기 문제점을 해결하기 위해 OPC 작업을 통하여 패턴 간격이 소한 주변 회로 영역의 패턴 마스크 사이즈를 조절하는 방법이 사용되지만 한계가 있다.
도 1은 종래 기술에 따른 반도체 소자의 도전 배선 형성 방법의 문제점을 도시한 사진이다.
도 1을 참조하면, 셀 영역을 도시한 사진으로 도전 배선의 프로파일이 균일 하지 않은 것을 나타낸다.
하기 표 1을 참조하면, 셀 영역 및 주변 회로 영역의 ID 바이어스를 나타낸 것으로 패턴 간격이 소한 주변회로 영역의 바이어스와 패턴 간격이 밀한 셀 영역의 바이어스의 차이가 크게 나타남을 알 수 있다.
셀 영역 주변회로영역
DICD 116 138
FICD 119 168
Bias 3 30
상술한 종래 기술에 따른 반도체 소자의 도전 배선 형성 방법에서, 패턴 간격이 소한 주변회로 영역에서는 마스크 대비하여 바이어스가 20 내지 40 nm 증가되어 도전 배선의 탑 프로파일이 균일하지 않게 형성된다. 이로 인해 CD 모니터링이 안정화되지 않으며 질화막으로 형성된 하드마스크층이 손상되어 후속 SAC (Self Align Contact) 식각 장벽이 낮아지는 문제점이 발생한다.
상기 문제점을 해결하기 위하여, 반도체 소자의 도전 배선 형성 공정시 3 종류의 챔버에서 진행하였던 공정을 인시투 공정으로 하나의 챔버에서 진행함에 따라 도전 배선 형성 공정 시간 및 장비 투자 비용이 감소되며, 도전 배선 형성시 탑 프로파일이 균일하게되어 CD 모니터링이 안정화되며, 질화막의 손상이 방지된다.
또한, ID 바이어스가 0 이하로 감소되면서 마스크 공정 및 포토 공정이 안정화되어 동작 성능을 향상시키는 반도체 소자의 도전 배선 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 도전 배선 형성 방법은
(a) 반도체 기판 상부에 도전층 및 하드 마스크층을 형성하는 단계와,
(b) 상기 하드 마스크층 상부에 도전 배선을 정의하는 감광막 패턴을 형성하는 단계와,
(c) 상기 감광막 패턴을 마스크로 상기 하드 마스크층을 식각하고 상기 감광막 패턴을 제거하는 단계와,
(d) 상기 하드 마스크층을 마스크로 도전층을 식각하는 단계
를 포함하되, 상기 (c) 및 (d) 단계는 마이크로웨이브 ECR(Electron Cyclotron Resonance) 소스 플라즈마 챔버에서 인시투 (In-situ) 공정으로 진행하는 것을 특징으로 한다.
여기서, 상기 도전 배선은 워드 라인, 비트 라인 및 메탈 라인인 것이 바람직하다.
본 발명에 따른 반도체 소자의 도전 배선 형성 방법은
(a) 반도체 기판 상부에 폴리실리콘층, 금속층 및 하드마스크층을 형성는 단계와,
(b) 상기 하드마스크층 상부에 도전 배선을 정의하는 감광막 패턴을 형성하는 단계와,
(c) 상기 감광막 패턴을 식각 마스크로 상기 하드마스크층을 식각하는 단계와,
(d) 상기 감광막 패턴을 제거하는 단계와,
(e) 상기 하드마스크층을 식각 마스크로 상기 금속층을 식각하는 단계와,
(f) 상기 폴리실리콘층을 식각하는 단계
를 포함하되, 상기 (c) 내지 (f) 단계는 마이크로웨이브 ECR(Electron Cyclotron Resonance) 소스 플라즈마 챔버에서 인시투 (In-situ) 공정으로 진행하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 도전 배선 형성 시 사용되는 플라즈마 챔버를 도시한 단면도이다.
도 2를 참조하면, 마이크로 웨이프 ECR 소스 플라즈마 챔버로 챔버 하부에 웨이퍼를 고정시키는 웨이퍼 척(10)이 구비되어 있으며, 상기 챔버 내벽 상부, 중앙부 및 하부에 각각 하나의 코일(40)이 구비되어 있다.
여기서, 상기 코일(40)을 이용한 플라즈마 및 웨이퍼(30) 간의 간격 조절을 통하여 상기 플라즈마의 균일도와 ID-바이어스를 조절할 수 있다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 도전 배선 형성 방법을 도시한 단면도들이다.
도 3a를 참조하면, 반도체 기판(100) 상부에 폴리실리콘층(110), 금속층(120) 및 하드마스크층(130)을 형성한다.
여기서, 금속층(120)은 텅스텐 실리사이드로 형성하며, 하드 마스크층(130) 은 반사 방지막 및 질화막의 적층 구조로 형성하는 것이 바람직하다.
도 3b를 참조하면, 하드마스크층(130) 상부에 도전 배선 영역을 정의하는 감광막 패턴(140)을 형성한다.
도 3c 내지 도 3f를 참조하면, 감광막 패턴(140)을 마스크로 하드마스크층(130), 금속층(120) 및 폴리실리콘층(110)을 순차적으로 식각하되, 각 단계에 과도 식각 공정이 더 포함되는 것이 바람직하며, 상기 식각 공정은 상기 도 2에 도시된 마이크로 웨이브 ECR 소스 플라즈마 챔버에서 인시투(In-situ) 공정으로 진행하는 것이 바람직하다.
도 3c를 참조하면, 감광막 패턴(140)을 마스크로 하드 마스크층(130)을 식각한다. 이때, 하드 마스크층(130)을 식각하는 공정은 5 내지 10mT의 압력, 800 내지 1500W의 ECR 소스 파워 및 30 내지 50W의 RF 바이어스 파워로 100 내지 150 sccm 유량의 SF6, CHF3 및 O2 의 플라즈마 혼합 소스를 사용하여 식각하는 것이 바람직하며, 상기 플라즈마 혼합 소스는 SF6 : CHF3 가 1 ~ 2 : 10 의 유량비를 가지도록 하며, 상기 O2 플라즈마 소스는 2 내지 5 sccm의 유량으로 주입하며, 상기 챔버 내벽의 상부, 중앙부 및 하부의 코일에 각각 25 내지 30 A, 25 내지 30 A 및 10 내지 15 A 의 전류를 인가하는 것이 바람직하다.
다음에, 하드 마스크층(130)을 식각하는 과도 식각 공정은 80 내지 100W의 RF 바이어스 파워로 80 내지 120 sccm 유량의 NF3 플라즈마 소스를 사용하여 수행하며, 상기 챔버 내벽의 상부, 중앙부 및 하부의 코일에 각각 25 내지 30 A, 25 내지 30 A 및 0 A 의 전류를 인가하는 것이 바람직하다.
도 3d를 참조하면, 감광막 패턴(140)을 제거한다. 이때, 상기 감광막 패턴을 제거하는 공정은 7 내지 10mT의 압력, 600 내지 1000W의 소스 파워, 20 내지 40W의 RF 바이어스 파워의 챔버에서 수행하는 것이 바람직하며, 상기 챔버 내벽의 상부, 중앙부 및 하부의 코일에 각각 25 내지 30 A, 25 내지 30 A 및 0 A 의 전류를 인가하는 것이 바람직하다.
도 3e를 참조하면, 하드 마스크층(130)을 마스크로 금속층(120)을 식각한다. 이때, 금속층(120)을 식각하는 공정은 2 내지 4mT의 압력, 800 내지 1200W의 소스 파워, 40 내지 70W의 RF 바이어스 파워로 Cl2, O2, N2 및 NF3 의 플라즈마 혼합 소스를 사용하여 수행하며, 상기 챔버 내벽의 상부, 중앙부 및 하부의 코일에 각각 25 내지 30 A, 25 내지 30 A 및 0 A 의 전류를 인가하는 것이 바람직하다.
여기서, 상기 플라즈마 혼합 소스는 50 내지 70 sccm 유량의 Cl2, 50 내지 70 sccm 유량의 NF3, 40 내지 60 sccm 유량의 N2 및 2 내지 10 sccm 유량의 O2를 사용하는 것이 바람직하다.
다음에, 금속층(120)의 과도 식각 공정은 10 내지 30 sccm 유량의 Cl2 및 50 내지 70 sccm 유량의 CF4 플라즈마 소스를 사용하여 수행하는 것이 바람직하다.
도 3f를 참조하면, 금속층(120)을 마스크로 폴리실리콘층(110)을 식각한다. 이때, 30 내지 60mT의 압력, 600 내지 900W의 소스 파워, 10 내지 20W의 RF 바이어 스 파워에서 HBr 및 O2 플라즈마 소스를 사용하여 수행하며, 상기 챔버 내벽에 상부, 중앙부 및 하부의 코일에 각각 25 내지 30 A, 25 내지 30 A 및 0 A 의 전류를 인가하는 것이 바람직하다.
도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 도전 배선 형성 방법의 결과를 도시한 사진들이다.
도 4a 및 도 4b를 참조하면, 도전 배선 형성 후 평면 및 단면의 사진으로 탑 프로파일이 향상된 모습을 나타낸다.
하기 표 2를 참조하면, 셀 영역 및 주변 회로 영역의 ID 바이어스를 나타낸 것으로 패턴이 소한 영역의 바이어스와 밀한 영역의 바이어스의 차이가 0 이하로 종래에 비해 감소된 것을 알 수 있다.
셀영역 주변회로영역
DICD 116 138
FICD 119 138
Bias 3 0
본 발명에 따른 반도체 소자의 도전 배선 형성 방법은 3 종류의 챔버에서 진행하였던 공정을 인시투 공정으로 하나의 챔버에서 진행함에 따라 도전 배선 형성 공정 시간 및 장비 투자 비용이 감소되며, 도전 배선 형성시 탑 프로파일이 균일하게되어 CD 모니터링이 안정화되며, 하드 마스크층으로 사용되는 질화막의 손상이 방지되는 효과가 있다.
또한, ID 바이어스가 0 이하로 감소되면서 마스크 공정 및 포토 공정이 안정 화되어 동작 성능을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (20)

  1. (a) 반도체 기판 상부에 도전층 및 하드 마스크층을 형성하는 단계;
    (b) 상기 하드 마스크층 상부에 도전 배선을 정의하는 감광막 패턴을 형성하는 단계;
    (c) 상기 감광막 패턴을 마스크로 상기 하드 마스크층을 식각하고 상기 감광막 패턴을 제거하는 단계; 및
    (d) 상기 하드 마스크층을 마스크로 도전층을 식각하는 단계;
    를 포함하되, 상기 (c) 및 (d) 단계는 마이크로웨이브 ECR(Electron Cyclotron Resonance) 소스 플라즈마 챔버에서 인시투 (In-situ) 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 도전 배선은 워드 라인, 비트 라인 및 메탈 라인인 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
  3. (a) 반도체 기판 상부에 폴리실리콘층, 금속층 및 하드 마스크층을 형성하는 단계;
    (b) 상기 하드마스크층 상부에 워드 라인을 정의하는 감광막 패턴을 형성하는 단계;
    (c) 상기 감광막 패턴을 식각 마스크로 상기 하드마스크층을 식각하는 단계;
    (d) 상기 감광막 패턴을 제거하는 단계;
    (e) 상기 하드마스크층을 식각 마스크로 상기 금속층을 식각하는 단계; 및
    (f) 상기 폴리실리콘층을 식각하는 단계;
    를 포함하되, 상기 (c) 내지 (f) 단계는 마이크로웨이브 ECR(Electron Cyclotron Resonance) 소스 플라즈마 챔버에서 인시투 (In-situ) 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
  4. 제 3 항에 있어서,
    상기 챔버의 상부, 중앙부 및 하부의 양측에 각각 하나의 코일을 구비하는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
  5. 제 3 항에 있어서,
    상기 (c), (e) 및 (f) 단계는 각 단계에 과도 식각 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
  6. 제 3 항에 있어서,
    상기 하드 마스크층은 반사방지막 및 질화막의 적층구조로 형성되는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
  7. 제 3 항에 있어서,
    상기 (c) 단계는 5 내지 10mT의 압력, 800 내지 1500W의 ECR 소스 파워 및 30 내지 50W의 RF 바이어스 파워로 100 내지 150 sccm 유량의 SF6, CHF3 및 O2 의 플라즈마 혼합 소스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
  8. 제 7 항에 있어서,
    상기 플라즈마 혼합 소스는 SF6 : CHF3 가 1 ~ 2 : 10 의 유량비를 가지도록 하며, 상기 O2 플라즈마 소스는 2 내지 5 sccm의 유량으로 주입하는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
  9. 제 3 항에 있어서,
    상기 (c) 단계는 상기 상부, 중앙부 및 하부의 코일에 각각 25 내지 30 A, 25 내지 30 A 및 10 내지 15 A 의 전류를 인가하는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
  10. 제 5 항에 있어서,
    상기 (c) 단계의 과도 식각 공정은 80 내지 100W의 RF 바이어스 파워로 80 내지 120 sccm 유량의 NF3 플라즈마 소스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
  11. 제 5 항에 있어서,
    상기 (c) 단계의 과도 식각 공정 시 상부, 중앙부 및 하부의 코일에 각각 25 내지 30 A, 25 내지 30 A 및 0 A 의 전류를 인가하는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
  12. 제 3 항에 있어서,
    상기 (d) 단계는 7 내지 10mT의 압력, 600 내지 1000W의 소스 파워, 20 내지 40W의 RF 바이어스 파워로 수행하는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
  13. 제 3 항에 있어서,
    상기 (d) 단계는 상부, 중앙부 및 하부의 코일에 각각 25 내지 30 A, 25 내지 30 A 및 0 A 의 전류를 인가하는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
  14. 제 3 항에 있어서,
    상기 금속층은 텅스텐 실리사이드로 형성하는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
  15. 제 3 항에 있어서,
    상기 (e) 단계는 2 내지 4mT의 압력, 800 내지 1200W의 소스 파워, 40 내지 70W의 RF 바이어스 파워에서 Cl2, O2, N2 및 NF3 의 플라즈마 혼합 소스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
  16. 제 3 항에 있어서,
    상기 (e) 단계는 상부, 중앙부 및 하부의 코일에 각각 25 내지 30 A, 25 내지 30 A 및 0 A 의 전류를 인가하는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
  17. 제 16 항에 있어서,
    상기 플라즈마 혼합 소스는 50 내지 70 sccm 유량의 Cl2, 50 내지 70 sccm 유량의 NF3, 40 내지 60 sccm 유량의 N2 및 2 내지 10 sccm 유량의 O2를 사용하는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
  18. 제 5 항에 있어서,
    상기 (e) 단계의 과도 식각 공정은 10 내지 30 sccm 유량의 Cl2 및 50 내지 70 sccm 유량의 CF4 플라즈마 소스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
  19. 제 5 항에 있어서,
    상기 (f) 단계는 30 내지 60mT의 압력, 600 내지 900W의 소스 파워, 10 내지 20W의 RF 바이어스 파워에서 HBr 및 O2 플라즈마 소스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
  20. 제 3 항에 있어서,
    상기 (f) 단계는 상부, 중앙부 및 하부의 코일에 각각 25 내지 30 A, 25 내지 30 A 및 0 A 의 전류를 인가하는 것을 특징으로 하는 반도체 소자의 도전 배선 형성 방법.
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