KR20210059032A - 비트 라인 저항 감소를 위한 캡 층 - Google Patents

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Abstract

메모리 디바이스들, 및 메모리 디바이스들을 형성하는 방법들이 설명된다. 메모리 디바이스들은 적어도 하나의 필름 스택을 갖는 기판을 포함한다. 필름 스택은 기판 상의 폴리실리콘 층; 폴리실리콘 층 상의 비트 라인 금속 층; 비트 라인 금속 층 상의 캡 층; 및 캡 층 상의 하드마스크를 포함한다. 일부 실시예들의 메모리 디바이스는 폴리실리콘 층 상의 선택적 장벽 금속 층을 포함하고, 비트 라인 금속 층은 장벽 금속 층 상에 있다. 메모리 디바이스의 비트 라인을 제공하기 위해 하나 이상의 패턴들이 필름 스택의 필름들을 통해 전사되는, 전자 디바이스들을 형성하는 방법들이 설명된다.

Description

비트 라인 저항 감소를 위한 캡 층
[0001] 본 개시내용의 실시예들은 전자 디바이스들 및 전자 디바이스 제조 분야에 관한 것이다. 더욱 상세하게는, 본 개시내용의 실시예들은 감소된 저항을 갖는 비트 라인을 포함하는 전자 디바이스들 및 그 형성 방법들을 제공한다.
[0002] 현대 집적 회로들의 전기 전도성 인터커넥트 층들은 일반적으로, 매우 미세한 피치 및 고밀도를 갖는다. 궁극적으로 집적 회로의 금속성 인터커넥트 층을 형성하는 전구체 금속 필름 내의 작은 단일 결함이, 집적 회로의 동작 무결성을 심각하게 손상시키도록 그렇게 포지셔닝될 수 있다.
[0003] 비트 라인 스택 증착은 다수의 잠재적인 문제들을 겪는다. 금속 및 실리콘 나이트라이드 하드마스크의 형성시 경험되는 높은 증착 온도들에 기인하여, 이러한 하드마스크의 표면 반응이 발생할 수 있다. 비트 라인 내로의 실리콘의 상호 확산(inter-diffusion) 및 실리콘 나이트라이드 하드마스크 내로의 금속 원자들의 상호 확산에 기인하여, 비트 라인 저항은 증가할 수 있다. 부가적으로, 입자 성장(grain growth) 금속들은 고온 실리콘 나이트라이드 하드마스크 형성에 의해 유발되는 금속 표면 거칠기로 인해 사용하기 어려울 수 있다.
[0004] 그러므로, 더 낮은 비저항을 갖는 비트 라인들을 형성하는 방법들 및/또는 비트 라인 스택들이 당업계에 필요하다.
[0005] 본 개시내용의 하나 이상의 실시예들은, 상부에 적어도 하나의 필름 스택을 갖는 기판을 포함하는 메모리 디바이스들에 관한 것이다. 필름 스택은 기판 상의 폴리실리콘 층, 폴리실리콘 층 상의 비트 라인 금속 층, 비트 라인 금속 층 상의 캡 층 및 캡 층 상의 하드마스크를 포함한다.
[0006] 본 개시내용의 부가적인 실시예들은 메모리 디바이스를 형성하는 방법들에 관한 것이다. 전도성 층을 갖는 기판 ―전도성 층 상에 장벽 층이 있고, 장벽 층 상에 비트 라인 금속 층이 있음― 이 제공된다. 캡 층이 약 500 ℃ 이하의 온도에서 비트 라인 금속 층 상에 형성된다. 하드마스크가 약 650 ℃ 이상의 온도에서 캡 층 상에 형성된다. 하드마스크의 원소들이 비트 라인 금속 층 내로 이동(migrating)하는 것이 실질적으로 방지된다.
[0007] 본 개시내용의 추가적인 실시예들은 메모리 디바이스를 형성하는 방법들에 관한 것이다. 상부에 필름 스택을 갖는 기판이 제공된다. 필름 스택은 폴리실리콘 층, 폴리실리콘 층 상의 장벽 금속 층, 장벽 금속 층 상의 장벽 층, 장벽 층 상의 비트 라인 금속 층, 비트 라인 금속 층 상의 캡 층, 캡 층 상의 하드마스크, 하드마스크 상의 탄소 하드마스크, 탄소 하드마스크 상의 반사-방지 코팅(ARC; anti-reflective coating) 및 ARC 상의 패터닝된 스페이서 층을 포함한다. ARC, 탄소 하드마스크 및 하드마스크가 에칭되어, 캡 층이 노출된다. 캡 층, 비트 라인 금속 층, 장벽 층, 장벽 금속 층 및 폴리실리콘이 에칭되어, 복수의 DRAM 필름 스택들을 갖는 기판이 형성된다.
[0008] 본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략히 요약된 본 개시내용의 더욱 상세한 설명이 실시예들을 참조함으로써 이루어질 수 있으며, 이 실시예들 중 일부는 첨부된 도면들에서 예시된다. 그러나, 첨부된 도면들이 본 개시내용의 통상적인 실시예들만을 예시하며 이에 따라 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 동일하게 유효한 실시예들을 허용할 수 있기 때문이다. 본원에서 설명되는 실시예들은, 첨부된 도면(drawing)들의 도해(figure)들에서 제한이 아닌 예로서 예시되고, 이 첨부된 도면들에서, 동일한 참조 부호들은 유사한 엘리먼트들을 표시한다.
[0009] 도 1은 본 개시내용의 하나 이상의 실시예들에 따른, 개선된 특성들을 갖는 DRAM 메모리 내의 동적 메모리 셀의 회로도를 예시하고;
[0010] 도 2는 하나 이상의 실시예들에 따른 필름 스택의 개략도를 예시하고;
[0011] 도 3은 하나 이상의 실시예들에 따른, 필름 스택을 형성하기 위한 흐름도 방법을 예시하고;
[0012] 도 4는 하나 이상의 실시예들에 따른, 전자 디바이스를 형성하기 위한 흐름도 방법을 예시하며; 그리고
[0013] 도 5a 내지 도 5j는 본 개시내용의 하나 이상의 실시예들에 따른, 전자 디바이스를 형성하기 위한 프로세스의 개략도를 도시한다.
[0014] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용이 다음의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것이 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하며, 다양한 방식들로 수행되거나 또는 실시될 수 있다.
[0015] 감소된 저항을 갖는 비트 라인 스택들을 형성하기 위한 방법들 및 비트 라인 스택들이 제공된다. 본 개시내용의 하나 이상의 실시예들은 유리하게는, 노드들을 축소시키기 위한 필요에도 불구하고 비저항 감소 문제를 해결한다. 일부 실시예들에서, 비트 라인의 비저항은, 기존의 비트 라인 금속들과의 더 깨끗한 인터페이스들을 제공함으로써 그리고 비트 라인 금속을 변경함으로써 감소된다. 본 개시내용의 일부 실시예들은 유리하게는, 비트 라인 금속의 선정에서의 유연성; 실리콘 나이트라이드 하드마스크 증착을 위한 온도의 유연성; 깨끗한 금속-유전체 인터페이스들을 보장하여서, 더 낮은 비저항을 야기하는 것; 또는 새로운 비트 라인 금속들에 의한 고온 실리콘 나이트라이드 하드마스크 증착 챔버의 오염 위험을 최소화하거나 또는 제거하는 것 중 하나 이상을 제공한다.
[0016] 본 개시내용의 일부 실시예들은, 선정 금속이 입자 성장 특성들을 나타낼 때 비트 라인 금속 표면의 거칠어짐을 방지하기 위해 캡 층을 사용하는 저온 증착 방법들을 제공한다. 일부 실시예들에서, 고밀도 비-다공성 필름들은, 상승된 온도들에서 우수한 확산 장벽들로서 작용하기 위해 사용된다. 일부 실시예들은, 비트 라인 금속 및 SiN 하드마스크에 대한 우수한 확산 장벽으로서 작용함으로써 RC 시간 상수에 대한 악영향을 최소화하거나 또는 제거하기 위한 캡 필름으로서 작용하는 유전체 재료들, 이를테면, 실리콘 나이트라이드(SiN) 또는 실리콘 카보나이트라이드(SiCN)를 제공한다. RC 시간 상수는, 저항기를 통해 커패시터를 완전 충전 비율로 충전하거나 또는 커패시터를 초기 전압의 일부(fraction)로 방전하는 것과 연관된 시간이다. RC 시간 상수는, 회로 저항과 회로 커패시턴스의 곱(product)과 동일하다. 본 개시내용의 일부 실시예들은 유리하게는, 저온들(예컨대, 500 ℃ 미만)에서 증착 프로세스들을 제공한다. 일부 실시예들은, 필름 증착 동안 표면 반응들을 최소화하거나 또는 제거하기 위해 기본 비트 라인 금속들과 호환가능한 증착 프로세스들을 제공한다.
[0017] 본 개시내용의 하나 이상의 실시예들은 일반적으로, 비트 라인 구조들 및/또는 게이트 스택들로 구현될 수 있는, 박막 내화성 금속(예컨대, 텅스텐)으로 형성된 하나 이상의 저-비저항 피처(feature)들을 포함하는 구조들을 제공한다. 일부 실시예들은 비트 라인 스택들을 형성하기 위한 방법들을 포함한다. 예로서, 본 개시내용의 실시예들에 따라 형성된 비트 라인 스택 구조는 DRAM 타입 집적 회로와 같은 메모리 타입 반도체 디바이스일 수 있다.
[0018] 도 1은 DRAM 메모리들에서 사용될 수 있는 것과 같은, 1 트랜지스터 1 커패시터 셀(one transistor one capacitor cell)의 개략적인 회로도를 예시한다. 도 1에 묘사된 메모리 셀은 저장 커패시터(110) 및 선택 트랜지스터(120)를 포함한다. 선택 트랜지스터(120)는 전계 효과 트랜지스터로서 형성되고, 제1 소스/드레인 전극(121) 및 제2 소스/드레인 전극(123)을 가지며, 이러한 제1 소스/드레인 전극(121)과 제2 소스/드레인 전극(123) 사이에 활성 구역(122)이 배열된다. 활성 구역(122) 상에는 게이트 절연 층 또는 유전체 층(124), 통상적으로 열 성장 옥사이드 그리고 게이트 전극/금속(125)(메모리 디바이스들에서 워드 라인으로 불림)이 있으며, 이들은 함께, 플레이트 커패시터처럼 작용하며, 제1 소스/드레인 전극(121)과 제2 소스/드레인 전극(123) 사이에 전류 전도 채널을 형성하거나 또는 차단하기 위하여 활성 구역(122) 내의 전하 밀도에 영향을 줄 수 있다.
[0019] 선택 트랜지스터(120)의 제2 소스/드레인 전극(123)은 금속 라인(114)을 통해 저장 커패시터(110)의 제1 전극(111)에 연결된다. 저장 커패시터(110)의 제2 전극(112)은 차례로, 커패시터 플레이트에 연결되고, 이러한 커패시터 플레이트는 DRAM 메모리 셀 어레인지먼트(arrangement)의 저장 커패시터들에 대해 공통일 수 있다. 저장 커패시터(110)의 제2 전극(112)은 금속 라인(115)을 통해 전기 접지에 연결될 수 있다. 선택 트랜지스터(120)의 제1 소스/드레인 전극(121)은 더욱이, 전하들의 형태로 저장 커패시터(110)에 저장된 정보가 기록 및 판독될 수 있도록 하기 위하여 비트 라인(116)에 연결된다. 기록 또는 판독 동작은 선택 트랜지스터(120)의 워드 라인(117) 또는 게이트 전극(125), 및 제1 소스/드레인 전극(121)에 연결된 비트 라인(116)을 통해 제어된다. 기록 또는 판독 동작은, 제1 소스/드레인 전극(121)과 제2 소스/드레인 전극(123) 사이의 활성 구역(122)에 전류 전도 채널을 생성하기 위한 전압을 인가함으로써 발생한다.
[0020] 도 2는 본 개시내용의 하나 이상의 실시예에 따른, 메모리 디바이스(200)의 일부분을 예시한다. 도 3은 도 2에 예시된 메모리 디바이스(200)를 형성하기 위한 예시적인 프로세싱 방법(300)을 예시한다. 당업자는, 도면들에 예시되는 필름 스택들이 메모리 디바이스의 예시적인 부분(비트 라인 부분)임을 인식할 것이다.
[0021] 도 2 및 도 3을 참조하면, 메모리 디바이스(200)의 형성은, 동작(310)에서, 기판(210)을 제공하는 것을 포함하고, 이 기판(210) 상에, 필름 스택(205)이 형성될 수 있다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "제공된" 것이란 용어는, 기판이 프로세싱을 위해 이용가능해지는 것(예컨대, 프로세싱 챔버에 포지셔닝되는 것)을 의미한다.
[0022] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이란 용어는 프로세스가 작용하는 표면 또는 표면의 일부분을 지칭한다. 또한, 문맥이 명확하게 달리 표시하지 않는 한, 기판에 대한 언급은 기판의 일부분만을 지칭할 수 있다는 것이 당업자들에 의해 이해될 것이다. 부가적으로, 기판 상에 증착하는 것에 대한 언급은, 베어(bare) 기판, 그리고 하나 이상의 필름들 또는 피처들이 상부에 증착되어 있거나 또는 형성되어 있는 기판 둘 모두를 의미할 수 있다.
[0023] 본원에서 사용되는 "기판"은, 제작 프로세스 동안 필름 프로세싱이 수행되는, 임의의 기판 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 실리콘, 실리콘 옥사이드, 스트레인드(strained) 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 옥사이드들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 아세나이드, 유리, 사파이어와 같은 재료들, 그리고 금속들, 금속 나이트라이드들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함(이에 제한되지 않음)한다. 기판들은 기판 표면을 폴리싱, 에칭, 환원, 산화, 수산화, 어닐링 및/또는 베이킹하기 위한 전처리 프로세스에 노출될 수 있다. 기판 자체의 표면 상에 직접적으로 필름 프로세싱하는 것 이외에도, 본 개시내용에서, 개시된 필름 프로세싱 단계들 중 임의의 필름 프로세싱 단계는 또한, 아래에서 더욱 상세히 개시되는 바와 같이 기판 상에 형성된 하부층(under-layer)에 대해 수행될 수 있으며, "기판 표면"이란 용어는 맥락이 표시할 때 그러한 하부층을 포함하는 것으로 의도된다. 따라서, 예컨대, 필름/층 또는 부분 필름/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 필름/층의 노출된 표면이 기판 표면이 된다.
[0024] 일부 실시예들에서, 제공되는 기판(210)은, 폴리실리콘 층(215) 및 비트 라인 금속 층(240)을 포함하는 필름 스택(205)을 포함한다. 일부 실시예들에서, 제공되는 기판(210)은 폴리실리콘 층(215)을 포함하며, 비트 라인 금속 층(240)은 방법(300)의 일부로서 형성된다.
[0025] 일부 실시예들에서, 기판(210)은 실리콘 웨이퍼 상의 옥사이드 층(미도시)을 포함한다. 일부 실시예들에서, 옥사이드 층은 실리콘 웨이퍼 상에 형성된 천연(native) 옥사이드이다. 일부 실시예들에서, 옥사이드 층은 실리콘 웨이퍼 상에 의도적으로 형성되고, 천연 옥사이드 필름의 두께보다 더 큰 두께를 갖는다. 옥사이드 층은, 열 산화, 플라즈마 산화, 및 대기 조건들에 대한 노출을 포함(그러나, 이에 제한되지 않음)하는, 당업자에게 알려진 임의의 적절한 기법에 의해 형성될 수 있다.
[0026] 일부 실시예들에서, 동작(310)에서 제공되는 기판(210)은 폴리실리콘 층(215) 상의 장벽 금속 층(220)(전도성 층으로 또한 지칭됨)을 더 포함한다. 장벽 금속 층(220)은 임의의 적절한 전도성 재료일 수 있다. 일부 실시예들에서, 장벽 금속 층(220)은 티타늄(Ti), 탄탈럼(Ta), 티타늄 실리사이드(TiSi) 또는 탄탈럼 실리사이드(TaSi) 중 하나 이상을 포함한다. 일부 실시예들에서, 장벽 금속 층(220)은 티타늄을 포함한다. 일부 실시예들에서, 장벽 금속 층(220)은 티타늄을 필수구성으로 포함한다. 일부 실시예들에서, 장벽 금속 층(220)은 티타늄을 포함하거나 또는 티타늄을 필수구성으로 포함한다. 일부 실시예들에서, 장벽 금속 층(220)은 티타늄 실리사이드를 포함하거나 또는 티타늄 실리사이드를 필수구성으로 포함한다. 일부 실시예들에서, 장벽 금속 층(220)은 탄탈럼 실리사이드를 포함하거나 또는 탄탈럼 실리사이드를 필수구성으로 포함한다. 이러한 방식으로 사용되는 바와 같이, "필수구성으로 포함한다"란 용어는, 원자 기준으로 대상 필름의 약 95%, 98%, 99% 또는 99.9% 이상이 진술된 원소 또는 조성(composition)이라는 것을 의미한다. 예컨대, 티타늄을 필수구성으로 포함하는 장벽 금속 층(220)은, 증착된 티타늄이 약 95%, 98%, 99% 또는 99.5% 이상인 필름을 갖는다.
[0027] 일부 실시예들에서, 동작(310)에서 제공되는 기판(210)은 전도성 층(장벽 금속 층(220)) 상의 장벽 층(230)을 더 포함한다. 장벽 층(230)은 장벽 금속 층(220)과 비트 라인 금속 층(240) 사이에 형성될 수 있다. 일부 실시예들에서, 방법(300)은, 동작(310) 전에, 비트 라인 금속 층(240)이 장벽 층(230) 상에 형성되는 동작을 포함한다. 장벽 층(230)은 임의의 적절한 장벽 층 재료일 수 있다. 일부 실시예들에서, 장벽 층(230)은 장벽 금속 층(220)의 나이트라이드 또는 옥사이드 중 하나 이상을 포함한다. 일부 실시예들에서, 장벽 층(230)은 장벽 금속 층(220)의 나이트라이드를 필수구성으로 포함한다. 예컨대, 티타늄 나이트라이드를 필수구성으로 포함하는 장벽 층(230)은, 필름 내의 티타늄 원자와 질소 원자의 합이, 증착된 원자 기준으로 장벽 층(230)의 약 95%, 98%, 99% 또는 99.5% 이상을 차지한다는 것을 의미한다.
[0028] 일부 실시예들에서, 장벽 금속 층(220)은 티타늄(Ti)을 포함하고, 장벽 층(230)은 티타늄 나이트라이드(TiN)를 포함한다. 일부 실시예들에서, 장벽 금속 층(220)은 티타늄을 필수구성으로 포함하고, 장벽 층(230)은 티타늄 나이트라이드를 필수구성으로 포함한다. 하나 이상의 실시예들에서, 장벽 금속 층(220)은 코발트(Co), 구리(Cu), 니켈(Ni), 루테늄(Ru), 망간(Mn), 은(Ag), 금(Au), 백금(Pt), 철(Fe), 몰리브덴(Mo), 로듐(Rh), 티타늄(Ti), 탄탈럼(Ta), 실리콘(Si) 또는 텅스텐(W) 중 하나 이상으로부터 선택된 금속을 포함한다. 하나 이상의 특정 실시예들에서, 장벽 금속 층(220)(전도성 재료)은 티타늄(Ti), 구리(Cu), 코발트(Co), 텅스텐(W) 또는 루테늄(Ru) 중 하나 이상을 포함한다. 일부 실시예들에서, 장벽 층(230)은 장벽 금속 층(220) 내의 금속의 나이트라이드, 옥시나이트라이드, 카보나이트라이드 또는 옥시카보나이트라이드를 포함한다. 일부 실시예들에서, 장벽 금속 층(220)은 탄탈럼 또는 탄탈럼 실리사이드를 포함(또는 필수구성으로 포함)하고, 장벽 층(230)은 탄탈럼 나이트라이드를 포함(또는 필수구성으로 포함)한다. 일부 실시예들에서, 장벽 금속 층(220)은 티타늄 또는 티타늄 실리사이드를 포함(또는 필수구성으로 포함)하고, 장벽 층(230)은 티타늄 나이트라이드를 포함(또는 필수구성으로 포함)한다.
[0029] 일부 실시예들에서, 비트 라인 금속 층(240)은 방법(300)의 동작(310)에서 제공되는 기판에 포함된다. 비트 라인 금속 층(240)은 당업자에게 알려진 임의의 적절한 기법에 의해 증착될 수 있다. 일부 실시예들에서, 비트 라인 금속 층(240)은 텅스텐(W), 루테늄(Ru), 이리듐(Ir), 백금(Pt), 로듐(Rh) 또는 몰리브덴(Mo) 중 하나 이상을 포함한다. 일부 특정 실시예들에서, 비트 라인 금속 층(240)은 루테늄 또는 텅스텐 중 하나 이상을 포함하거나 또는 필수구성으로 포함한다.
[0030] 비트 라인 금속 층(240)의 두께는 변화될 수 있다. 일부 실시예들에서, 비트 라인 금속 층(240)은 약 100 Å 내지 약 300 Å 범위, 또는 약 120 Å 내지 약 250 Å 범위, 또는 약 140 Å 내지 약 200 Å 범위, 또는 약 160 Å 내지 약 180 Å 범위의 두께를 갖는다.
[0031] 비트 라인 금속 층(240)은 당업자에게 알려진 임의의 적절한 기법에 의해 증착될 수 있다. 일부 실시예들에서, 비트 라인 금속 층(240)은 화학 기상 증착, 원자 층 증착 또는 물리 기상 증착 중 하나 이상에 의해 증착된다.
[0032] 동작(320)에서, 캡 층(250)이 비트 라인 금속 층(240) 상에 형성된다. 일부 실시예들의 캡 층(250)은, 통상적으로 후속 하드마스크(260) 층의 형성에 사용될 온도보다 더 낮은 온도에서 증착된다. 어떤 특정 동작 이론에도 얽매이지 않고, 더 낮은 증착 온도는 비트 라인 금속 층(240) 내로의 캡 층(250) 원소들의 확산을 최소화하는 것으로 여겨진다. 일부 실시예들에서, 캡 층(250)의 저온 증착은 비트 라인 금속 층(240) 인터페이스에서의 입자 성장을 최소화하고 결과적인 비트 라인 금속 층(240)의 비저항에 대한 입자 사이즈 및 거칠기의 영향을 최소화하는 것으로 여겨진다.
[0033] 캡 층(250)은 당업자에게 알려진 임의의 적절한 기법에 의해 증착될 수 있다. 일부 실시예들에서, 캡 층(250)은 화학 기상 증착 또는 원자 층 증착 중 하나 이상에 의해 증착된다.
[0034] 일부 실시예들의 캡 층(250)은 후속 하드마스크(260)와 동일한 화합물을 포함한다. 일부 실시예들에서, 캡 층(250)은 실리콘 나이트라이드, 실리콘 카보나이트라이드 또는 실리콘 카바이드 중 하나 이상을 포함한다. 일부 실시예들에서, 캡 층(250)은 실리콘 나이트라이드를 필수구성으로 포함한다. 일부 실시예들에서, 캡 층(250)은 실리콘 카보나이트라이드를 필수구성으로 포함한다. 일부 실시예들에서, 캡 층(250)은 실리콘 카바이드를 필수구성으로 포함한다.
[0035] 캡 층(250)의 두께는 하드마스크(260)의 고온 형성의 영향을 최소화하도록 변화될 수 있다. 일부 실시예들에서, 캡 층(250)은 약 30 Å 내지 약 50 Å 범위의 두께를 갖는다.
[0036] 캡 층(250)의 증착 온도는, 예컨대, 형성되고 있는 디바이스의 열 버짓(thermal budget)을 보존하도록 제어될 수 있다. 일부 실시예들에서, 캡 층(250)은 약 500 ℃, 또는 약 450 ℃, 또는 약 400 ℃, 또는 약 350 ℃, 또는 약 300 ℃ 이하의 온도에서 형성된다. 일부 실시예들에서, 캡 층(250)은 약 350 ℃ 내지 약 550 ℃ 범위, 또는 약 400 ℃ 내지 약 500 ℃ 범위의 온도에서 형성된다.
[0037] 동작(330)에서, 하드마스크(260)가 캡 층(250) 상에 형성된다. 일부 실시예들의 하드마스크(260)는 약 600 ℃, 약 650 ℃, 약 700 ℃ 또는 약 750 ℃를 초과하는 온도의 노(furnace)에서 형성된다.
[0038] 일부 실시예들에서, 하드마스크(260)는 캡 층(250)과 동일한 조성을 포함한다. 일부 실시예들에서, 캡 층(250) 및 하드마스크(260)는 실리콘 나이트라이드, 실리콘 옥사이드 또는 실리콘 나이트라이드를 포함하거나 또는 필수구성으로 포함한다. 일부 실시예들에서, 하드마스크(260)는 캡 층(250)과 상이한 밀도를 갖는다. 일부 실시예들에서, 하드마스크(260)는 캡 층(250)과 상이한 다공성을 갖는다. 일부 실시예들에서, 하드마스크(260)는 캡 층(250)과 상이한 증착 온도를 갖는다.
[0039] 일부 실시예들에서, 비트 라인 금속 층(240)은 텅스텐을 포함하거나 또는 텅스텐을 필수구성으로 포함하고, 캡 층(250) 또는 하드마스크(260) 중 하나 이상은 실리콘 나이트라이드를 포함하거나 또는 실리콘 나이트라이드를 필수구성으로 포함한다. 일부 실시예들에서, 비트 라인 금속 층(240)은 루테늄을 포함하거나 또는 루테늄을 필수구성으로 포함하고, 캡 층(250) 또는 하드마스크(260) 중 하나 이상은 실리콘 옥사이드 또는 실리콘 나이트라이드를 포함하거나 또는 실리콘 옥사이드 또는 실리콘 나이트라이드를 필수구성으로 포함한다.
[0040] 일부 실시예들에서, 하드마스크(260)의 원소들은 비트 라인 금속 층(240) 내로의 이동이 실질적으로 방지된다. 예컨대, 하드마스크(260)가 실리콘 및 질소 원자들을 포함하는 경우, 실리콘 또는 질소 원자들은 비트 라인 금속 층(240) 내로의 이동이 실질적으로 방지된다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 방지된다"란 용어는 하드마스크(260) 원소들의 약 10% 또는 5% 이하가 캡 층(250)을 통해 비트 라인 금속 층(260) 내로 이동하는 것을 의미한다.
[0041] 본 개시내용의 부가적인 실시예들은 메모리 디바이스를 형성하는 방법들에 관한 것이다. 당업자는 설명되는 방법들이 완성된 메모리 디바이스의 일부일 수 있는 메모리 디바이스의 일부분(예컨대, 비트 라인)을 형성할 수 있다는 것을 인식할 것이다. 도 4는 메모리 디바이스를 형성하기 위한 예시적인 방법(400)에 대한 프로세스 흐름을 예시한다. 도 5a 내지 도 5j는 도 4에 따른 방법(400)에 따른 전자 디바이스(500)(도 5j 참조)의 형성 동안 다양한 층들 및 필름들의 개략도들을 도시한다. 당업자는, 방법(400)이 기판 및 기판 상의 필름들/층들의 다양한 구성들로 시작할 수 있다는 것을 인식할 것이다. 예컨대, 방법(400)은 도 5b 내지 도 5i 중 임의의 도면에서 예시된 구성으로 시작할 수 있는데, 도 5j에서 예시된 전자 디바이스(500)에서 끝난다. 설명되는 필름들/층들은 도 2와 관련하여 설명된 필름들/층들과 동일할 수 있으며, 필름들/층들을 설명하기 위해 사용되는 참조 번호들은 도 2의 실시예의 참조 번호들과 일치한다.
[0042] 동작(410)에서, 기판(210)이 프로세싱을 위해 제공된다. 도 5a에 도시된 바와 같이, 기판(210)은 상부에 형성된 필름 스택(204)을 갖는다. 도 5a에 도시된 바와 같이, 필름 스택(204)은 도 2에서 예시된 필름 스택(205)을 포함하는데, 부가적인 층들/필름들이 필름 스택(205) 상에 형성되어 있다. 일부 실시예들에서, 필름 스택(204)은 기판(210) 상에 또는 기판(210) 바로 위에 폴리실리콘 층(215)을 포함한다. 이러한 방식으로 사용되는 바와 같이, "바로 위에"란 용어는 대상 필름들이 개재 층들 또는 필름들 없이 형성된다는 것을 의미한다. 당업자는, 다른 필름/층 "상에" 있는 것으로서 설명되는 필름들/층들 중 임의의 필름/층이 "다른 필름/층 바로 위에" 있을 수 있거나 또는 개재 층들을 가질 수 있다는 것을 인식할 것이다.
[0043] 선택적 장벽 금속 층(220)이 폴리실리콘 층(215) 상에, 또는 폴리실리콘 층(215) 바로 위에 있다. 일부 실시예들에서, 필름 스택(204)에는 장벽 금속 층(220)이 없다. 선택적 장벽 층(230)이 선택적 장벽 금속 층(220) 상에, 선택적 장벽 금속 층(220) 바로 위에, 또는 폴리실리콘 층(215) 바로 위에 있을 수 있다. 비트 라인 금속 층(240)이 선택적 장벽 층(230) 상에, 또는 선택적 장벽 층(230) 바로 위에, 또는 장벽 금속 층(220) 바로 위에, 또는 폴리실리콘 층(215) 바로 위에 있다. 캡 층(250)이 비트 라인 금속 층(240) 상에, 또는 비트 라인 금속 층(240) 바로 위에 있다. 하드 마스크(260)가 캡 층(250) 상에, 또는 캡 층(250) 바로 위에 있다.
[0044] 일부 실시예들의 필름 스택(204)은 탄소 하드마스크(270), ARC(anti-reflective coating)(280) 또는 스페이서 층(290) 중 하나 이상을 더 포함한다. 일부 실시예들에서, 탄소 하드마스크(270)는 하드마스크(260) 상에 또는 하드마스크(260) 바로 위에 형성된다. 탄소 하드마스크(270)는 디바이스 패터닝을 위한 하드마스크로서 사용될 수 있는 임의의 적절한 탄소 함유 재료일 수 있다. 일부 실시예들에서, 탄소 하드마스크(270)는 고밀도 탄소 필름을 포함한다.
[0045] 일부 실시예들에서, 탄소 하드마스크(270)는 다이아몬드-유사 탄소 재료를 포함한다. 다이아몬드-유사 탄소 재료들의 경우, 추구되는 벌크 특성들은 높은 밀도 및 모듈러스(예컨대, 더욱 다이아몬드와 유사한 더 높은 sp3 함량) 및 (예컨대, -500 Mpa 미만의) 낮은 응력을 포함(이에 제한되지 않음)할 수 있다. 다이아몬드-유사 탄소 필름들의 일부 실시예들은 (예컨대, 1.8 g/cc를 초과하는) 고밀도, (예컨대, 150 GPa를 초과하는) 높은 모듈러스 및/또는 (예컨대, -500 MPa 미만의) 낮은 응력 중 하나 이상을 갖는다. 일부 실시예들에서, 탄소 하드마스크(270)는 낮은 응력 및 높은 sp3 탄소 함량을 갖는다.
[0046] 탄소 하드마스크(270)는 당업자에게 알려진 임의의 적절한 프로세스에 의해 형성될 수 있다. 탄소 하드마스크(270)는, 예컨대, 형성되고 있는 디바이스의 열 버짓, 형성에 사용되는 프로세스 및/또는 필름의 형성에 사용되는 반응성 종(species)에 따라 임의의 적절한 온도에서 형성될 수 있다.
[0047] 일부 실시예들에서, ARC(anti-reflective coating)(280)는 탄소 하드마스크(270) 상에 또는 탄소 하드마스크(270) 바로 위에 형성된다. 일부 실시예들에서, ARC(280)는, 개재 탄소 하드마스크(270) 없이, 하드마스크(260) 바로 위에 형성된다. 일부 실시예들의 반사-방지 코팅(280)은 SiARC(silicon ARC), BARC(bottom ARC) 또는 DARC(dielectric ARC) 중 하나 이상을 포함한다. 일부 실시예들에서, ARC(280)가 하드마스크(260) 바로 위에 있고 탄소 하드마스크(270)가 ARC(280)에 바로 위에 있도록, ARC(280)와 탄소 하드마스크(270)는 반전된다.
[0048] ARC(280)는 당업자에게 알려진 임의의 적절한 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, ARC(280)는 마이크로전자 디바이스 제조 분야의 당업자에게 알려진 증착 기법들, 이를테면, "CVD(chemical vapor deposition)", "PVD(physical vapor deposition)", "MBE(molecular beam epitaxy)", "MOCVD(metalorganic chemical vapor deposition)", "ALD(atomic layer deposition)", 스핀-온 또는 다른 절연 증착 기법들 중 하나(이에 제한되지 않음)를 사용하여 증착된다.
[0049] 패터닝된 스페이서 층(290)이 ARC(280) 상에 또는 ARC(280) 바로 위에 있다. 일부 실시예들에서, 패터닝된 스페이서 층(290)은, 탄소 하드마스크(270) 아래에 ARC(280)가 있든 없든, 탄소 하드마스크(270) 바로 위에 있다. 패터닝된 스페이서 층(290)의 패턴은, 리소그래피를 포함(그러나, 이에 제한되지 않음)하여, 당업자에게 알려진 임의의 적절한 패터닝 기법에 의해 형성될 수 있다. 패터닝된 스페이서 층(290)은, ARC(280)의 최상부 표면(282) 또는 탄소 하드마스크(270)의 최상부 표면(272)의 일부분들을 노출시키는 패턴을 갖는다.
[0050] 동작(420)에서, 필름 스택(204)은 도 5d에 도시되는 바와 같이 캡 층(250)을 노출시키기 위해 에칭된다. 동작(420)은 캡 층(250)을 노출시키기 위해 ARC(280), 탄소 하드마스크(270) 및 하드마스크(260)를 에칭하기에 충분한 임의의 수의 프로세스들을 포함할 수 있다. 당업자는 도 4의 프로세스가 단지 하나의 가능한 프로세스 및 일련의 동작들을 표현할 뿐이라는 것을 인식할 것이다.
[0051] 예시된 실시예에서, 동작(422)에서, 패터닝된 스페이서 층(290)의 패턴이 ARC(280)로 전사되어, 도 5b에 도시된 바와 같이, 패터닝된 ARC(281)가 형성된다. 패턴은, 등방성 에칭을 포함(그러나, 이에 제한되지 않음)하여, 당업자에게 알려진 임의의 적절한 기법에 의해 ARC(280)로 전사될 수 있다. 패터닝된 ARC(281)의 패턴은 패터닝된 스페이서 층(290)의 패턴과 본질적으로 동일하고, 탄소 하드마스크(270)의 최상부 표면(272)을 노출시킨다. 이러한 방식으로 사용되는 바와 같이, "본질적으로 동일하다"란 용어는, 당업자에 의해 이해될 바와 같이, 전사된 패턴이 소스 패턴과 정렬되고 약간의 불완전함들이 전사되는 것을 허용하는 것을 의미한다. 이전 패턴과 "동일한" 패턴들에 대한 언급은 또한, 작은 변형(variation)들 및 불완전함들이 예상되고 본 개시내용의 범위 내에 있다는 것을 인식한다. 일부 실시예들에서, ARC(280)가 패터닝된 스페이서 층(290)을 통해 에칭되어, 패터닝된 ARC(281)가 형성된다.
[0052] 도 5b에 도시된 바와 같이, 패터닝된 스페이서 층(290)이 높이(두께)가 감소되어, 감소된 패터닝된 스페이서 층(291)이 형성된다. 패터닝된 스페이서 층의 두께의 감소는 패턴 전사와 동시에, 또는 별개의 프로세스에서 발생할 수 있다. 일부 실시예들에서, 패터닝된 스페이서 층(290)이 ARC(280)와 동시에 에칭되어, 감소된 패터닝된 스페이서 층(291) 및 패터닝된 ARC(281)가 형성된다. 일부 실시예들에서, 패터닝된 스페이서 층(290)은 패턴 전사 프로세스 동안 완전히 제거된다.
[0053] 동작(424)에서, 도 5c에 도시된 바와 같이, 패터닝된 ARC(281)의 패턴이 탄소 하드마스크(270) 내로 전사되어, 패터닝된 탄소 하드마스크(271)가 형성된다. 패터닝된 탄소 하드마스크(271)의 패턴은 패터닝된 ARC(281)의 패턴과 본질적으로 동일하고, 하드마스크(260)의 최상부 표면(262)을 노출시킨다. 패턴은, 등방성 에칭, 선택적 에칭 또는 이방성 에칭을 포함(그러나, 이에 제한되지 않음)하여, 당업자에게 알려진 임의의 적절한 기법에 의해 탄소 하드마스크(270)로 전사될 수 있다.
[0054] 예시된 프로세스에서, 감소된 패터닝된 스페이서 층(291)은 탄소 하드마스크(270) 내로의 패턴 전사로 제거된다. 감소된 패터닝된 스페이서 층(291)의 제거는 패턴 전사와 동일한 프로세스 또는 상이한 프로세스에서 발생할 수 있다.
[0055] 동작(426)에서, 도 5d에 도시된 바와 같이, 패터닝된 탄소 하드마스크(271)의 패턴이 하드마스크(260) 내로 전사되어, 패터닝된 하드마스크(261)가 형성되고 캡 층(250)의 최상부 표면(252)이 노출된다. 패턴은, 등방성 에칭, 선택적 에칭 또는 이방성 에칭을 포함(그러나, 이에 제한되지 않음)하여, 당업자에게 알려진 임의의 적절한 기법에 의해, 패터닝된 탄소 하드마스크(271)로부터 패터닝된 하드마스크(261)로 전사될 수 있다.
[0056] 도 5d에서 예시된 실시예에서, 패터닝된 탄소 하드마스크(271)의 두께가 감소되어, 감소된 패터닝된 탄소 하드마스크(273)가 형성된다. 일부 실시예들에서, 패터닝된 탄소 하드마스크(271)의 두께를 감소시키는 것은 패턴을 하드마스크(270)로 전사하는 것과 동시에 발생한다. 일부 실시예들에서, 패터닝된 탄소 하드마스크(271)의 두께를 감소시키는 것은 패턴 전사와 별개의 프로세스에서 발생한다.
[0057] 선택적인 동작(430)에서, 패터닝된 하드마스크(261)의 개별 맨드릴들(265)의 폭(W1)은 더 작은 폭(W2)으로 감소된다. 도 5e에 도시된 바와 같이, 트리밍된 맨드릴들(266)은 감소된 패터닝된 탄소 하드마스크(272)의 폭(W1)보다 더 작은 폭(W2)을 갖는다. 맨드릴들(265)의 폭을 트리밍하는 것은, 플라즈마 노출을 포함(그러나, 이에 제한되지 않음)하여, 당업자에게 알려진 임의의 적절한 트리밍 프로세스에 의해 수행될 수 있다.
[0058] 동작(435)에서, 도 5f에 도시된 바와 같이, 감소된 패터닝된 탄소 하드마스크(272)는 트리밍된 패터닝된 하드마스크(263)로부터 제거되거나, 또는 (트리밍 동작(430)이 생략된 경우) 패터닝된 하드마스크(261)로부터 제거된다. 감소된 패터닝된 탄소 하드마스크(272)의 제거는, 선택적 에칭을 포함(그러나, 이에 제한되지 않음)하여, 당업자에게 알려진 임의의 적절한 프로세스에 의해 수행될 수 있다.
[0059] 동작(440)에서, 도 5j에 도시된 바와 같이, 복수의 DRAM 필름 스택들(205)을 갖는 기판(210)이 형성된다. 복수의 DRAM 필름 스택들(205)을 갖는 기판(210)에 도달하기 위해, 캡 층(250), 비트 라인 금속 층(240), 장벽 층(230), 장벽 금속 층(220) 및 폴리실리콘 층(215)이 에칭된다.
[0060] 동작(442)에서, 도 5g에 도시된 바와 같이, 트리밍된 패터닝된 하드마스크(263)의 패턴이 캡 층(250) 및 비트 라인 금속 층(240)으로 전사되어, 각각, 패터닝된 캡 층(251) 및 패터닝된 비트 라인 금속 층(241)이 형성된다. 도 5d의 맨드릴(265)이 트리밍되지 않은 경우, 패터닝된 하드마스크(261)의 패턴은 캡 층(250) 및 비트 라인 금속 층(240)으로 전사된다. 프로세스들의 차이는 패턴 맨드릴들의 폭이다.
[0061] 예시된 실시예는, 동시적인, 캡 층(250) 및 비트 라인 금속 층(240)으로의 패턴 전사를 도시한다. 방법(400)은 패턴 전사들이 동작들(442 및 444)로 분할되는 것을 도시한다. 일부 실시예들에서, 동작(442)에서와 같이, 패턴이 캡 층(250)으로 전사되어, 패터닝된 캡 층(251)이 형성되고 비트 라인 금속 층(240)의 최상부 표면(미도시)이 노출된다. 그런 다음, 패터닝된 캡 층(251)의 패턴은, 동작(444)에서와 같이, 비트 라인 금속 층(240)으로 전사되어, 패터닝된 비트 라인 금속 층(241)이 형성될 수 있다.
[0062] 도 5g에서 예시되는 실시예에서, 패터닝된 하드마스크(263)의 두께가 감소되어, 감소된 패터닝된 하드마스크(267)가 형성된다. 일부 실시예들에서, 패터닝된 하드마스크(263)의 두께를 감소시키는 것은 패턴을 캡 층(250) 및/또는 비트 라인 금속 층(240)에 전사하는 것과 동시에 발생한다. 일부 실시예들에서, 패터닝된 하드마스크(263)의 두께를 감소시키는 것은 캡 층(250) 또는 비트 라인 금속 층(240)으로의 패턴 전사와 별개의 프로세스에서 발생한다.
[0063] 동작(446)에서, 패터닝된 비트 라인 금속 층(241)의 패턴이 장벽 층(230) 및 장벽 금속 층(220)으로 전사되어, 패터닝된 장벽 층(231) 및 패터닝된 금속 층(221)이 형성된다. 패턴 전사는, 장벽 층(230) 및 장벽 금속 층(220) 둘 모두에 대해 동시에 또는 별개의 프로세스들에서 이루어질 수 있다. 도 4의 흐름도 방법(400)은 장벽 층(230) 및 장벽 금속 층(220) 둘 모두에 패턴을 전사하기 위한 단일 동작(446)을 도시한다. 예시된 개략도들은 별개의 프로세스들을 도시한다. 도 5h에서, 패턴이 장벽 층(231)으로 전사되어, 패터닝된 장벽 층(231)이 형성되고 장벽 금속 층(220)의 최상부 표면(222)이 노출된다. 도 5i에서, 패턴이 장벽 금속 층(220)으로 전사되어, 패터닝된 금속 층(221)이 형성되고 폴리실리콘 층(215)의 최상부 표면(217)이 노출된다. 패턴을 장벽 층(230) 및 장벽 금속 층(220)으로 전사하는 것은, 선택적 에칭을 포함(그러나, 이에 제한되지 않음)하여, 당업자에게 알려진 임의의 적절한 기법에 의해 수행될 수 있다.
[0064] 동작(448)에서, 도 5j에 도시된 바와 같이, 패터닝된 금속 층(221)의 패턴이 폴리실리콘 층(215)으로 전사되어, 패터닝된 폴리실리콘 층(216)이 형성된다. 결과적인 전자 디바이스(500)는 도 2에서 예시된 것과 유사한 복수의 필름 스택들(205)을 갖는다. 층들 중 일부가 생략된 실시예들에서, 복수의 필름 스택들은 또한, 동일한 층들을 생략할 것이다. 패턴을 폴리실리콘 층으로 전사하는 것은, 선택적 에칭을 포함(그러나, 이에 제한되지 않음)하는 임의의 적절한 기법에 의해 수행될 수 있다.
[0065] 본원에서 논의된 재료들 및 방법들을 설명하는 맥락에서(특히, 다음의 청구항들의 맥락에서) 단수 표현 용어들 그리고 유사한 지시물들의 사용은, 본원에서 달리 표시되지 않는 한 또는 맥락에 의해 명확하게 모순되지 않는 한, 단수와 복수 둘 모두를 커버하는 것으로 해석되어야 한다. 본원에서 값들의 범위들의 언급은, 본원에서 달리 표시되지 않는 한, 범위 내에 속하는 각각의 별개의 값을 개별적으로 지칭하는 약식 방법으로서 제공되는 것으로 의도되며, 각각의 별개의 값은 마치 본원에서 개별적으로 언급된 것처럼 본 명세서에 포함된다. 본원에서 설명된 모든 방법들은, 본원에서 달리 표시되지 않는 한 또는 맥락에 의해 명확하게 달리 모순되지 않는 한, 임의의 적절한 순서로 수행될 수 있다. 본원에서 제공된 임의의 모든 예들 또는 예시적인 언어(예컨대, "이를테면")의 사용은 단지 재료들 및 방법들을 더욱 잘 부각시키기 위한 것으로 의도되며, 달리 청구되지 않는 한, 범위에 제한을 두지 않는다. 본 명세서의 어떤 언어도, 공개된 자료들 및 방법들의 실시에 필수적인 것으로서 주장되지 않은 임의의 엘리먼트를 표시하는 것으로 해석되어서는 안된다.
[0066] 본 명세서 전체에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명된 특정 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 곳들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 더욱이, 특정 특징들, 구조들, 재료들 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[0067] 본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이들 실시예들이 단지 본 개시내용의 원리들 및 애플리케이션들을 예시한다는 것이 이해되어야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않고, 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 행해질 수 있다는 것이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 수정들 및 변화들을 포함하는 것으로 의도된다.

Claims (15)

  1. 메모리 디바이스로서,
    기판을 포함하고, 상기 기판은 상기 기판 상에 적어도 하나의 필름 스택을 가지며,
    상기 필름 스택은,
    상기 기판 상의 폴리실리콘 층;
    상기 폴리실리콘 층 상의 비트 라인 금속 층;
    상기 비트 라인 금속 층 상의 캡 층; 및
    상기 캡 층 상의 하드마스크
    를 포함하는,
    메모리 디바이스.
  2. 제1 항에 있어서,
    상기 폴리실리콘 층과 상기 비트 라인 금속 층 사이에 장벽 금속 층을 더 포함하는,
    메모리 디바이스.
  3. 제2 항에 있어서,
    상기 장벽 금속 층과 상기 비트 라인 금속 층 사이에 장벽 층을 더 포함하는,
    메모리 디바이스.
  4. 제3 항에 있어서,
    상기 금속 층은 티타늄(Ti), 탄탈럼(Ta), 티타늄 실리사이드(TiSi) 또는 탄탈럼 실리사이드(TaSi) 중 하나 이상을 포함하고, 상기 장벽 층은 티타늄 나이트라이드(TiN)를 포함하는,
    메모리 디바이스.
  5. 제1 항에 있어서,
    상기 비트 라인 금속 층은 텅스텐(W), 루테늄(Ru), 이리듐(Ir) 또는 몰리브덴(Mo), 백금(Pt) 또는 로듐(Rh) 중 하나 이상을 포함하는,
    메모리 디바이스.
  6. 제1 항에 있어서,
    상기 캡 층은 실리콘 나이트라이드, 실리콘 카보나이트라이드 또는 실리콘 카바이드를 포함하는,
    메모리 디바이스.
  7. 제6 항에 있어서,
    상기 캡 층은 약 30 Å 내지 약 50 Å 범위의 두께를 갖는,
    메모리 디바이스.
  8. 제7 항에 있어서,
    상기 비트 라인 금속 층은 약 100 Å 내지 약 300 Å 범위의 두께를 갖는,
    메모리 디바이스.
  9. 제1 항에 있어서,
    상기 하드마스크는 실리콘 나이트라이드(SiN)를 포함하고, 상기 캡 층은 상기 하드마스크와 상이한 밀도, 상이한 다공성 또는 상이한 증착 온도 중 하나 이상을 갖는 실리콘 나이트라이드를 포함하는,
    메모리 디바이스.
  10. 메모리 디바이스를 형성하는 방법으로서,
    전도성 층을 갖는 기판을 제공하는 단계 ―상기 전도성 층 상에 장벽 층이 있고, 상기 장벽 층 상에 비트 라인 금속 층이 있음―;
    약 500 ℃ 이하의 온도에서 상기 비트 라인 금속 층 상에 캡 층을 형성하는 단계; 및
    약 650 ℃ 이상의 온도에서 상기 캡 층 상에 하드마스크를 형성하는 단계
    를 포함하고,
    상기 하드마스크의 원소들이 상기 비트 라인 금속 층 내로 이동(migrating)하는 것이 실질적으로 방지되는,
    메모리 디바이스를 형성하는 방법.
  11. 제10 항에 있어서,
    상기 캡 층은 실리콘 나이트라이드 또는 실리콘 카보나이트라이드 중 하나 이상을 포함하는,
    메모리 디바이스를 형성하는 방법.
  12. 제11 항에 있어서,
    상기 캡 층은 약 30 Å 내지 약 50 Å 범위의 두께를 갖는,
    메모리 디바이스를 형성하는 방법.
  13. 제12 항에 있어서,
    상기 캡 층은 화학 기상 증착 또는 원자 층 증착 프로세스에 의해 증착되는,
    메모리 디바이스를 형성하는 방법.
  14. 제13 항에 있어서,
    상기 하드마스크는 실리콘 나이트라이드를 포함하는,
    메모리 디바이스를 형성하는 방법.
  15. 제14 항에 있어서,
    상기 하드마스크는 약 650 ℃ 이상의 온도에서 노(furnace)를 사용하여 증착되는,
    메모리 디바이스를 형성하는 방법.
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