KR20020033954A - 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의도전 라인 및 그 제조방법 - Google Patents

알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의도전 라인 및 그 제조방법 Download PDF

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Abstract

본 발명은 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 및 그 제조방법에 관한 것이다. 본 발명은 게이트 라인 또는 비트 라인과 같은 반도체 소자의 도전 라인에 있어서, 상기 도전 라인은 반도체 기판 상에 형성된 도전층과, 상기 도전층 상에 형성된 캐핑 절연막 및 상기 캐핑 절연막 상에 형성되어 있으며, 하드 마스크로 사용되는 알루미늄 산화막을 포함하는 반도체 소자의 도전 라인 및 그 제조방법을 제공한다.

Description

알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 및 그 제조방법{Conducting line of semiconductor device using aluminum oxide as a hard mask and manufacturing method thereof}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 및 그 제조방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 배선의 폭 및 간격은 점점 작아지고 있다. 이에 따라, 서로 평행하게 형성된 배선들 사이에 콘택홀을 형성하는 경우에 공정 여유도(margin), 예컨대 사진 식각 공정에서의 정렬 여유도(alignment margin)가 감소하여 콘택 불량이 발생하기 쉽다. 최근에 고집적 반도체 소자의 콘택홀을 형성하는 방법으로서 정렬 여유도를 개선시킬 수 있는 자기정렬 콘택(Self Align Contact)을 형성하는 방법이 제안된 바 있다. 그러나, 반도체 소자가 고집적화 됨에 따라 패턴의 크기가 작아지고, 사진 식각 공정의 미스얼라인 마아진(misalign margin)도 한계점에 달하고 있으므로, 이러한 자기 정렬 콘택은 활성영역 상에 도전층, 예컨대 다결정 실리콘으로 채워진 패드를 형성한 다음, 이 패드 위에 콘택을 형성하고 있다. 이러한 패드를 형성하는 공정을 적용하더라도 노드 분리를 위해 화학기계적 연마(chemical mechanical polishing) 공정이 추가되는데, 이러한 화학기계적 연마와 자기 정렬 콘택 형성을 위한 식각 공정 마아진 때문에 게이트 전극 및 비트 라인 전극 상에 하드 마스크(Hard Mask)로 실리콘 질화막을 형성하고 있다.
도 1 내지 도 3은 종래의 게이트 패턴을 형성하는 단계를 공정 순서에 따라도시한 단면도들이다.
먼저, 반도체 기판(10), 예컨대 실리콘 기판 상에 게이트 산화막(미도시)을 형성한다. 다음에, 상기 게이트 산화막 상에 도전막(12) 및 캐핑 절연막(14)을 차례로 형성한 다음, 포토레지스트 패턴(16)을 형성한다. 포토레지스트 패턴(16)은 게이트 라인을 정의하는 패턴이다. 캐핑 절연막(14)은 실리콘 질화막으로 형성한다. 이어서, 포토레지스트 패턴(16)을 마스크로 사용하여 캐핑 절연막(14)을 패터닝하고, 포토레지스트 패턴(16)을 제거한다. 이어서, 캐핑 절연막(14)을 마스크로 하여 도전막(12)을 패터닝하여, 상기 게이트 산화막의 소정영역 상에 서로 소정의 간격을 유지하는 평행한 게이트 패턴들(15)을 형성한다. 각각의 게이트 패턴(15)은 도전막 패턴(12a) 및 실리콘 질화막 패턴(14a)이 차례로 적층된 구조를 갖는다. 상기 도전막 패턴(12a)은 게이트 전극 역할을 한다.
도시하지는 않았지만, 게이트 패턴(15)이 형성된 결과물 전면에 실리콘 질화막을 형성한 다음, 상기 실리콘 질화막을 이방성 식각하여 게이트 패턴(15) 측벽에 스페이서를 형성한다. 상기 결과물 상에 요부를 채우는 특성(characteristic filling a gap)이 우수한 층간절연막, 예컨대 고밀도 플라즈마 (high density plasma) CVD 산화막을 형성한다. 이어서, 상기 층간절연막을 화학기계적 연마 공정을 이용하여 평탄화시킨 다음에, 평탄화된 층간절연막을 패터닝하고, 자기 정렬 콘택 형성을 위해 상기 층간절연막을 식각하여 게이트 패턴들(15) 사이의 반도체 기판(10)을 노출시키는 자기 정렬 콘택을 형성한다. 상기 결과물 전면에 자기 정렬 콘택 패드 형성을 위한 도전층을 증착하고, 노드 분리를 위해 화학기계적 연마 공정을 진행하여 자기 정렬 콘택 패드를 형성한다.
그러나, 이러한 자기 정렬 콘택에서는 도전 라인 및 자기 정렬 콘택 형성을 위한 식각 시 리세스(recess)되는 캐핑 절연막(실리콘 질화막)의 양 뿐만 아니라, 노드 분리를 위하여 화학기계적 연마 공정을 적용해야 하므로 디싱(dishing) 및 패턴 밀도를 감안하면 2000Å 이상의 캐핑 절연막(실리콘 질화막)이 필요하게 된다. 그러나, 패턴의 크기, 예컨대 바아 임계치수(Bar Critical Dimension)가 작아짐에 따라, 감소하는 포토레지스트 선택비로 인하여 게이트 라인이나 비트 라인과 같은 도전 라인 식각 시 두꺼운 두께를 갖는 실리콘 질화막(캐핑 절연막)은 상당한 부담으로 작용하므로 문제가 있다. 이에 대하여 더욱 상세히 설명하면 다음과 같다.
도 4는 정해진 바아 임계치수와 포토레지스트 패턴 두께에 대하여 최대한으로 높일 수 있는 실리콘 질화막(캐핑 절연막)의 두께를 도시한 그래프이다. 여기서, 점선은 각 바아 임계치수에 대하여 쓰러지지 않는 포토레지스트의 임계 두께를 나타낸다.
도 4를 참조하면, 반도체 소자의 집적 밀도가 높아짐에 따라 바아 임계치수(도 1의 a 참조)가 줄어드는데, 점선으로 나타낸 바와 같이 포토레지스트 패턴의 높이(두께)는 포토레지스트 패턴의 쓰러짐으로 인하여 한계(포토레지스트 패턴의 종횡비(b/a)(도 1 참조)는 최대 3.5 정도임)를 갖는다. 바아 임계치수의 감소는 실리콘 질화막(캐핑 절연막) 식각 시 포토레지스트 선택비를 떨어뜨려 최대로 높일 수 있는 실리콘 질화막(캐핑 절연막)의 두께를 제한한다. 예를 들면, 바아 임계치수가 150nm, 포토레지스트 패턴의 두께가 3500Å일 경우, 최대로 높일 수 있는 실리콘질화막의 두께는 3.3×103Å 정도이나, 바아임계치수가 100nm, 포토레지스트 패턴의 두께가 3500Å일 경우, 최대로 높일 수 있는 실리콘 질화막의 두께는 2.7×103Å 정도이다.
도 5는 도 4에서 계산된 최대의 실리콘 질화막(캐핑 절연막) 두께로 도전 라인 식각 후, 즉 화학기계적 연마 전에 남게되는 실리콘 질화막(캐핑 절연막)의 두께를 도시한 그래프이다. 임의의 바아 임계치수에서 남게되는 실리콘 질화막의 두께 한계가 있고, 특히 바아 임계치수의 감소에 따라 노드 분리 마아진이 없음을 보여 주고 있다. 여기서, 점선은 각 바아 임계치수에 대하여 쓰러지지 않는 포토레지스트의 임계 두께를 나타낸다.
이상과 같이, 바아 임계치수의 감소는 실리콘 질화막(캐핑 절연막) 식각 시 포토레지스트 선택비를 떨어뜨려 최대로 높일 수 있는 실리콘 질화막(캐핑 절연막)의 두께를 제한한다. 이는 도전 라인 및 자기 정렬 콘택 형성을 위한 식각 후, 남게되는 실리콘 질화막(캐핑 절연막)의 두께에 한계를 준다. 따라서, 노드 분리를 위한(즉, 패드 형성을 위한) 화학기계적 연마 단계에서 실리콘 질화막(캐핑 절연막)이 제거되어 하드 마스크로서의 기능을 다하지 못하는 경우가 생길 수도 있다. 심한 경우에는 게이트 전극 또는 비트 라인 전극의 전기적 쇼트(electric short) 등의 문제가 발생할 수 있다.
이러한 문제들을 해결하기 위해서는, 실리콘 질화막(캐핑 절연막)의 두께를 두껍게 해야 하나, 바아 임계치수가 감소함에 따라 포토레지스트 선택비가 감소하고, 이에 실리콘 질화막(캐핑 절연막)의 두께는 제한되게 된다. 또한 포토레지스트 패턴의 두께는 포토레지스트 패턴의 쓰러짐으로 인하여 한계가 있으며, 따라서 실리콘 질화막(캐핑 절연막) 식각 시 두꺼운 실리콘 질화막(캐핑 절연막)은 상당한 부담으로 작용하므로 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 바아 임계치수가 감소함에 따라 감소하는 포토레지스트 선택비를 보상하여 줄 수 있는 알루미늄 산화막을 포함하는 반도체 소자의 도전 라인을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 바아 임계치수가 감소함에 따라 감소하는 포토레지스트 선택비를 보상하여 주기 위하여 실리콘 질화막과의 식각 선택비가 큰 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법을 제공함에 있다.
도 1 내지 도 3은 종래의 게이트 패턴을 형성하는 단계를 공정 순서에 따라 도시한 단면도들이다.
도 4는 정해진 바아 임계치수와 포토레지스트 패턴 두께에 대하여 최대한으로 높일 수 있는 실리콘 질화막(캐핑 절연막)의 두께를 도시한 그래프이다.
도 5는 도 4에서 계산된 최대의 실리콘 질화막(캐핑 절연막) 두께로 자기 정렬 콘택 형성을 위한 식각 후, 즉 화학기계적 연마 전에 남게되는 실리콘 질화막의 두께를 도시한 그래프이다.
도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자의 도전 라인을 도시한 단면도이다.
도 7 내지 도 11은 본 발명의 바람직한 제1 실시예에 따른 반도체 소자의 도전 라인 제조방법을 공정 순서에 따라 도시한 단면도들이다.
도 12 내지 도 13은 본 발명의 바람직한 제2 실시예에 따른 반도체 소자의 도전 라인 제조방법을 공정 순서에 따라 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 게이트 라인 또는 비트 라인과 같은 반도체 소자의 도전 라인에 있어서, 상기 도전 라인은 반도체 기판 상에 형성된 도전층과, 상기 도전층 상에 형성된 캐핑 절연막 및 상기 캐핑 절연막 상에 형성되어 있으며, 하드 마스크로 사용되는 알루미늄 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 도전 라인을 제공한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 먼저, 반도체 기판 상에 도전층, 캐핑 절연막, 알루미늄 산화막 및 반사방지코팅막을 순차적으로 형성한다. 다음에, 상기 반사방지코팅막 상에 포토레지스트를 도포하고, 노광 및 현상 공정을 이용하여 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 반사방지코팅막 및 상기 알루미늄 산화막을 이방성 건식 식각하여 반사방지코팅막 패턴 및 알루미늄 산화막 패턴을 형성한다. 다음에, 상기 포토레지스트 패턴을 제거하고, 상기 반사방지코팅막 패턴 및 상기 알루미늄 산화막 패턴을 마스크로 사용하여 상기 캐핑 절연막을 이방성 건식 식각하여 캐핑 절연막 패턴을 형성한 후, 상기 알루미늄 산화막 패턴 및 상기 캐핑 절연막 패턴을 마스크로 사용하여 상기 도전층을 이방성 건식 식각하여 도전층 패턴을 형성한다.
또한 상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 먼저, 반도체 기판 상에 도전층, 캐핑 절연막, 알루미늄 산화막 및 반사방지코팅막을 순차적으로 형성한다. 다음에, 상기 반사방지코팅막 상에 포토레지스트를 도포하고, 노광 및 현상 공정을 이용하여 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 반사방지코팅막 및 상기 알루미늄 산화막을 이방성 건식 식각하여 반사방지코팅막 패턴 및 알루미늄 산화막 패턴을 형성한다. 다음에, 상기 포토레지스트 패턴, 상기 반사방지코팅막 패턴 및 상기 알루미늄 산화막 패턴을 마스크로 사용하여 상기 캐핑 절연막을 이방성 건식 식각하여 캐핑 절연막 패턴을 형성한 후, 상기 포토레지스트 패턴을 제거하고, 상기 반사방지코팅막 패턴, 상기 알루미늄 산화막 패턴 및 상기 캐핑 절연막 패턴을 마스크로 사용하여 상기 도전층을 이방성 건식 식각하여 도전층 패턴을 형성한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야의 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 본 발명의 범위를 한정하는 것으로 해석되어져서는 아니된다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자의 도전 라인을 도시한 단면도이다.
도 6을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 소자의 도전 라인은 반도체 기판(100) 상에 형성된 도전층(102a)과, 도전층(102a) 상에 형성된 캐핑 절연막(104a) 및 캐핑 절연막(104a) 상에 형성되어 있으며, 하드 마스크로 사용되는 알루미늄 산화막(Al2O3)(106a)을 포함한다. 즉, 반도체 기판(100) 상에 도전층(102a), 예컨대 다결정 실리콘막과 상기 다결정 실리콘막 상에 적층된 텅스텐막 또는 텅스텐 실리사이드막이 형성되어 있다. 반도체 기판(100)에는 소정의 하지층, 예컨대 게이트 산화막 등이 형성되어 있을 수 있다. 도전층(102a)은 게이트 전극 또는 비트 라인 전극을 말한다. 도전층(102a) 상에는 하드 마스크인 캐핑 절연막(104a)이 형성되어 있다. 캐핑 절연막(104a)은 실리콘 질화막으로 이루어지는 것이 바람직하다. 캐핑 절연막(104a), 예컨대 실리콘 질화막은 1000Å 내지 3000Å의 두께를 갖는 것이 바람직하다. 캐핑 절연막(104a) 상에는 하드 마스크로 사용되는 알루미늄 산화막(106a)이 형성되어 있다. 알루미늄 산화막(106a)은 200Å 내지1000Å의 두께를 갖는 것이 바람직하다. 알루미늄 산화막(106a)은 실리콘 질화막과의 식각 선택비가 큰 물질막으로서, 알루미늄 산화막(106a)을 하드 마스크로 사용함으로써, 종래의 실리콘 질화막만을 하드 마스크로 사용했던 반도체 소자의 도전 라인에서 발생했던 앞서 언급한 바와 같은 문제점들을 충분히 보완할 수가 있다. 이에 대한 더욱 상세한 내용은 후술하기로 한다.
이하에서, 본 발명의 바람직한 실시예에 따른 반도체 소자의 도전 라인 제조방법을 설명하기로 한다.
<실시예 1>
도 7 내지 도 11은 본 발명의 바람직한 제1 실시예에 따른 반도체 소자의 도전 라인 제조방법을 공정 순서에 따라 도시한 단면도들이다.
도 7을 참조하면, 반도체 기판 상에 도전층(102), 캐핑 절연막(104), 알루미늄 산화막(106) 및 반사방지코팅막(108)을 순차적으로 형성한다. 반도체 기판(100)에는 소정의 하지층, 예컨대 게이트 산화막 등이 형성되어 있을 수 있다. 도전층(102)은 다결정 실리콘막과 상기 다결정 실리콘 상에 적층된 텅스텐막 또는 텅스텐 실리사이드막으로 이루어진 층으로 형성하는 것이 바람직하다. 캐핑 절연막(104)은 1000Å 내지 3000Å 정도의 두께로 형성하는 것이 바람직하다. 알루미늄 산화막(106)은 200Å 내지 1000Å 정도의 두께로 형성하는 것이 바람직하다. 반사방지코팅막(108)은 단차를 평탄화하고, 빛의 난반사를 방지하는 역할을 한다. 즉, 적층에 의해 생긴 단차를 어느 정도 평탄화하는 역할을 할 수 있으며, 적정 두께로 도포함으로써 빛의 난반사에 의한 포토레지스트 패턴의 왜곡 현상을 방지할수 있다. 반사방지코팅막(108)은 SiON막, SiC막, SiOC막 또는 유기ARC막으로 이루어지는 것이 바람직하다. 이어서, 반사방지코팅막(108) 상에 포토레지스트를 도포하고, 노광 및 현상 공정을 이용하여 포토레지스트 패턴(110)을 형성한다. 포토레지스트 패턴(110)은 예컨대, 게이트 라인 또는 비트 라인과 같은 도전 라인을 정의하는 패턴이다.
도 8을 참조하면, 포토레지스트 패턴(110)을 마스크로 사용하여 반사방지코팅막(108)과 알루미늄 산화막(106)을 이방성 건식 식각하여 반사방지코팅막 패턴(108a)과 알루미늄 산화막 패턴(106a)을 형성한다. 이때의 식각은 BCl3, SF6, CF4, CHF3, Cl2, HBr, 불활성 가스 또는 이들의 조합 가스를 사용하여 스퍼터링 방식으로 식각하는 것이 바람직하다. 알루미늄 산화막(106)은 캐핑 절연막(104)과의 식각 선택비가 매우 큰 물질막으로서, 통상의 물질막에 비하여 식각이 용이하지 않으므로 알루미늄 산화막을 식각할 수 있을 정도로 충분히 높은 바이어스 파워, 예컨대 200eV 이상의 높은 바이어스 파워를 사용하여 식각하는 것이 바람직하다. 후술하겠지만, 캐핑 절연막(104) 식각 시에는 알루미늄 산화막(106) 식각 시보다 충분히 낮은 바이어스 파워가 사용되므로, 캐핑 절연막(104) 식각 시 알루미늄 산화막(106)은 거의 식각되지 않으며, 따라서 캐핑 절연막(104)과의 식각 선택비가 더욱 크게 될 수 있다.
도 9를 참조하면, 포토레지스트 패턴(110)을 제거한다. 포토레지스트 패턴(110)은 통상의 공정, 예컨대 애슁(ashing) 공정을 사용하여 제거한다. 포토레지스트 패턴(110)은 본 실시예와 같이 반사방지코팅막 패턴(108a)과 알루미늄 산화막 패턴(106a) 형성 후, 캐핑 절연막 패턴 형성 전에 제거할 수도 있으나, 후술하는 바와 같이 캐핑 절연막 패턴(104a) 형성 후, 도전층 패턴(102a) 형성 전에 제거할 수도 있다. 이에 대하여는 후술하기로 한다.
도 10을 참조하면, 반사방지코팅막 패턴(108a)과 알루미늄 산화막 패턴(106a)을 마스크로 사용하여 캐핑 절연막(104)을 이방성 건식 식각하여 캐핑 절연막 패턴(104a)을 형성한다. 캐핑 절연막(104) 식각 과정에서 마스크로 사용되는 반사방지코팅막 패턴(108a)은 식각되어 거의 제거되게 된다. 이때 사용하는 식각 가스는 CF4, CHF3, SF6등의 불소계 가스, Ar과 같은 불활성 가스 또는 이들의 조합 가스를 사용하는 것이 바람직하다. 캐핑 절연막(104) 식각 시에는 알루미늄 산화막(106) 식각 시보다 낮은 바이어스 파워, 예컨대 100eV 이하의 바이어스 파워를 사용하여 식각하는 것이 바람직하다. 앞서 설명한 바와 같이 알루미늄 산화막(106) 식각 시보다 낮은 바이어스 파워을 사용하게 되면, 알루미늄 산화막(106)은 거의 식각이 되지 않게 되고 따라서 알루미늄 산화막(106)과의 식각 선택비를 높일 수 있게 된다. 이 경우 캐핑 절연막(104), 예컨대 실리콘 질화막의 식각율은 4000Å/min 정도이며, 알루미늄 산화막(106)의 식각율은 16Å/min 정도로서 알루미늄 산화막(106)을 하드 마스크로 사용하면 높은 선택비를 얻을 수 있다. 따라서, 바아 임계치수가 감소하더라도 노드 분리를 위한 화학기계적 연마에도 충분한 캐핑 절연막의 두께를 확보할 수가 있다. 즉, 종래의 실리콘 질화막만을 하드 마스크로 사용했던 반도체 소자의 도전 라인에서는 바아 임계치수가 감소함에 따라 포토레지스트 선택비도 감소하여 캐핑 절연막의 두께에 한계가 있었으나, 알루미늄 산화막을 하드 마스크로 사용할 경우에는 알루미늄 산화막의 실리콘 질화막에 대한 높은 선택비로 인하여 캐핑 절연막인 실리콘 질화막을 충분히 두껍게 할 수 있다.
도 11을 참조하면, 알루미늄 산화막 패턴(106a) 및 캐핑 절연막 패턴(104a)을 마스크로 사용하여 도전층(102)을 이방성 건식 식각하여 도전층 패턴(102a)을 형성한다. 앞서 언급한 바와 같이 반사방지코팅막 패턴(108a)이 캐핑 절연막 식각 시 제거되어 없어지게 되므로, 알루미늄 산화막 패턴(106a) 및 캐핑 절연막 패턴(104a)만이 마스크로 사용된다. 도전층 패턴(102a)은 게이트 전극 또는 비트 라인 전극을 형성하는 층이다. 도전층 패턴(102a) 형성 후, 예컨대 게이트 전극 형성 후 캐핑 절연막 패턴(104a) 상에 남아 있는 알루미늄 산화막 패턴(106a)은 자기 정렬 콘택 형성을 위한 식각 시 캐핑 절연막 대비 충분히 높은 선택비로 인하여 하부막, 예컨대 캐핑 절연막과 도전층의 유용한 식각 저지막으로 작용할 수 있다. 도전층 패턴(102a) 형성 후, 캐핑 절연막 패턴(104a) 상에 남아 있는 알루미늄 산화막 패턴(106a)을 제거할 수도 있음은 물론이다.
<실시예 2>
도 12 내지 도 13은 본 발명의 바람직한 제2 실시예에 따른 반도체 소자의 도전 라인 제조방법을 공정 순서에 따라 도시한 단면도들이다.
도 12를 참조하면, 반도체 기판 상에 도전층(102), 캐핑 절연막(104), 알루미늄 산화막(106) 및 반사방지코팅막(108)을 순차적으로 형성하고, 반사방지코팅막(108) 상에 포토레지스트 패턴(110)을 형성하여 포토레지스트패턴(110)을 마스크로 반사방지코팅막 패턴(108a)과 알루미늄 산화막 패턴(106a)을 형성하는 단계까지는 상기 제1 실시예의 경우와 동일하다. 이어서, 포토레지스트 패턴(110), 반사방지코팅막 패턴(108a) 및 알루미늄 산화막 패턴(106a)을 마스크로 사용하여 캐핑 절연막(104)을 이방성 건식 식각하여 캐핑 절연막 패턴(104a)을 형성한다. 이때 사용하는 식각 가스는 CF4, CHF3, SF6등의 불소계 가스, Ar과 같은 불활성 가스 또는 이들의 조합 가스를 사용하는 것이 바람직하다. 캐핑 절연막(104) 식각 시에는 알루미늄 산화막(106) 식각 시보다 낮은 바이어스 파워, 예컨대 100eV 이하의 바이어스 파워를 사용하여 식각하는 것이 바람직하다. 앞서 설명한 바와 같이 알루미늄 산화막(106) 식각 시보다 낮은 바이어스 파워을 사용하게 되면, 알루미늄 산화막(106)은 거의 식각이 되지 않게 되고 따라서 알루미늄 산화막(106)과의 식각 선택비를 높일 수 있게 된다. 이 경우 캐핑 절연막(104), 예컨대 실리콘 질화막의 식각율은 4000Å/min 정도이며, 알루미늄 산화막(106)의 식각율은 16Å/min 정도로서 알루미늄 산화막(106)을 하드 마스크로 사용하면 높은 선택비를 얻을 수 있다. 따라서, 바아 임계치수가 감소하더라도 노드 분리를 위한 화학기계적 연마에도 충분한 캐핑 절연막의 두께를 확보할 수가 있다. 즉, 종래의 실리콘 질화막만을 하드 마스크로 사용했던 반도체 소자의 도전 라인에서는 바아 임계치수가 감소함에 따라 포토레지스트 선택비도 감소하여 캐핑 절연막의 두께에 한계가 있었으나, 알루미늄 산화막을 하드 마스크로 사용할 경우에는 알루미늄 산화막의 실리콘 질화막에 대한 높은 선택비로 인하여 캐핑 절연막인 실리콘 질화막을 충분히 두껍게 할 수 있다.
도 13을 참조하면, 포토레지스트 패턴(110)을 제거한다. 포토레지스트 패턴(110)은 통상의 공정, 예컨대 애슁(ashing) 공정을 사용하여 제거한다. 이어서, 반사방지코팅막 패턴(108a), 알루미늄 산화막 패턴(106a) 및 캐핑 절연막 패턴(104a)을 마스크로 사용하여 도전층(102)을 이방성 건식 식각하여 도전층 패턴(102a)을 형성한다. 도전층 패턴(102a)은 게이트 전극 또는 비트 라인 전극을 형성하는 층이다. 도전층(102)을 식각할 때 반사방지코팅막 패턴(108a)은 식각되어 거의 제거되게 된다. 도전층 패턴(102a) 형성 후, 예컨대 게이트 전극 형성 후 캐핑 절연막 패턴(104a) 상에 남아 있는 알루미늄 산화막 패턴(106a)은 자기 정렬 콘택 형성을 위한 식각 시 캐핑 절연막 대비 충분히 높은 선택비로 인하여 하부막, 예컨대 캐핑 절연막과 도전층의 유용한 식각 저지막으로 작용할 수 있다. 도전층 패턴(102a) 형성 후, 캐핑 절연막 패턴(104a) 상에 남아 있는 알루미늄 산화막 패턴(106a)을 제거할 수도 있음은 물론이다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 많은 변형이 가능함은 명백하다.
본 발명에 의한 반도체 소자의 도전 라인 및 그 제조방법에 의하면, 캐핑 절연막인 실리콘 질화막과의 식각 선택비가 큰 알루미늄 산화막을 하드 마스크로 사용함으로써, 도전 라인 및 자기 정렬 콘택 형성을 위한 식각 시 효과적인 하드 마스크로서의 역할을 할 수 있다. 즉, 도전 라인 식각 시 바아 임계치수가 감소함에따라 감소하는 포토레지스트 선택비를 보상하여 줄 수 있고, 자기 정렬 콘택 형성을 위한 식각 시 알루미늄 산화막은 효과적인 식각 저지막으로서 작용할 수 있다. 또한 바아 임계치수가 감소하더라도 노드 분리를 위한 화학기계적 연마에 대하여 충분한 여유 두께를 갖는 하드 마스크를 확보할 수 있고, 따라서 게이트 라인 또는 비트 라인과 같은 도전 라인의 전기적 쇼트가 발생하는 것을 방지할 수 있다.

Claims (27)

  1. 게이트 라인 또는 비트 라인과 같은 반도체 소자의 도전 라인에 있어서, 상기 도전 라인은
    반도체 기판 상에 형성된 도전층;
    상기 도전층 상에 형성된 캐핑 절연막; 및
    상기 캐핑 절연막 상에 형성되어 있으며, 하드 마스크로 사용되는 알루미늄 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 도전 라인.
  2. 제1항에 있어서, 상기 캐핑 절연막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 도전 라인.
  3. 제2항에 있어서, 상기 실리콘 질화막은 1000Å 내지 3000Å의 두께를 갖도록 형성되어 있는 것을 특징으로 하는 반도체 소자의 도전 라인.
  4. 제1항에 있어서, 상기 도전층은 다결정 실리콘막과 상기 다결정 실리콘막 상에 적층된 텅스텐막 또는 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 반도체 소자의 도전 라인.
  5. 제1항에 있어서, 상기 알루미늄 산화막은 200Å 내지 1000Å의 두께를 갖도록 형성되어 있는 것을 특징으로 하는 반도체 소자의 도전 라인.
  6. (a) 반도체 기판 상에 도전층, 캐핑 절연막, 알루미늄 산화막 및 반사방지코팅막을 순차적으로 형성하는 단계;
    (b) 상기 반사방지코팅막 상에 포토레지스트를 도포하고, 노광 및 현상 공정을 이용하여 포토레지스트 패턴을 형성하는 단계;
    (c) 상기 포토레지스트 패턴을 마스크로 사용하여 상기 반사방지코팅막 및 상기 알루미늄 산화막을 이방성 건식 식각하여 반사방지코팅막 패턴 및 알루미늄 산화막 패턴을 형성하는 단계;
    (d) 상기 포토레지스트 패턴을 제거하는 단계;
    (e) 상기 반사방지코팅막 패턴 및 상기 알루미늄 산화막 패턴을 마스크로 사용하여 상기 캐핑 절연막을 이방성 건식 식각하여 캐핑 절연막 패턴을 형성하는 단계; 및
    (f) 상기 알루미늄 산화막 패턴 및 상기 캐핑 절연막 패턴을 마스크로 사용하여 상기 도전층을 이방성 건식 식각하여 도전층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  7. 제6항에 있어서, 상기 (f) 단계 후 알루미늄 산화막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  8. 제6에 있어서, 상기 (c) 단계의 건식 식각은 BCl3, SF6, CF4, CHF3, Cl2, HBr, 불활성 가스 또는 이들의 조합 가스를 사용하여 스퍼터링 방식으로 식각하는 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  9. 제6항에 있어서, 상기 (c) 단계의 건식 식각은 알루미늄 산화막을 식각할 수 있을 정도로 충분히 높은 바이어스 파워로 식각하는 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  10. 제6항에 있어서, 상기 (e) 단계의 건식 식각은 불소계 가스, 불활성 가스 또는 이들의 조합 가스를 사용하여 식각하는 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  11. 제6항에 있어서, 상기 (e) 단계의 건식 식각은 상기 (c) 단계보다는 낮은 바이어스 파워로 식각하는 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  12. 제6항에 있어서, 상기 반사방지코팅막은 SiON막, SiC막, SiOC막 또는 유기ARC막으로 이루어진 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  13. 제6항에 있어서, 상기 캐핑 절연막은 실리콘 질화막인 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  14. 제13항에 있어서, 상기 실리콘 질화막은 1000Å 내지 1000Å의 두께를 갖도록 형성하는 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  15. 제6항에 있어서, 상기 알루미늄 산화막은 200Å 내지 1000Å의 두께를 갖도록 형성하는 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  16. 제6항에 있어서, 상기 도전층은 다결정 실리콘막과 상기 다결정 실리콘막 상에 적층된 텅스텐막 또는 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  17. (a) 반도체 기판 상에 도전층, 캐핑 절연막, 알루미늄 산화막 및 반사방지코팅막을 순차적으로 형성하는 단계;
    (b) 상기 반사방지코팅막 상에 포토레지스트를 도포하고, 노광 및 현상 공정을 이용하여 포토레지스트 패턴을 형성하는 단계;
    (c) 상기 포토레지스트 패턴을 마스크로 사용하여 상기 반사방지코팅막 및 상기 알루미늄 산화막을 이방성 건식 식각하여 반사방지코팅막 패턴 및 알루미늄 산화막 패턴을 형성하는 단계;
    (d) 상기 포토레지스트 패턴, 상기 반사방지코팅막 패턴 및 상기 알루미늄 산화막 패턴을 마스크로 사용하여 상기 캐핑 절연막을 이방성 건식 식각하여 캐핑 절연막 패턴을 형성하는 단계;
    (e) 상기 포토레지스트 패턴을 제거하는 단계; 및
    (f) 상기 반사방지코팅막 패턴, 상기 알루미늄 산화막 패턴 및 상기 캐핑 절연막 패턴을 마스크로 사용하여 상기 도전층을 이방성 건식 식각하여 도전층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  18. 제17항에 있어서, 상기 (f) 단계 후 상기 알루미늄 산화막 패턴을 제거하는단계를 더 포함하는 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  19. 제17항에 있어서, 상기 (c) 단계의 건식 식각은 BCl3, SF6, CF4, CHF3, Cl2, HBr, 불활성 가스 또는 이들의 조합 가스를 사용하여 스퍼터링 방식으로 식각하는 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  20. 제17항에 있어서, 상기 (c) 단계의 건식 식각은 알루미늄 산화막을 식각할 수 있을 정도로 충분히 높은 바이어스 파워로 식각하는 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  21. 제17항에 있어서, 상기 (d) 단계의 건식 식각은 불소계 가스, 불활성 가스 또는 이들의 조합 가스를 사용하여 식각하는 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  22. 제17항에 있어서, 상기 (d) 단계의 건식 식각은 상기 (c) 단계보다는 낮은 바이어스 파워로 식각하는 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  23. 제17항에 있어서, 상기 반사방지코팅막은 SiON막, SiC막, SiOC막 또는 유기ARC막으로 이루어진 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  24. 제17항에 있어서, 상기 캐핑 절연막은 실리콘 질화막인 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  25. 제24항에 있어서, 상기 실리콘 질화막은 1000Å 내지 3000Å의 두께를 갖도록 형성하는 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  26. 제17항에 있어서, 상기 알루미늄 산화막은 200Å 내지 1000Å의 두께를 갖도록 형성하는 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
  27. 제17항에 있어서, 상기 도전층은 다결정 실리콘막과 상기 다결정 실리콘막 상에 적층된 텅스텐막 또는 텅스텐 실리사이드막으로 이루어진 것을 특징으로 하는 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 제조방법.
KR10-2000-0064219A 2000-10-31 2000-10-31 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 및 그 제조방법 KR100370241B1 (ko)

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