KR20050010247A - 반도체 소자 제조 방법 - Google Patents
반도체 소자 제조 방법 Download PDFInfo
- Publication number
- KR20050010247A KR20050010247A KR1020030049277A KR20030049277A KR20050010247A KR 20050010247 A KR20050010247 A KR 20050010247A KR 1020030049277 A KR1020030049277 A KR 1020030049277A KR 20030049277 A KR20030049277 A KR 20030049277A KR 20050010247 A KR20050010247 A KR 20050010247A
- Authority
- KR
- South Korea
- Prior art keywords
- hard mask
- mask layer
- etching
- layer
- pattern
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title claims description 13
- 238000005530 etching Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 abstract description 13
- 239000000463 material Substances 0.000 abstract description 8
- 239000000203 mixture Substances 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 5
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 abstract 2
- 230000002708 enhancing effect Effects 0.000 abstract 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 abstract 1
- WMIYKQLTONQJES-UHFFFAOYSA-N hexafluoroethane Chemical compound FC(F)(F)C(F)(F)F WMIYKQLTONQJES-UHFFFAOYSA-N 0.000 abstract 1
- QYSGYZVSCZSLHT-UHFFFAOYSA-N octafluoropropane Chemical compound FC(F)(F)C(F)(F)C(F)(F)F QYSGYZVSCZSLHT-UHFFFAOYSA-N 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 10
- 239000007769 metal material Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 238000007689 inspection Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 다층구조의 하드마스크층을 이용하는 경우 상부 하드마스크층을 텅스텐 등의 금속재질로 형성하고 하부 마스크층을 실리콘 질화막 또는 실리콘 산화막으로 형성하여 주변회로 영역의 하부 물질에 대한 식각 선택비를 높임으로써, 셀 영역과 주변회로 영역의 마이크로 로딩 효과를 개선하는 반도체 소자의 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 도전층, 하부 하드마스크층 및 상부 하드마스크층의 적층 구조를 형성하는 단계와, 게이트 전극 마스크를 사용하여 SF6를 주식각 가스로 하는 식각 공정으로 상기 상부 하드마스크층을 식각하여 상부 하드마스크층 패턴을 형성하는 단계와, 상기 상부 하드마스크층 패턴을 마스크로 사용하여 C4F8, C3F8, C2F6, CH3F, CHF3및 이들의 혼합가스 중 선택된 어느 하나 또는 상기 선택된 가스와 CHF3와의 혼합 가스를 주 식각 가스로 하는 식각 공정으로 상기 하부 하드마스크층을 식각하여 하부 하드마스크층 패턴을 형성하는 단계 및 상기 상부 하드마스크 패턴층 및 하부 하드마스크 패턴층의 적층 구조를 마스크로 상기 도전층을 식각하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 다층구조의 하드마스크층을 이용하는 경우 상부 하드마스크층을 텅스텐 등의 금속재질로 형성하고 하부 마스크층을 실리콘 질화막 또는 실리콘 산화막으로 형성하여 주변회로 영역의 하부 물질에 대한 식각 선택비를 높임으로써, 셀 영역과 주변회로 영역의 마이크로 로딩 효과를 개선하는 반도체 소자의 제조 방법에 관한 것이다.
게이트 라인 또는 비트라인과 같은 라인 패턴을 형성하는 경우, 패턴의 밀도가 높은 셀 영역과 패턴의 밀도가 상대적으로 낮은 주변회로 영역의 CD bias 차이와 셀 영역과 주변회로 영역의 마이크로 로딩 효과로 인하여 주변회로 지역의 CD가 증가하거나 하부 물질에 대한 손상이 발생하게 된다. 예를 들어, 100㎚ 디바이스의 게이트의 경우 50㎚ 정도의 CD 이득이 발생한다. 따라서, 100㎚의 트랜지스터를 주변회로 영역에 형성하려면 DICD(Develope Inspection Critical Dimension)룰 50㎚로 형성해야 하는데 이러한 크기는 마스크 패턴 형성이 어렵고 포토레지스트에 대해 식각 선택비가 부족하여 구현하기가 어렵다는 문제점이 있으며, 셀 영역보다 주변회로 영역이 먼저 식각되게 되어 주변회로 영역의 하부 물질이 손상되어 마이크로 현상이 발생하게 되어 디바이스에 치명적인 문제를 발생시킨다.
상기 문제점을 해결하기 위하여, 상부 하드마스크층을 텅스텐 등의 금속재질로 형성하고 하부 하드마스크층을 실리콘 질화막 또는 실리콘 산화막으로 형성한 다층 구조의 하드마스크층을 이용함으로써, CD를 확보하고 주변회로 영역의 하부 물질에 대한 식각 선택비를 높여 하부 물질의 손상을 방지하여 셀 영역과 주변회로 영역의 마이크로 로딩 효과를 개선하는 반도체 소자의 제조 방법에 관한 것이다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도들.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 도전층, 하부 하드마스크층 및 상부 하드마스크층의 적층 구조를 형성하는 단계와, 게이트 전극 마스크를 사용하여 SF6를 주식각 가스로 하는 식각 공정으로 상기 상부 하드마스크층을 식각하여 상부 하드마스크층 패턴을 형성하는 단계와, 상기 상부 하드마스크층 패턴을 마스크로 사용하여 C4F8, C3F8, C2F6, CH3F, CHF3및 이들의 혼합가스 중 선택된 어느 하나 또는 상기 선택된 가스와 CHF3와의 혼합 가스를 주 식각 가스로 하는 식각 공정으로 상기 하부 하드마스크층을 식각하여 하부 하드마스크층 패턴을 형성하는 단계 및 상기 상부 하드마스크 패턴층 및 하부 하드마스크 패턴층의 적층구조를 마스크로 상기 도전층을 식각하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판 상부(100)에 도전층(110), 하부 하드마스크층(120) 및 상부 하드마스크층(130)을 순차적으로 형성한다. 상부 하드마스크층(130)의 두께는 1000Å 이하로 형성하고, W, Ti, TiN, Al 및 WN 중 선택된 어느 하나로 형성하는 것이 바람직하다. 또한, 하부 하드마스크층(120)은 실리콘 질화막 및 실리콘 산화막 중 선택된 어느 하나로 형성하는 것이 바람직하다.
도 1b를 참조하면, 게이트 전극 마스크(미도시)를 이용한 노광 및 현상 공정으로 포토레지스트 패턴(140)을 형성한다.
도 1c를 참조하면, 포토레지스트 패턴(140)을 마스크로 SF6를 주식각 가스로 하는 식각 공정을 수행하여 상부 하드마스크층(13)을 식각하여 상부 하드마스크층 패턴(135)을 형성한다. 상기 식각 공정에서 포토레지스트 패턴(140)이 식각되어 도 1c와 같이 일부만 남는다.
도 1d를 참조하면, 상부 하드마스크층 패턴(135)을 마스크로 하부 하드마스크층(120)을 식각하여 하부 하드마스크층 패턴(125)을 형성한다. 상기 식각 공정은CF4및 CHF4를 의 혼합 가스를 주 식각 가스로 하거나 C4F8, C3F8, C2F6및 이들의 혼합가스 중 선택된 어느 하나와 CHF3의 혼합가스 또는 C4F8, C3F8, C2F6및 이들의 혼합가스 중 선택된 어느 하나와 CF4의 혼합가스를 주 식각 가스로 사용하여 수행한다. 상기 식각 공정에 의하여 상부 하드마스크층 패턴(135)이 일부 식각된다.
도 1e를 참조하면, 상부 하드마스크 패턴층(135) 및 하부 하드마스크 패턴층(125)의 적층 구조를 마스크로 도전층(110)을 식각하여 도전층 패턴(115), 하부 하드마스크 패턴층(125) 및 상부 하드마스크 패턴층(135)의 적층 구조로 이루어진 게이트 전극을 형성한다.
본 발명에 따른 반도체 소자의 제조 방법은 상부 하드마스크층을 텅스텐 등의 금속재질로 형성하고 하부 하드마스크층을 실리콘 질화막 또는 실리콘 산화막으로 형성한 다층 구조의 하드마스크층을 이용함으로써, CD를 확보하고 주변회로 영역의 하부 물질에 대한 식각 선택비를 높여 하부 물질의 손상을 방지하여 셀 영역과 주변회로 영역의 마이크로 로딩 효과를 개선하는 효과가 있다.
Claims (4)
- 반도체 기판 상부에 도전층, 하부 하드마스크층 및 상부 하드마스크층의 적층 구조를 형성하는 단계;게이트 전극 마스크를 사용하여 SF6를 주식각 가스로 하는 식각 공정으로 상기 상부 하드마스크층을 식각하여 상부 하드마스크층 패턴을 형성하는 단계;상기 상부 하드마스크층 패턴을 마스크로 사용하여 C4F8, C3F8, C2F6, CH3F, CHF3및 이들의 혼합가스 중 선택된 어느 하나 또는 상기 선택된 가스와 CHF3와의 혼합 가스를 주 식각 가스로 하는 식각 공정으로 상기 하부 하드마스크층을 식각하여 하부 하드마스크층 패턴을 형성하는 단계; 및상기 상부 하드마스크 패턴층 및 하부 하드마스크 패턴층의 적층 구조를 마스크로 상기 도전층을 식각하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 상부 하드마스크층의 두께는 1000Å 이하인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 상부 하드마스크층은 W, Ti, TiN, Al 및 WN 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 하부 하드마스크층은 실리콘 질화막 및 실리콘 산화막 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030049277A KR20050010247A (ko) | 2003-07-18 | 2003-07-18 | 반도체 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030049277A KR20050010247A (ko) | 2003-07-18 | 2003-07-18 | 반도체 소자 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050010247A true KR20050010247A (ko) | 2005-01-27 |
Family
ID=37222697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030049277A KR20050010247A (ko) | 2003-07-18 | 2003-07-18 | 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050010247A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9093500B2 (en) | 2013-08-23 | 2015-07-28 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor device using bowing control layer |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370241B1 (ko) * | 2000-10-31 | 2003-01-30 | 삼성전자 주식회사 | 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 및 그 제조방법 |
| KR20030040030A (ko) * | 2001-11-12 | 2003-05-22 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
| KR20040059981A (ko) * | 2002-12-30 | 2004-07-06 | 주식회사 하이닉스반도체 | 하드마스크의 경사 프로파일을 방지할 수 있는 ＡｒＦ노광원을 이용한 반도체소자 제조 방법 |
-
2003
- 2003-07-18 KR KR1020030049277A patent/KR20050010247A/ko not_active Application Discontinuation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370241B1 (ko) * | 2000-10-31 | 2003-01-30 | 삼성전자 주식회사 | 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 및 그 제조방법 |
| KR20030040030A (ko) * | 2001-11-12 | 2003-05-22 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
| KR20040059981A (ko) * | 2002-12-30 | 2004-07-06 | 주식회사 하이닉스반도체 | 하드마스크의 경사 프로파일을 방지할 수 있는 ＡｒＦ노광원을 이용한 반도체소자 제조 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9093500B2 (en) | 2013-08-23 | 2015-07-28 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor device using bowing control layer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20080303141A1 (en) | Method for etching a substrate and a device formed using the method | |
| US7563721B2 (en) | Method for fabricating semiconductor device capable of decreasing critical dimension in peripheral region | |
| US7018930B2 (en) | Method for fabricating semiconductor device | |
| US20060124587A1 (en) | Method for fabricating semiconductor device using ArF photolithography capable of protecting tapered profile of hard mask | |
| US8124537B2 (en) | Method for etching integrated circuit structure | |
| US20110248385A1 (en) | Method for selectively forming symmetrical or asymmetrical features using a symmetrical photomask during fabrication of a semiconductor device and electronic systems including the semiconductor device | |
| KR100703025B1 (ko) | 반도체 장치에서 금속 배선 형성 방법. | |
| KR100551071B1 (ko) | 반도체소자 제조방법 | |
| KR20050010247A (ko) | 반도체 소자 제조 방법 | |
| KR20070000719A (ko) | 반도체 소자의 비트라인콘택 형성방법 | |
| KR100911864B1 (ko) | 반도체 소자의 제조방법 | |
| KR20060118734A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20050001104A (ko) | 반도체소자 제조 방법 | |
| KR20040001478A (ko) | 금속 배선 형성 방법 | |
| KR100634267B1 (ko) | 반도체 장치에서 소자 분리 영역의 형성 방법 | |
| KR20030058247A (ko) | 패턴 변형을 방지할 수 있는 반도체 소자 제조 방법 | |
| KR20040043382A (ko) | 반도체소자의 제조방법 | |
| KR100439771B1 (ko) | 반도체 소자의 하드마스크 손실 방지 방법 | |
| KR20060011021A (ko) | 반도체 소자의 제조 방법 | |
| KR20080060344A (ko) | 반도체 소자의 패턴 형성 방법 | |
| KR100832027B1 (ko) | 하드마스크의 경사 프로파일을 방지할 수 있는반도체소자의 패턴 형성방법 | |
| KR100709432B1 (ko) | 반도체 소자의 형성 방법 | |
| KR100721590B1 (ko) | 반도체소자의 제조방법 | |
| KR20050108210A (ko) | 금속막의 식각 방법 | |
| KR19980048839A (ko) | 반도체 소자의 콘택 홀 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |