KR20030040030A - 반도체소자 제조방법 - Google Patents

반도체소자 제조방법 Download PDF

Info

Publication number
KR20030040030A
KR20030040030A KR1020020056772A KR20020056772A KR20030040030A KR 20030040030 A KR20030040030 A KR 20030040030A KR 1020020056772 A KR1020020056772 A KR 1020020056772A KR 20020056772 A KR20020056772 A KR 20020056772A KR 20030040030 A KR20030040030 A KR 20030040030A
Authority
KR
South Korea
Prior art keywords
film
hard mask
sacrificial
etching
layer
Prior art date
Application number
KR1020020056772A
Other languages
English (en)
Other versions
KR100551071B1 (ko
Inventor
이성권
김상익
권일영
윤국한
안명규
공필구
오진성
정진기
김재영
김광옥
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to TW091132662A priority Critical patent/TWI276153B/zh
Priority to DE10252337A priority patent/DE10252337A1/de
Priority to US10/292,540 priority patent/US7018930B2/en
Priority to JP2002328926A priority patent/JP2003282550A/ja
Publication of KR20030040030A publication Critical patent/KR20030040030A/ko
Application granted granted Critical
Publication of KR100551071B1 publication Critical patent/KR100551071B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Abstract

본 발명은 반도체소자 제조 방법에 관한 것으로, 특히 포토레지스트 패턴의 변형 및 하드마스크 절연막의 손실을 최소화할 수 있는 반도체소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 피식각층 상에 하드마스크용 절연막을 형성하는 단계; 상기 하드마스크용 절연막 상에 하드마스크용 희생막을 형성하는 단계; 상기 하드마스크용 희생막 상에 포토레지스트를 도포하는 단계; 선택적 노광 및 현상 공정으로 상기 포토레지스트의 패턴을 형성하는 단계; 상기 포토레지스트의 패턴을 식각마스크로 상기 하드마스크용 희생막을 선택적으로 식각하여 희생하드마스크를 형성하는 단계; 적어도 상기 희생하드마스크를 식각마스크로 상기 하드마스크용 절연막을 식각하여 하드마스크를 형성하는 단계; 및 상기 희생하드마스크 및 상기 하드마스크를 식각마스크로 상기 피식각층을 식각하여 소정의 패턴을 형성하는 단계를 포함하는 반도체소자 제조방법을 제공한다.

Description

반도체소자 제조방법{Method for fabrication of semiconductor device}
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 반도체소자의 패턴 형성방법에 관한 것으로, 더욱 상세하게는 F2또는 불화아르곤(ArF)등의 보다 발전된(Advanced) 노광원을 이용한 반도체소자의 패턴 형성방법에 관한 것이다.
반도체소자의 진전을 지지해 온 미세 가공 기술은 사진식각(Photo lithography) 기술인 바, 이 기술의 해상력 향상이 반도체 소자의 고집적화의 장래와 직결된다고 해도 과언은 아니다.
이러한 사진식각 공정은 주지된 바와 같이, 포토레지스트 패턴을 형성하는 공정과 상기 포토레지스트 패턴을 식각 마스크로 하는 식각 공정을 통해 피식각층을 식각해서 원하는 형태의 패턴 예컨대, 콘택홀 또는 게이트전극 등의 라인 패턴등을 형성하는 공정을 포함하는 바, 여기서 포토레지스트 패턴은 피식각층 상에 포토레지스트를 도포하는 공정과 준비된 노광 마스크를 이용해 포토레지스트를 선택적으로 노광하는 공정 및 소정의 화학용액으로 노광되거나, 또는 노광되지 않은 포토레지스트 부분을 제거하는 현상 공정을 통해 이루어진다.
한편, 사진식각 공정으로 구현할 수 있는 패턴의 임계치수(Critical Dimension; 이하 CD라 함)는 상기한 노광 공정에서 어떤 파장의 광원을 사용하냐에 따라 좌우된다. 이것은 노광 공정을 통해 구현할 수 있는 포토레지스트 패턴의 폭에 따라 실제 패턴의 CD가 결정되기 때문이다.
636㎚ (g-line)의 파장의 광원과 365㎚(i-line)의 광원을 사용하던 초기의 스테퍼(Stepper)를 거쳐 현재는 248㎚(KrF Excimer Laser) 파장의 DUV(Deep Ultra-violet)를 이용하는 스테퍼나 스캐너 타입의 노광장비를 주로 사용하고 있는 바, 248㎚의 DUV 사진식각 기술은 초기에 시간 지연 효과, 기질 의존성 등과 같은 많은 문제들이 발생하였으며, 0.18㎛ 디자인의 제품 개발에 사용되었다. 그러나 0.15㎛ 이하의 디자인을 갖는 제품을 개발하기 위해서는 새로운 193㎚(ArF Excimer Laser) 또는 157nm(F2Laser)의 파장을 갖는 새로운 DUV 사진식각 기술로의 기술개발이 필수적이다. 그러나, 이러한 DUV 사진식각 기술에서 해상력을 높이기 위한 여러 기술을 조합한다 하여도 0.1㎛ 이하의 패턴은 불가능하므로 새로운 광원을 갖는 사진식각 기술의 개발이 활발히 진행되고 있다.
도 1은 KrF용 포토레지스트와 F2또는 ArF용 포토레지스트의 화학 구조를 도시한 도면이며, 도 2는 종래기술에 따른 ArF용 포토레지스트를 이용한 패턴 형성시 패턴 변형을 도시한 SEM 사진이다.
현재는 ArF(불화아르곤) 레이저(λ=193㎚)를 사용하는 노광장비를 0.11㎛까지의 패턴을 목표로 개발하고 있다. DUV 사진식각 기술은 i-선 대비 해상도 및 DOF 등의 성능면에서 우수하지만, 공정제어가 쉽지 않다. 이러한 문제는 짧은 파장에서 기인된 광학적인 원인과 화학증폭형 포토레지스트의 사용에 의한 화학적인 원인으로 구분할 수 있다. 파장이 짧아지면 정지파 효과에 의한 CD 흔들림 현상과 기질 위상에 의한 반사광의 새김현상이 심해진다. CD 흔들림이란 입사광과 반사광의 간섭 정도가 레지스트의 미소한 두께 차이 또는 기질 필름의 두께차이에 따라 변함으로써 결과적으로 선 두께가 주기적으로 변하는 현상을 말한다. DUV 공정에서는 민감도 향상을 위해서 화학증폭형 포토레지스트를 사용할 수밖에 없는데, 그 반응메카니즘과 관련하여 PED(Post Exposure Delay) 안정성, 기질 의존성 등의 문제점이 발생하는 바, F2또는 ArF 노광기술의 핵심 과제 중의 하나는 F2또는 ArF용 포토레지스트의 개발이다. F2또는 ArF는 KrF와 같은 화학 증폭형이지만 재료를 근본적으로 개량해야 하는 필요가 있기 때문인데, 특히 ArF 포토레지스트 재료 개발이 어려운 것은 벤젠고리를 사용할 수 없기 때문이다. 벤젠고리는 건식 식각(Dry etching) 내성을 확보하기 위해 i-선 및 KrF용 포토레지스트에 사용되어 왔다. 그러나 예컨대, ArF용 포토레지스트에 벤젠고리가 사용될 경우 ArF 레이저의 파장영역인 193nm에서 흡광도가 크기 때문에 투명성이 떨어져 포토레지스트 하부까지 노광이 불가능한 문제가 발생한다. 이 때문에, 벤젠고리를 가지지 않고 건식 식각 내성을 확보할 수 있으며, 접착력이 좋고 2.38% TMAH(Tetra Methyl Ammonium Hydroxide)로 현상되어질 수 있는 재료의 연구가 진행 되고 있다. 현재까지 세계적으로 많은 회사 및 연구소에서 연구성과를 발표하고 있는 상태이며, 아직까지 상용화 되어 있는 것으로는 COMA(CycloOlefin-Maleic Anhydride) 또는 아크릴레이드(Acrylate) 계통의 폴리머 형태, 또는 이들의 혼합 형태이다. 하지만, 상기한 포토레지스트는 상기한 바와 같은 벤젠 구조를 가지고 있는 바, 도 1은 이러한 KrF용 포토레지스트와 상기한 F2또는 ArF용 포토레지스트가 도시되어 있다.
따라서, 도 2에 도시된 바와 같이 F2또는 ArF 노광원을 이용한 사진식각을 통해 게이트전극 패턴(A)을 형성하기 위해 식각공정을 진행할 때 도면부호 'B'와 같이 줄무늬 모양 형태의 패턴의 변형(Striation)이 일어나거나, 식각 도중 포토레지스트가 뭉치거나(Cluster) 성형 변형(Plastic deformation)되는 현상과 식각 도중 포토레지스트의 내성이 약하여 한쪽으로 몰리는 현상이 발생하며, 이로 인해 주로 게이트전극 패턴(A) 상의 하드마스크층의 두께가 불균일해 짐으로 인해 노치(Notch) 발생 등 하드마스크의 국부적인 식각 손실이 발생한다.
한편, 금속층을 전도배선으로 사용하는 각종 배선 형성 공정이나 종횡비(Aspect ratio)가 큰 콘택홀 형성 공정의 경우 식각되는 금속층 또는 산화막 상부에 산화막 등과의 식각선택비를 가지며, 배선 형성 후 배선간의 격리(Isolation) 특성 등을 고려하여 통상적으로 질화막 계열의 하드마스크를 사용한다.
하지만, 이러한 질화막 계열의 하드마스크를 식각하기 위해 사용되는 과도한 양의 불소계 가스가 상기한 아크릴레이드 등의 F2또는 ArF용 포토레지스트와 반응하여 도 2의 'B'와 같은 포토레지스트의 변형을 더욱 심화시키는 결과를 초래하며 또한, 질화막 계열의 하드마스크두께가 불균일해 짐으로 인해 노치 발생 등 하드마스크의 국부적인 식각 손실이 발생한다.
도 3의 (a) 내지 도 3의 (c)는 종래의 질화막 하드마스크를 사용하여 게이트전극 패턴 형성시 각 공정 단계에 따른 CD를 도시한 평면 SEM 사진이며, 도 4는 전술한 도 4의 게이트전극 패턴을 도시한 단면 SEM 사진이다.
도 3의 (a)는 포토레지스트 패턴(55) 형성을 위한 현상(Develop) 후의 CD 관찰을 위한 SEM 사진 즉, DI(Develop Inspection) CD를 나타내는 SEM 사진으로서, 다수의 포토레지스트 패턴(10)이 평면적으로 일방향으로 배열되어 있음을 확인할 수 있다.
도 3의 (b)는 반사방지막과 질화막 하드마스크를 식각한 후의 CD 관찰을 위한 SEM 사진으로서, 다수의 질화막 하드마스크(11)가 평면적으로 일방향으로 배열되어 있으며, 질화막 하드마스크(11)가 일부 손실되어 패턴 자체가 도 3의 (a)에 비해 상당히 가늘어 졌음을 알 수 있다.
도 3의 (c)는 질화막 하드마스크(11)를 식각마스크로 전도층을 선택적으로 식각하여 게이트전극 패턴을 형성한 후, CD 관찰을 위한 SEM 사진으로서, 게이트전극 패턴의 최상부에 위치하는 질화막 하드마스크(11)의 두께가 전도층 식각 과정에서 불균일해졌음을 확인할 수 있다.
도 4를 참조하면, 도 4는 도 3의 (c)를 Y-Y' 방향으로 절단한 단면을 도시하는 것으로, 전도층 패턴(12)과 하드마스크(11)가 적층된 다수의 게이트전극 패턴이 형성되어 있음을 확인할 수 있다.
한편, 도면부호 'C'에 지시된 부분과 같이 질화막 하드마스크(11)의 두께가 불균일해져, 이로인해 질화막 하드마스크(11) 상에 노치가 발생하는 등 국부적인 식각 손실이 발생함을 확인할 수 있으며, 이러한 식각 손실은 전도층 패턴(12)에 전사되어 전도층 패턴(12)을 손상시킴으로써, 소자의 불량을 초래하게 된다.
전술한 노치 현상은 ArF 포토레지스트 패턴을 식각마스크로 하여 질화막 하드마스크를 식각하는 과정에서 주로 사용되는 불소계 가스 예컨대, CHF 계열 또는 CF 계열의 가스에 대해 ArF 포토레지스트와 질화막의 낮은 식각선택비로 인해 포토레지스트가 국부적으로 손실됨으로써 발생한다.
따라서, 질화막 하드마스크와 포토레지스트와의 낮은 식각선택비에 따른 패턴의 변형과 불량 발생을 억제하는 것이 시급한 과제이다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 하드마스크의 손실에 따른 패턴의 변형을 최소화할 수 있는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
도 1은 KrF용 포토레지스트와 F2또는 ArF용 포토레지스트의 화학 구조를 도시한 도면.
도 2는 종래기술에 따른 ArF용 포토레지스트를 이용한 패턴 형성시 패턴 변형을 도시한 사진,
도 3의 (a) 내지 도 3의 (c)는 종래의 질화막 하드마스크를 사용하여 게이트전극 패턴 형성시 각 공정 단계에 따른 CD를 도시한 평면 SEM 사진.
도 4는 전술한 도 4의 게이트전극 패턴을 도시한 단면 SEM 사진.
도 5a 내지 도 5d는 본 발명의 일실시예에 따른 F2또는 ArF 노광원을 이용한 반도체소자 패턴 형성 공정을 도시한 단면도.
도 6a 내지 도 6d는 본 발명의 다른 실시예에 따른 F2또는 ArF 노광원을 이용한 반도체소자 패턴 형성 공정을 도시한 단면도.
도 7의 (a) 내지 도 7의 (d)는 본 발명의 일실시예에 따른 이중 하드마스크 구조를 사용한 게이트전극 패턴 형성시 각 공정 단계에 따른 CD를 도시한 평면 SEM 사진.
도 8은 본 발명의 일실시예에 따른 이중 하드마스크 구조를 사용한 게이트전극 패턴을 도시한 단면 SEM 사진.
* 도면의 주요 부분에 대한 부호의 설명
50 : 기판51a : 전도층
52b : 하드마스크53b : 희생하드마스크
상기와 같은 문제점을 해결하기 위해 본 발명은, 피식각층 상에 하드마스크용 절연막을 형성하는 단계; 상기 하드마스크용 절연막 상에 하드마스크용 희생막을 형성하는 단계; 상기 하드마스크용 희생막 상에 포토레지스트를 도포하는 단계; 선택적 노광 및 현상 공정으로 상기 포토레지스트의 패턴을 형성하는 단계; 상기 포토레지스트의 패턴을 식각마스크로 상기 하드마스크용 희생막을 선택적으로 식각하여 희생하드마스크를 형성하는 단계; 적어도 상기 희생하드마스크를 식각마스크로 상기 하드마스크용 절연막을 식각하여 하드마스크를 형성하는 단계; 및 상기 희생하드마스크 및 상기 하드마스크를 식각마스크로 상기 피식각층을 식각하여 소정의 패턴을 형성하는 단계를 포함하는 반도체소자 제조방법을 제공한다.
또한, 상기와 같은 문제점을 해결하기 위해 본 발명은, 피식각층 상에 하드마스크용 절연막을 형성하는 단계; 상기 하드마스크용 절연막 상에 하드마스크용 희생막을 형성하는 단계; 상기 하드마스크용 희생막 상에 반사방지층을 형성하는 단계; 상기 반사방지층 상에 포토레지스트를 도포하는 단계; 선택적 노광 및 현상 공정으로 상기 포토레지스트의 패턴을 형성하는 단계; 상기 포토레지스트의 패턴을 식각마스크로 상기 반사방지층과 상기 하드마스크용 희생막을 선택적으로 식각하여 희생하드마스크를 형성하는 단계; 적어도 상기 희생하드마스크를 식각마스크로 상기 하드마스크용 절연막을 식각하여 하드마스크를 형성하는 단계; 및 상기 희생하드마스크 및 상기 하드마스크를 식각마스크로 상기 피식각층을 식각하여 소정의 패턴을 형성하는 단계를 포함하는 반도체소자 제조방법을 제공한다.
또한, 상기와 같은 문제점을 해결하기 위해 본 발명은, 기판 상에 텅스텐을 포함하는 전도층을 형성하는 단계; 상기 전도층 상에 하드마스크용 절연막을 형성하는 단계; 상기 하드마스크용 절연막 상에 텅스텐을 포함하는 하드마스크용 희생막을 형성하는 단계; 상기 하드마스크용 희생막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 희생막을 선택적으로 식각하여 희생하드마스크를 형성하는 단계; 적어도 상기 희생하드마스크를 식각마스크로 상기 하드마스크용 절연막을 식각하여 하드마스크를 형성하는 단계; 및 상기 희생하드마스크 및 상기 하드마스크를 식각마스크로 상기 전도층을 식각하여 전도층패턴을 형성하는 단계를 포함하는 반도체소자 제조방법을 제공한다.
바람직하게, 본 발명의 상기 소정의 패턴은 음각 또는 양각의 패턴을 포함한다. 또한, 상기 피식각층은 절연막이며, 상기 소정의 패턴은 콘택홀 패턴을 포함하며, 상기 피식각층은 전도층이며, 상기 소정의 패턴은 비트라인, 워드라인 또는 금속배선 중 어느 하나를 포함한다.
본 발명은, 산화막 또는 질화막의 절연막에 비해 불소계 가스에 대해서 포토레지스트에 대해 높은 식각선택비를 갖는 텅스텐(W)막, 티타늄(Ti)막 또는 백금(Pt)막 등의 금속막 또는 이들의 산화막 등을 사용한 희생하드마스크를 산화막 또는 질화막 계열의 하드마스크 상부에 적층 구조로 사용하여, 특히 불소계열의 가스에 대한 하드마스크와 포토레지스트의 낮은 식각선택비로 인한 하드마스크의 손실로 인한 ArF 또는 F2등의 노광기술을 이용한 사진식각 기술에서의 패턴 변형 방지 및 산화막 또는 질화막 계열의 하드마스크 손실을 감소시키고자 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 5a 내지 도 5d는 본 발명의 일실시예에 따른 F2또는 ArF 노광원을 이용한 반도체소자 패턴 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 설명한다.
후술하는 본 발명의 일실시예에서는 반도체소자의 라인 패턴 구체적으로, 전도층패턴 중 게이트전극 패턴(워드라인) 형성 공정을 그 일예로 하여 설명하는 바, 본 발명의 적용 대상이 되는 라인 패턴(전도층패턴)은 일실시예에서 제시한 게이트전극 패턴만으로 한정되는 것이 아니라 비트라인, 스토리지노드 콘택 또는 금속배선 등의 다양한 형태의 패턴 형성 공정에도 적용이 가능하다.
또한, 전술한 라인 형태의 패턴 이외에 고립된 형태인 섬형(Island type), 스토리지노드 콘택과 같은 도넛츠형 등에도 적용이 가능하며, 전도층이 아닌 절연막 패턴에도 적용이 가능하다. 즉, 본 발명의 일실시예에서는 양각 패턴을 형성하는 공정으로의 적용을 나타낸다고 할 수 있다.
먼저, 도 5a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가형성된 기판(50) 상에 피식각층으로 전도층(51a)을 형성한 다음, 전도층(51a) 상에 절연성 물질이면서도 피식각층인 전도층(51a)과 선택비를 갖어 하드마스크 재료로 사용되는 Si3N4또는 SiON 등의 질화막계열의 박막 또는 SiO2등의 산화막계열의 박막을 사용하여 하드마스크용 절연막(52a)을 형성한다. 이어서, 식각공정시 하드마스크용 절연막(52a)의 손실에 따른 패턴 변형을 방지하기 위해 하드마스크용 절연막(52a) 상에 하드마스크용 희생막(53a)을 형성한다.
여기서, 하드마스크용 희생막(53a)은 폴리실리콘막, Al막, W막, WSix(x는 1 내지 2)막, WN막, Ti막, TiN막, TiSix(x는 1 내지 2)막, TiAlN막, TiSiN막, Pt막, Ir막, IrO2막, Ru막, RuO2막, Ag막, Au막, Co막, Au막, TaN막, CrN막, CoN막, MoN막, MoSix(x는 1 내지 2)막, Al2O3막, AlN막, PtSix(x는 1 내지 2)막 및 CrSix(x는 1 내지 2)막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나의 박막을 이용한다. 이 때 하드마스크용 희생막(52a)은 후속 피식각층인 전도층(51a) 식각시 제거될 수 있도록 그 두께를 설정하는 바, 500Å ∼ 3000Å 정도의 두께로 형성하는 것이 바람직하며, 전술한 하드마스크용 절연막(52a)의 경우에도 이와 비슷한 500Å ∼ 5000Å 정도의 두께로 형성하는 것이 바람직하다.
또한, 전도층(51a)은 본 발명의 다른 효과 즉, 하드마스크용 희생막(53a)을 제거하기 위한 별도의 공정 추가를 덜기 위해서 전술한 하드마스크용 희생막(53a)과 동일 박막으로 형성하는 것이 바람직하나, 굳이 동일 박막으로 사용하지 않아도 사용되는 각 물질의 식각선택비에 따라 그 두께와 식각조건을 적절하게 조절하면후속 희생하드마스크의 제거 공정을 생략할 수도 있다.
또한, 기판(50)은 그 내부에 절연구조와 도전구조를 모두 포함하는 것으로, 전술한 바와 같이 본 발명의 일실시예에서 처럼 전도층(51a)이 게이트전극 패턴 형성용이라면 전도층(51a)과 기판(50) 사이의 계면에 게이트절연막(도시하지 않음)을 포함하고 있으며, 전도층(51a)이 비트라인 또는 금속배선이라면 기판(50)과의 계면에 Ti막/TiN막 등의 확산배리어막, 소스/드레인 등의 불순물 접합층, 층간절연막 또는 폴리실리콘막 또는 텅스텐(W)막 등의 박막으로 이루어진 플러그가 형성되어 있을 것이다.
이어서, 도 5b에 도시된 바와 같이, 하드마스크용 희생막(53a) 상에 패턴 형성을 위한 노광시 하부 즉, 하드마스크용 희생막(53a)의 광반사도가 높음으로인해 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 하드마스크용 희생막(53a)과 후속 포토레지스트의 접착력을 향상시킬 목적으로 반사방지층(54, ARC)을 형성한다.
여기서, 반사방지층(54)은 포토레지스트와 그 식각 특성이 유사한 유기계열(Organic)의 물질을 이용하며, 100Å ∼ 1000Å의 두께로 형성하는 것이 바람직하다.
이어서, 반사방지층(54) 상에 F2노광원용 또는 ArF 노광원용의 포토레지스트 예를 들어, 도 1의 화학 구조식을 갖는 COMA 또는 아크릴레이드를 사용하며, 이들을 스핀 코팅(Spin coating) 등의 방법을 통해 적절한 두께로 도포한 다음, F2노광원 또는 ArF 노광원과 게이트전극 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(55)을 형성한다.
계속해서, 포토레지스트 패턴(55)을 식각 마스크로 하는 선택적 식각 공정을 통해 반사방지층(54)을 선택적으로 식각하는 바, 이 때 포토레지스트 패턴(55)의 손실을 최소화하기 위해 Cl2, BCl3, CCl4또는 HCl 등의 염소계 가스를 사용한 플라즈마를 이용하여 식각 공정을 실시하거나, CF 계열의 가스를 사용할 경우 C/F의 비율이 낮은 가스 예컨대, CF4, C2F2, CHF3및 CH2F2로 이루어진 그룹으로부터 선택된 어느 하나의 가스를 사용한 플라즈마를 이용하여 식각 공정을 실시하는 것이 바람직하다.
이는 반사방지층(54) 식각시에는 CD의 조절이 용이해야 하므로 폴리머를 거의 발생시키지 않는 조건으로 식각을 진행하기 위한 것이다.
이어서, 도 5c에 도시된 바와 같이, 포토레지스트 패턴(55)을 식각마스크로 하드마스크용 희생막(53a)을 식각하여 희생하드마스크(53b)를 형성한 다음, 적어도(포토레지스트 패턴(55)과 반사방지층(54)은 대부분 식각과정에서 제거가 되나 그 일부가 잔류될 수 있는 바, 포토레지스트 패턴(55)과 반사방지층(54)의 제거를 위한 별도의 포토레지스트 스트립 공정을 실시하지 않는 경우 잔류하는 포토레지스트 패턴(55)과 반사방지층(54)이 식각마스크 역할을 할 수 있으므로 '적어도'라고 표현함) 희생하드마스크(53b)를 식각마스크로 하드마스크용 절연막(52a)을 식각하여 하드마스크(52b)를 형성한다.
이 과정에서 전술한 잔류하는 포토레지스트 패턴(55)과 반사방지층(54)은 공정 진행 과정에서 자연스럽게 제거된다.
이하, 전술한 하드마스크용 희생막(53a)과 하드마스크 절연막(52a)의 식각 공정을 구체적으로 살펴본다.
하드마스크용 희생막(53a)이 W막, WSix막 또는 WN막과 같이 텅스텐(W)을 포함하는 박막인 경우, SF6/N2의 혼합 가스를 사용한 플라즈마를 이용하며, 이 때 SF6/N2의 혼합비율이 0.10 ∼ 0.60인 것을 사용하는 것이 바람직하다.
하드마스크용 희생막(53a)이 폴리실리콘막 또는 Ti막, TiN막, TiSix막, TiAlN막 또는 TiSiN막과 같이 티타늄(Ti)을 포함하는 박막인 경우, 염소 계열의 가스 특히, Cl2를 주식각가스로 하며, 이 때 식각 프로파일의 제어를 위해 산소(O2) 또는 CF 가스를 적절히 첨가하여 사용한다.
하드마스크용 희생막(53a)이 Pt, Ir, Ru 등의 귀금속 또는 이들의 산화물을 포함하는 경우 염소 계열 또는 불소 계열의 가스를 사용한 플라즈마를 이용하며, 이 때 식각 프로파일의 제어를 위해서는 높은 이온에너지(High ion energy)가 필요하므로 이를 위해 저압(Low pressure) 및 고 바이어스 파워(High bias power) 조건을 유지하도록 하는 것이 바람직하다.
이어서, 희생하드마스크(53b)가 형성된 다음, 희생하드마스크(53b)를 식각마스크로 하드마스크용 절연막(52a)를 선택적으로 식각하여 하드마스크(52b) 패턴을 형성하는 공정을 실시함에 있어서, 통상의 질화막계열 또는 산화막계열의 물질을 식각할 때 사용되는 CF 계열의 가스를 주식각가스로 사용한다.
따라서, 종래의 경우 하드마스크용 절연막(52a) 식각시 식각마스크로 이용되는 포토레지스트 패턴(55) 또는 반사방지층(54)의 과도한 식각가스 노출로 인한 패턴의 변형을 방지할 수 있다.
요컨대, 텅스텐 또는 텅스텐질화막과 같이 텅스텐을 포함하는 희생하드마스크(53b)의 경우 SF6/N2를 식각가스로 사용하며, 이는 하드마스크용 절연막(52a)에 비해 포토레지스트 패턴(55)에 비해 높은 식각선택비를 가질 수 있어, 결과적으로 포토레지스트 패턴(55)의 국부적인 손실로 인한 노치 현상을 방지할 수 있다. 따라서, 하드마스크(52b)의 손실과 이로인한 패턴 변형을 방지할 수 있다.
또한, 텅스텐을 제외한 전도성 박막의 경우, 식각 과정에서 비록 ArF 또는 F2용 포토레지스트의 변형을 초래할 수 있는 CF 계열의 식각가스를 사용한다고 하더라도, 전도성 박막 자체가 질화막 또는 산화막에 비해 포토레지스트와 높은 식각선택비를 가지므로 종래의 하드마스크 손실과 패턴의 변형을 방지할 수 있다.
다음으로, 희생하드마스크(53b) 및 하드마스크(52b)를 식각마스크로 전도층(51a)를 선택적으로 식각하여 전도층패턴(51b) 즉, 게이트전극 패턴을 형성한다.
이 때, 전술한 본 발명의 희생하드마스크(53b) 사용에 따라 이를 제거하기 위한 추가 식각공정을 없애기 위한 의도대로 전도층(51a)을 하드마스크용 희생막(53a)과 동일 박막으로 사용하거나, 또는 서로 다른 박막이더라도 그 두께와 식각 조건을 조절함으로써, 전도층(51a) 식각시 희생하드마스크(53b)는 모두 제거가 되며, 이에 따라 희생하드마스크(53b)를 제거하기 위한 별도의 식각 공정을 생략할 수 있으며, 희생하드마스크(53b)로 인해 하드마스크(52b)의 손실을 방지할 수 있으므로 하드마스크(52b)의 손실로 인한 전도층패턴(51b)의 변형을 방지할 수 있다.
여기서, 전도층(51a)의 식각 조건은 전술한 희생하드마스크(53b) 형성시 사용한 조건과 동일하며, 단지 그 시간과 가스량만을 적절하게 조절하면 된다.
도 7의 (a) 내지 도 5의 (d)는 전술한 본 발명의 일실시예에 따른 이중 하드마스크 구조를 사용한 게이트전극 패턴 형성시 각 공정 단계에 따른 CD를 도시한 평면 SEM 사진이며, 도 8은 전술한 본 발명의 일실시예에 따른 이중 하드마스크 구조를 사용한 게이트전극 패턴을 도시한 단면 SEM 사진이다.
도 7의 (a)는 포토레지스트 패턴(55) 형성을 위한 현상(Develop) 후의 CD 관찰을 위한 SEM 사진 즉, DI(Develop Inspection) CD를 나타내는 SEM 사진으로서, 다수의 포토레지스트 패턴(55)이 평면적으로 일방향으로 배열되어 있음을 확인할 수 있다.
도 7의 (b)는 하드마스크용 희생막(도시하지 않음)으로 텅스텐막을 사용하여 이를 선택적으로 식각한 후의 CD 관찰을 위한 SEM 사진으로서, 다수의 텅스텐막을이용한 희생하드마스크(53b)가 평면적으로 일방향으로 배열되어 있음을 확인할 수 있다.
도 7의 (c)는 도 5의 (b)의 희생하드마스크(53b)을 식각마스크로 하드마스크용 절연막(도시하지 않음)을 선택적으로 식각하여 하드마스크(도시하지 않음)를 형성한 후의 CD 관찰을 위한 SEM 사진으로서, 도 5의 (b)와 같이 다수의 텅스텐막을 이용한 희생하드마스크(53b)가 평면적으로 일방향으로 배열되어 있음을 확인할 수 있다.
도 7의 (d)는 하드마스크용 희생막(53b)와 하드마스크(52b)를 식각마스크로 전도층(도시하지 않음)를 선택적으로 식각한 후의 CD 관찰을 위한 SEM 사진으로서, 전도층패턴의 최상부에 위치하는 다수의 하드마스크(52b)가 평면적으로 일방향으로 배열되어 있음을 확인할 수 있다.
따라서, 도 7의 (d)에 도시된 바와 같이, 도 2 내지 도 4의 SEM 사진에 도시된 종래기술에서의 패턴 변형과 같은 문제점이 발생하지 않았음을 확인할 수 있다.
도 8을 참조하면, 도 8은 도 7의 (d)를 X-X' 방향으로 절단한 단면을 도시하는 것으로, 전도층 패턴(51b)과 하드마스크(52b)가 적층된 다수의 게이트전극 패턴이 패턴 변형없이 형성되어 있음을 확인할 수 있다.
도 6a 내지 도 6d는 본 발명의 다른 실시예에 따른 F2또는 ArF 노광원을 이용한 반도체소자의 패턴 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 설명한다.
후술하는 본 발명의 다른 실시예에서는 반도체소자의 스페이스 패턴(Space pattern) 예컨대, 콘택홀 패턴 형성 공정을 그 일예로 하여 설명하는 바, 본 발명의 적용 대상이 되는 콘택홀 패턴은 금속배선 콘택과 비트라인 또는 캐패시터의 스토리지 노드 콘택을 위한 소스/드레인 접합 등의 기판 내의 불순물 접합층과의 콘택 및 콘택 패드 형성을 위한 공정 등에 적용이 가능하다.
또한, 본 발명의 다른 실시예는 피식각층을 절연막으로 하는 공정인 소자분리(Isolation)를 위한 트렌치(Trench) 형성 공정이나, 피식각층을 전도층으로 하는 공정 예컨대, 박막트랜지스터(Thin film transistor)의 채널 형성 부분을 오픈시키기 위한 폴리실리콘을 식각하는 공정 등에도 적용이 가능하다. 즉, 본 발명의 다른 실시예에서는 음각 패턴을 형성하는 공정으로의 적용을 나타낸다고 할 수 있다.
먼저, 도 4a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(60) 상에 피식각층으로 불순물이 도핑되거나(Doped) 또는 불순물이 도핑되지 않은(Undoped) 산화막(61)을 형성한 다음, 산화막(61) 상에 절연성 물질이면서도 산화막(61)과의 식각선택비를 갖어 하드마스크 재료로 사용되는 하드마스크용 질화막(62a)을 형성한다. 이어서, 하드마스크용 질화막(62a)의 식각 손실에 따른 패턴 변형을 방지하기 위해 하드마스크용 질화막(62a) 상에 하드마스크용 희생막(63a)을 형성한다.
여기서, 피식각층으로 산화막(61), 하드마스크용 절연막으로 하드마스크용 질화막(62a)을 한정하였으나, 피식각층은 SiO2등의 산화막 이외에 저유전율막과 같이 이와 유사한 절연 특성을 갖는 박막을 사용할 수 있고, 하드마스크용 절연막 역시 절연성이면서도 질화막 이외에 산화막 등의 피식각층과 식각선택비를 갖는 예컨대, Si3N4또는 SiON 등의 질화막계열을 사용할 수 있다.
여기서, 하드마스크용 희생막(63a)은 폴리실리콘막, Al막, W막, WSix막, WN막, Ti막, TiN막, TiSix막, TiAlN막, TiSiN막, Pt막, Ir막, IrO2막, Ru막, RuO2막, Ag막, Au막, Co막, Au막, TaN막, CrN막, CoN막, MoN막, MoSix막, Al2O3막, AlN막, PtSix막 및 CrSix막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나를 포함하는 박막을 이용한다. 이 때 하드마스크용 희생막(63a)은 후속 피식각층인 산화막(61) 식각시 제거될 수 있도록 그 두께를 설정하는 바, 500Å ∼ 3000Å의 두께로 형성하는 것이 바람직하며, 전술한 하드마스크용 질화막(62a)의 경우에도 500Å ∼ 5000Å의 두께로 형성하는 것이 바람직하다.
또한, 기판(60)은 그 내부에 절연구조와 도전구조를 모두 포함하는 것으로, 본 발명의 콘택홀이 금속배선 형성 또는 금속배선간의 콘택을 위한 것이라면, 금속배선 또는 도전구조를 그 상부에 포함하고 있으며, 비트라인 또는 스토리지노드 또는 콘택 패드 등과의 콘택을 위한 것이라면 소스/드레인 접합 등의 불순물 접합층을 그 내부에 포함하거나, 폴리실리콘 등의 플러그를 포함하고 있다.
하드마스크용 희생막(63a) 상에 패턴 형성을 위한 노광시 하부 즉, 하드마스크용 희생막(63a)의 광반사도가 높임으로써 난반사가 이루어져 원하지도 않는 패턴이 형성되는 것을 방지하며, 하드마스크용 희생막(63a)과 후속 포토레지스트의 접착력을 향상시킬 목적으로 반사방지층(64,ARC)을 형성한다.
여기서, 반사방지층(64)은 포토레지스트와 그 식각 특성이 유사한 유기계열의 물질을 이용하며, 100Å ∼ 1000Å의 두께로 형성하는 것이 바람직하다.
이어서, 도 4b에 도시된 바와 같이, 반사방지층(64) 상에 F2노광원용 또는 ArF 노광원용의 포토레지스트 예를 들어, 도 1에 도시된 바와 같은 ArF 노광원용 포토레지스트인 COMA 또는 아크릴레이드를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, F2노광원 또는 ArF 노광원과 콘택홀의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(65)을 형성한다.
계속해서, 포토레지스트 패턴(65)을 식각 마스크로 한 선택적 식각 공정을 통해 반사방지층(64)을 식각하는 바, 이 때 포토레지스트 패턴(65)의 손실을 최소화하기 위해 Cl2, BCl3, CCl4또는 HCl 등의 염소계 가스를 사용한 플라즈마를 이용하여 식각 공정을 실시하거나, CF 계열의 가스를 사용할 경우 C/F의 비율이 낮은 가스 예컨대, CF4, C2F2, CHF3및 CH2F2로 이루어진 그룹으로부터 선택된 어느 하나의 가스를 사용한 플라즈마를 이용하여 식각 공정을 실시한다.
이는 반사방지층(64) 식각시에는 CD의 조절이 용이해야 하므로 폴리머를 거의 발생시키지 않는 조건으로 식각을 진행하기 위한 것이다.
이어서, 포토레지스트 패턴(65)과 반사방지층(64)을 식각마스크로 하드마스크용 희생막(63a)을 식각하여 희생하드마스크(63b)를 형성한다.
이하, 전술한 하드마스크용 희생막(63a) 식각 공정을 구체적으로 살펴본다.
하드마스크용 희생막(63a)이 W막, WSix막 또는 WN막과 같이 텅스텐(W)을 포함하는 경우, SF6/N2의 혼합 가스를 사용한 플라즈마를 이용하며, 이 때 SF6/N2의 혼합비율이 0.10 ∼ 0.60인 것을 사용하는 것이 바람직하다.
하드마스크용 희생막(63a)이 폴리실리콘막 또는 Ti막, TiN막, TiSix막, TiAlN막 또는 TiSiN막과 같이 티타늄(Ti)을 포함하는 박막인 경우, 염소 계열의 가스 특히, Cl2를 주식각가스로 하며, 이 때 식각 프로파일의 제어를 위해 산소(O2) 또는 CF 가스를 첨가하여 사용한다.
하드마스크용 희생막(63a)이 Pt, Ir, Ru 등의 귀금속 또는 이들의 산화물을 포함하는 박막인 경우, 염소 계열 또는 불소 계열의 가스를 사용한 플라즈마를 이용하며, 이 때 식각 프로파일 제어를 위해서는 높은 이온에너지가 필요하므로 이를 위해 저압 및 고 바이어스 파워 조건을 유지하도록 한다.
다음으로, 도 4c에 도시된 바와 같이, 적어도(포토레지스트 패턴(65)과 반사방지층(64)은 대부분 식각과정에서 제거가 되나 그 일부가 잔류될 수 있는 바, 포토레지스트 패턴(65)과 반사방지층(64)의 제거를 위한 별도의 포토레지스트 스트립 공정을 실시하지 않는 경우 잔류하는 포토레지스트 패턴(65)과 반사방지층(64)이 식각마스크 역할을 할 수 있으므로 '적어도'라고 표현함) 희생하드마스크(63b)를식각마스크로 하드마스크용 질화막(62a)을 식각하여 하드마스크(62b)를 형성하는 바, 이 과정에서 전술한 잔류하는 포토레지스트 패턴(65)과 반사방지층(64)은 자연스럽게 제거된다.
희생하드마스크(63b)가 형성된 다음, 희생하드마스크(63b)를 식각마스크로 하드마스크용 질화막(62a)를 선택적으로 식각하여 하드마스크(62b) 패턴을 형성하는 공정을 실시함에 있어서, 통상의 질화막계열 또는 산화막계열의 물질을 식각할 때 사용되는 CF 계열의 가스를 주식각가스로 사용한다.
따라서, 종래의 경우 하드마스크용 질화막(62a) 식각시 식각마스크로 이용되는 포토레지스트 패턴(65) 또는 반사방지층(64)의 과도한 식각가스 노출로 인한 패턴의 변형을 방지할 수 있다.
다음으로, 도 4d에 도시된 바와 같이, 희생하드마스크(63b) 및 하드마스크(62b)를 식각마스크로 산화막(61)를 선택적으로 식각하여 기판(60) 구체적으로는 도전구조의 표면 또는 그 상부를 노출시키는 콘택홀(66)을 형성한다.
이 때, 전술한 본 발명의 희생하드마스크(63b) 사용에 따라 이를 제거하기 위한 추가 식각공정을 없애기 위한 의도대로 산화막(61) 식각시 희생하드마스크(63b)는 모두 제거가 되도록 공정 조건을 조절 즉, 그 두께와 식각 조건을 조절하면, 희생하드마스크(63b)를 제거하기 위한 별도의 식각 공정을 생략할 수 있으며, 희생하드마스크(63b)로 인해 하드마스크(62b)의 손실을 방지할 수 있으므로 하드마스크(62b)의 손실로 인한 콘택홀(66)의 CD의 증가 또는 감소 등의 패턴 변형을 방지할 수 있다.
전술한 피식각층 즉, 산화막(61)의 식각 조건을 보다 구체적으로 살펴 본다.
산화막(61) 식각시 통상적으로 사용되는 CF4, CHF3, CH2F2, C4F6, C4F8, C3F8또는 C5F8등을 CF계열(Fluorocarbon)의 가스를 사용하며, 이 때 MERIE(Magnetic Enhancement Reactive Ion Etching) 방식의 에쳐(Etcher)에서 상기 CF가스의 플로우율을 20SCCM ∼ 100SCCM으로 하고 1000W ∼ 2500W 정도의 파워를 사용한다.
이 때, 에쳐 내의 압력을 25mTorr ∼ 70mTorr로 유지하고, 캐소드(Cathode) 온도를 -20℃ ∼ +60℃ 정도로 유지하며, 식각 프로파일을 제어할 수 있도록 상기 CF 가스의 65% ∼ 80%의 플로우율로 산소 가스를 더 첨가할 수 있다.
상기한 바와 같이 이루어지는 본 발명은, 다수의 전도성 물질막 예컨대, 텅스텐막 또는 텅스텐질화막을 절연성 하드마스크 예컨대, 질화막 상부에 적층 구조로 사용함으로써, ArF 또는 F2노광원에 의한 보다 발전된 사진식각 기술을 이용하여 패턴 형성시 CF 계열의 식각가스에 대한 절연성 하드마스크와 포토레지스트 사이의 낮은 식각선택비에 의한 포토레지스트의 국부적인 손실을 방지할 수 있어, 이로인한 절연성 하드마스크의 손실과 패턴 변형을 방지할 수 있다.
또한, 층간절연 물질로 사용되는 산화막 또는 전도층 등의 피식각층 식각시 희생하드마스크를 동시에 제거할 수 있어 희생하드마스크 제거를 위한 별도의 추가 공정을 덜 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, F2또는 ArF 등의 노광원을 사용하는 사진식각 공정에 따른 포토레지스트 패턴의 변형과 손실을 방지할 수 있으며, 또한 하드마스크의 손실을 최소화함으로써, 궁극적으로 반도체 소자의 수율을 크게 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (36)

  1. 피식각층 상에 하드마스크용 절연막을 형성하는 단계;
    상기 하드마스크용 절연막 상에 하드마스크용 희생막을 형성하는 단계;
    상기 하드마스크용 희생막 상에 포토레지스트를 도포하는 단계;
    선택적 노광 및 현상 공정으로 상기 포토레지스트의 패턴을 형성하는 단계;
    상기 포토레지스트의 패턴을 식각마스크로 상기 하드마스크용 희생막을 선택적으로 식각하여 희생하드마스크를 형성하는 단계;
    적어도 상기 희생하드마스크를 식각마스크로 상기 하드마스크용 절연막을 식각하여 하드마스크를 형성하는 단계; 및
    상기 희생하드마스크 및 상기 하드마스크를 식각마스크로 상기 피식각층을 식각하여 소정의 패턴을 형성하는 단계
    를 포함하는 반도체소자 제조방법.
  2. 제 1 항에 있어서,
    상기 소정의 패턴은 음각 또는 양각 패턴을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  3. 제 1 항에 있어서,
    상기 피식각층은 절연막이며, 상기 소정의 패턴은 콘택홀 패턴을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  4. 제 1 항에 있어서,
    상기 피식각층은 전도층이며, 상기 소정의 패턴은 비트라인, 워드라인 또는 금속배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  5. 제 1 항에 있어서,
    상기 포토레지스트는 ArF 노광원용 포토레지스트 또는 F2노광원용 포토레지스트를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  6. 제 1 항에 있어서,
    상기 희생하드마스크는 상기 피식각층을 식각하는 단계에서 제거되는 것을 특징으로 하는 반도체소자 제조방법.
  7. 제 1 항에 있어서,
    상기 하드마스크용 희생막은,
    폴리실리콘막, Al막, W막, WSix(x는 1 내지 2)막, WN막, Ti막, TiN막, TiSix(x는 1 내지 2)막, TiAlN막, TiSiN막, Pt막, Ir막, IrO2막, Ru막, RuO2막, Ag막, Au막, Co막, Au막, TaN막, CrN막, CoN막, MoN막, MoSix(x는 1 내지 2)막, Al2O3막, AlN막, PtSix(x는 1 내지 2)막 및 CrSix(x는 1 내지 2)막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나의 박막을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  8. 제 1 항에 있어서,
    상기 피식각층은 제1절연막이고, 상기 하드마스크용 절연막은 상기 피식각층과 식각선택비를 갖는 제2절연막인 것을 특징으로 하는 반도체소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 제1절연막은 산화막계열이고, 상기 제2절연막은 질화막계열인 것을 특징으로 하는 반도체소자 제조방법.
  10. 제 7 항에 있어서,
    상기 피식각층은 상기 하드마스크용 희생막과 동일 박막으로 이루어진 것을 특징으로 하는 반도체소자 제조방법.
  11. 제 1 항 또는 제 10 항에 있어서,
    상기 하드마스크용 절연막은 산화막계열 또는 질화막계열을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  12. 제 7 항에 있어서,
    상기 하드마스크용 희생막을 식각하는 단계에서,
    상기 하드마스크용 희생막이 W을 포함하는 경우 SF6/N2의 혼합 플라즈마를 이용하되, SF6/N2를 0.10 내지 0.60의 비율로 하여 사용하는 것을 특징으로 하는 반도체소자 제조방법.
  13. 제 11 항에 있어서,
    상기 하드마스크용 희생막을 식각하는 단계에서,
    상기 하드마스크용 희생막이 폴리실리콘 또는 Ti를 포함하는 경우 염소계열의 가스를 주식각가스로 하되, 식각 프로파일 제어를 위해 산소 또는 CF 가스를 첨가하여 사용하는 것을 특징으로 하는 반도체소자 제조방법.
  14. 제 7 항에 있어서,
    상기 하드마스크용 희생막을 식각하는 단계에서,
    상기 하드마스크용 희생막이 Pt, Ir 또는 Ru 중 어느 하느를 포함하는 귀금속 또는 이들의 산화물을 포함하는 경우 염소계열 또는 불소계열의 플라즈마를 사용하는 것을 특징으로 하는 반도체소자 제조방법.
  15. 제 1 항에 있어서,
    상기 하드마스크용 희생막을 500Å 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  16. 제 11 항에 있어서,
    상기 하드마스크용 절연막을 식각하는 단계에서 CF가스를 사용하는 것을 특징으로 하는 반도체소자 제조방법.
  17. 제 11 항에 있어서,
    상기 하드마스크용 절연막을 500Å 내지 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  18. 제 9 항에 있어서,
    상기 제1절연막을 식각하는 단계에서 CF계열의 가스를 사용하는 것을 특징으로 하는 반도체소자 제조방법.
  19. 제 18 항에 있어서,
    상기 제1절연막을 식각하는 단계는,
    MERIE(Magnetic Enhancement Reactive Ion Etching) 방식의 에쳐(Etcher)에서 상기 CF가스의 플로우율을 20SCCM 내지 100SCCM으로 하여 실시하는 것을 특징으로 하는 반도체소자 제조방법.
  20. 제 19 항에 있어서,
    상기 제1절연막을 식각하는 단계는,
    상기 에쳐의 압력을 25mTorr 내지 70mTorr로 유지하고, 캐소드 온도를 -20℃ 내지 +60℃의 온도로 유지하며 실시하는 것을 특징으로 하는 반도체소자 제조방법.
  21. 제 20 항에 있어서,
    상기 제1절연막을 식각하는 단계에서 상기 CF가스의 65% 내지 80%의 플로우율로 산소가스를 더 포함하여 실시하는 것을 특징으로 하는 반도체소자 제조방법.
  22. 피식각층 상에 하드마스크용 절연막을 형성하는 단계;
    상기 하드마스크용 절연막 상에 하드마스크용 희생막을 형성하는 단계;
    상기 하드마스크용 희생막 상에 반사방지층을 형성하는 단계;
    상기 반사방지층 상에 포토레지스트를 도포하는 단계;
    선택적 노광 및 현상 공정으로 상기 포토레지스트의 패턴을 형성하는 단계;
    상기 포토레지스트의 패턴을 식각마스크로 상기 반사방지층과 상기 하드마스크용 희생막을 선택적으로 식각하여 희생하드마스크를 형성하는 단계;
    적어도 상기 희생하드마스크를 식각마스크로 상기 하드마스크용 절연막을 식각하여 하드마스크를 형성하는 단계; 및
    상기 희생하드마스크 및 상기 하드마스크를 식각마스크로 상기 피식각층을 식각하여 소정의 패턴을 형성하는 단계
    를 포함하는 반도체소자 제조방법.
  23. 제 22 항에 있어서,
    상기 포토레지스트는 ArF 노광원용 포토레지스트 또는 F2노광원용 포토레지스트를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  24. 제 22 항에 있어서,
    상기 하드마스크용 희생막은,
    폴리실리콘막, Al막, W막, WSix(x는 1 내지 2)막, WN막, Ti막, TiN막, TiSix(x는 1 내지 2)막, TiAlN막, TiSiN막, Pt막, Ir막, IrO2막, Ru막, RuO2막, Ag막, Au막, Co막, Au막, TaN막, CrN막, CoN막, MoN막, MoSix(x는 1 내지 2)막, Al2O3막, AlN막, PtSix(x는 1 내지 2)막 및 CrSix(x는 1 내지 2)막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나의 박막을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  25. 제 22 항에 있어서,
    상기 반사방지층은 유기계열이며, 100Å 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  26. 제 25 항에 있어서,
    상기 반사방지층을 식각하는 단계에서,
    염소계열 또는 CF 계열의 가스를 사용하되, CF 계열의 가스일 경우 C/F의 비율이 낮은 CF4, C2F2, CHF3및 CH2F2로 이루어진 그룹으로부터 선택된 어느 하나의 가스를 사용하는 것을 특징으로 하는 반도체소자 제조방법.
  27. 기판 상에 텅스텐을 포함하는 전도층을 형성하는 단계;
    상기 전도층 상에 하드마스크용 절연막을 형성하는 단계;
    상기 하드마스크용 절연막 상에 텅스텐을 포함하는 하드마스크용 희생막을 형성하는 단계;
    상기 하드마스크용 희생막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 희생막을 선택적으로 식각하여 희생하드마스크를 형성하는 단계;
    적어도 상기 희생하드마스크를 식각마스크로 상기 하드마스크용 절연막을 식각하여 하드마스크를 형성하는 단계; 및
    상기 희생하드마스크 및 상기 하드마스크를 식각마스크로 상기 전도층을 식각하여 전도층패턴을 형성하는 단계
    를 포함하는 반도체소자 제조방법.
  28. 제 27 항에 있어서,
    상기 포토레지스트 패턴은 ArF 노광원용 포토레지스트 또는 F2노광원용 포토레지스트를 사용하여 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  29. 제 27 항에 있어서,
    상기 전도층패턴은 비트라인 워드라인 또는 금속배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  30. 제 27 항에 있어서,
    상기 희생하드마스크는 상기 전도층을 식각하는 단계에서 제거되는 것을 특징으로 하는 반도체소자 제조방법.
  31. 제 27 항에 있어서,
    상기 전도층은 상기 하드마스크용 희생막과 동일 박막으로 이루어진 것을 특징으로 하는 반도체소자 제조방법.
  32. 제 27 항 또는 제 31 항에 있어서,
    상기 텅스텐을 포함하는 전도층 및 상기 텅스텐을 포함하는 하드마스크용 희생막은 W막, Wsix막 또는 WN막 중 적어도 어느 하나의 박막을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  33. 제 27 항 또는 제 31 항에 있어서,
    상기 하드마스크용 절연막은 산화막계열 또는 질화막계열을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  34. 제 27 항에 있어서,
    상기 하드마스크를 형성하는 단계 후, 상기 포토레지스트 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  35. 제 27 항에 있어서,
    상기 하드마스크용 절연막과 상기 하드마스크용 희생막 사이에 반사방지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  36. 제 27 항에 있어서,
    상기 하드마스크용 희생막을 식각하는 단계에서, SF6와 N2가 0.10 내지 0.60의 비율인 SF6/N2의 혼합 플라즈마를 이용하는 것을 특징으로 하는 반도체소자 제조방법.
KR1020020056772A 2001-11-12 2002-09-18 반도체소자 제조방법 KR100551071B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
TW091132662A TWI276153B (en) 2001-11-12 2002-11-06 Method for fabricating semiconductor device
DE10252337A DE10252337A1 (de) 2001-11-12 2002-11-11 Verfahren zum Herstellen eines Halbleiterbauteils
US10/292,540 US7018930B2 (en) 2001-11-12 2002-11-12 Method for fabricating semiconductor device
JP2002328926A JP2003282550A (ja) 2001-11-12 2002-11-12 半導体素子の製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20010070223 2001-11-12
KR1020010070223 2001-11-12

Publications (2)

Publication Number Publication Date
KR20030040030A true KR20030040030A (ko) 2003-05-22
KR100551071B1 KR100551071B1 (ko) 2006-02-10

Family

ID=29569043

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020056772A KR100551071B1 (ko) 2001-11-12 2002-09-18 반도체소자 제조방법

Country Status (1)

Country Link
KR (1) KR100551071B1 (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050010247A (ko) * 2003-07-18 2005-01-27 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100591133B1 (ko) * 2004-12-15 2006-06-19 동부일렉트로닉스 주식회사 불화아르곤용 포토레지스트를 이용한 게이트 패턴 형성 방법
KR100607355B1 (ko) * 2004-12-21 2006-07-31 주식회사 하이닉스반도체 반도체 소자의 다마신 패턴 형성 방법
KR100714284B1 (ko) * 2004-06-25 2007-05-02 주식회사 하이닉스반도체 워드라인 스트래핑 구조를 갖는 반도체 메모리 소자의메탈라인 형성 방법
KR100792409B1 (ko) * 2004-10-12 2008-01-09 주식회사 하이닉스반도체 텅스텐막을 희생 하드마스크로 이용하는 반도체소자 제조방법
US7442648B2 (en) 2004-10-12 2008-10-28 Hynix Semiconductor Inc. Method for fabricating semiconductor device using tungsten as sacrificial hard mask
KR20170015880A (ko) * 2014-06-13 2017-02-10 인텔 코포레이션 정규 그리드의 선택적인 감산에 의한 수직 채널 트랜지스터 제조 공정

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101070307B1 (ko) * 2007-12-21 2011-10-06 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980037280A (ko) * 1996-11-21 1998-08-05 문정환 포토레지스트패턴 형성방법
JPH11176807A (ja) * 1997-12-08 1999-07-02 Sony Corp 半導体装置の製造方法
KR100255663B1 (ko) * 1997-12-11 2000-05-01 윤종용 알루미늄막의 식각방법 및 반도체장치의 배선층 형성방법
KR100301428B1 (ko) * 1999-06-22 2001-11-01 박종섭 하드 마스크를 갖는 반도체소자의 식각방법
KR100353528B1 (ko) * 1999-06-23 2002-09-19 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성 방법
KR20010004043A (ko) * 1999-06-28 2001-01-15 김영환 이유브이 노광 장비용 반사 마스크의 제조방법
KR20010027172A (ko) * 1999-09-10 2001-04-06 윤종용 반도체 장치의 패턴 형성방법
KR100500924B1 (ko) * 1999-12-30 2005-07-14 주식회사 하이닉스반도체 메모리소자의 텅스텐 전극 형성방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050010247A (ko) * 2003-07-18 2005-01-27 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100714284B1 (ko) * 2004-06-25 2007-05-02 주식회사 하이닉스반도체 워드라인 스트래핑 구조를 갖는 반도체 메모리 소자의메탈라인 형성 방법
KR100792409B1 (ko) * 2004-10-12 2008-01-09 주식회사 하이닉스반도체 텅스텐막을 희생 하드마스크로 이용하는 반도체소자 제조방법
US7442648B2 (en) 2004-10-12 2008-10-28 Hynix Semiconductor Inc. Method for fabricating semiconductor device using tungsten as sacrificial hard mask
KR100591133B1 (ko) * 2004-12-15 2006-06-19 동부일렉트로닉스 주식회사 불화아르곤용 포토레지스트를 이용한 게이트 패턴 형성 방법
KR100607355B1 (ko) * 2004-12-21 2006-07-31 주식회사 하이닉스반도체 반도체 소자의 다마신 패턴 형성 방법
KR20170015880A (ko) * 2014-06-13 2017-02-10 인텔 코포레이션 정규 그리드의 선택적인 감산에 의한 수직 채널 트랜지스터 제조 공정

Also Published As

Publication number Publication date
KR100551071B1 (ko) 2006-02-10

Similar Documents

Publication Publication Date Title
KR100704470B1 (ko) 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법
US7018930B2 (en) Method for fabricating semiconductor device
US6524964B2 (en) Method for forming contact by using ArF lithography
JP4420592B2 (ja) 半導体素子の微細パターン形成方法
US6867145B2 (en) Method for fabricating semiconductor device using photoresist pattern formed with argon fluoride laser
KR100551071B1 (ko) 반도체소자 제조방법
KR20030044476A (ko) 불화아르곤 노광원을 이용한 패턴 형성 방법
US20010055843A1 (en) Method for fabricating semiconductor device
KR100939109B1 (ko) 반도체소자 제조방법
KR100792409B1 (ko) 텅스텐막을 희생 하드마스크로 이용하는 반도체소자 제조방법
KR100489360B1 (ko) 불화아르곤 노광원을 이용한 반도체 소자 제조 방법
KR20040057502A (ko) 불화아르곤 노광원을 이용한 반도체소자의 패턴 형성 방법
KR100816687B1 (ko) 패턴 형성 방법
KR100858874B1 (ko) 불화아르곤 노광원을 이용한 반도체소자 제조방법
KR100440776B1 (ko) 불화아르곤 노광원을 이용한 반도체 소자 제조 방법
KR100753097B1 (ko) 불화아르곤 노광원을 이용한 반도체소자 제조방법
KR20030058247A (ko) 패턴 변형을 방지할 수 있는 반도체 소자 제조 방법
KR100942980B1 (ko) 불화아르곤 노광원을 이용한 반도체소자의 자기정렬콘택홀형성 방법
KR100533967B1 (ko) 불화아르곤 노광원을 이용한 패턴 형성 방법
KR20040057396A (ko) 반도체소자 제조방법
KR100623617B1 (ko) 텅스텐막을 희생 하드마스크로 이용하는 반도체 메모리소자 제조 방법
KR20050001104A (ko) 반도체소자 제조 방법
KR20030043170A (ko) 패턴 형성 방법
KR20030042542A (ko) 불화아르곤 노광원을 이용한 패턴 형성 방법
KR20040057748A (ko) 불화아르곤 노광원을 이용한 반도체소자의 패턴 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee