KR100500924B1 - 메모리소자의 텅스텐 전극 형성방법 - Google Patents

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Abstract

본 발명은 텅스텐/질화텅스텐/폴리실리콘 구조의 전극 패턴을 형성하는 방법에 관한 것으로, 특히 식각후 세정 공정에서 텅스텐 및 질화텅스텐이 녹는 현상을 방지하면서 HF 세정 및 ACT 솔벤트 세정을 연속적으로 적용할 수 있도록 한 텅스텐/질화텅스텐/폴리실리콘 구조의 전극 패턴 형성 방법을 제공하고자 하는 것이다. 이를 위하여 본 발명은 하드마스크 형성 후 어릴링을 실시하여 질화텅스텐을 텅스텐이 주 성분이 층으로 변형시키므로써 후속 세정 공정에서 HF 세정 및 ACT 솔벤트 세정을 연속적으로 적용할 수 있도록 하였다.

Description

메모리소자의 텅스텐 전극 형성방법{METHOD FOR FORMING TUNGSTEN ELECTRODE IN MEMORY DEVICE}
본 발명은 고집적 메모리소자 제조방법에 관한 것으로, 특히 메탈(metal) 게이트전극(메모리소자의 워드라인) 또는 메탈 비트라인을 갖는 1Gb(giga bit)급 이상의 다이나믹램(DRAM : Dynamic Random Access Memory)과 같은 초고집적 메모리소자 제조방법에 관한 것이다.
고집적화의 진전으로 3년에 메모리의 용량이 4배씩 증가되어 이미 1Gb(giga bit) DRAM의 개발이 이루어졌고 그 이상의 초고집적 DRAM에 대한 연구가 진행되고 있다. 이와 같이 DRAM의 집적도가 높아질수록 전기 신호를 읽고 기록하는 역할을 하는 셀의 면적은 1Gb의 경우 대략 0.08㎛2이다. 따라서, 이에 상응하게 워드라인 및 비트라인의 요구선폭도 매우 감소하게 되었고, 그 결과 기존의 폴리실리콘 또는 단순한 실리사이드와 같은 워드라인 또는/및 비트라인(이하 워드라인 또는/및 비트라인을 "전극"이라 칭한다) 물질로는 1Gb급 이상의 DRAM에서 요구되는 미세선폭으로 낮은 저항값을 구현할 수 없게 되었다. 따라서, 아래 표1에 나타난 바와 같이 면저항(Rs)이 아주 적은 TiSi2, CoSi2, W, Mo, Al, Cu 등의 메탈로 전극을 형성하려는 연구가 꾸준히 진행되고 있다.
박막 Poly-Si WSi2 TiSi2 CoSi2 W
Rs(Ω/Square) 20 2.8 0.6 0.6 0.32~0.4
특히 텅스텐(W)은 면저항이 상당히 적기 때문에 0.13㎛ 디자인 룰을 갖는 소자에 유용하게 적용될 수 있는 바, 텅스텐 메탈 전극은 통상 폴리실리콘막과 텅스텐층 및 이 두 층 간의 확산 혹은 반응을 방지하기 위한 예컨대 질화텅스텐(WN) 또는 질화타이타늄(TiN)과 같은 얇은 베리어메탈(barrier metal) 층을 포함하는 3개층으로 구성되어, 텅스텐/베리어메탈/폴리실리콘막 구조의 전극을 이루게 된다.
한편, 저 저항금속인 텅스텐(W)을 전극으로 사용하고자 할때, 가장 문제가 되는 것은 텅스텐 식각공정과 더불어 식각 후의 세정(cleaning) 공정이다. 반도체 소자에서 게이트전극으로 종래에는 텅스텐실리사이드/폴리실리콘 등의 실리사이드(Silicide) 계통의 물질을 사용하였으며, 이 물질은 Cl2등의 클로린(Chlorine) 계 플라즈마로 식각 가능하며, 이 후에 포토레지스트 스트립(Strip) 및 세정 공정을 진행한다. 세정은 HF로 산화물성 폴리머를 제거하고 H202와 H2SO4의 혼합용액으로는 포토레지스트 잔유물을 제거해주는 형식으로 진행한다.
그러나, 텅스텐을 전극으로 사용할 때, HF 등의 케미컬(Chemical)은 사용이 가능하나, H202와 H2SO4 혼합용액은 텅스텐(W)을 녹이게 되므로 사용이 불가능하다. 이렇듯, H202와 H2SO4 혼합용액을 사용할 수 없으므로 포토레지스트 스트립 후의 잔유물을 효과적으로 제거하기가 힘들며, 이를 해결하기 위해서 ACT 솔벤트(solvent)를 사용할 수가 있다. 그러나 ACT 솔벤트를 사용할 경우 베리어메탈인 질화텅스텐(WNx) 층이 녹는 현상이 발생되게 된다.
본 발명은 텅스텐/질화텅스텐/폴리실리콘 구조의 전극 패턴을 형성하는 방법을 제공하고자 하는 것으로, 특히 식각후 세정 공정에서 텅스텐 및 질화텅스텐이 녹는 현상을 방지하면서 HF 세정 및 ACT 솔벤트 세정을 연속적으로 적용할 수 있도록 한 텅스텐/질화텅스텐/폴리실리콘 구조의 전극 패턴 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 텅스텐 전극 형성 방법은, 소정공정이 완료된 기판 상에 폴리실리콘막과 질화텅스텐막 및 텅스텐막을 차례로 적층 형성하는 단계; 상기 텅스텐막 상에 하드마스크를 형성하는 단계; 상기 질화텅스텐막 내의 질소 원자를 상기 폴리실리콘막과의 계면으로 확산시켜 상기 질화텅스텐막이 텅스텐이 주성분인 막으로 변형시키기 위하여 어릴링을 실시하는 단계; 상기 하드마스크 상에 포토레지스트 패턴을 형성하고 하드마스크 및 그 하부의 텅스텐막, 질화텅스텐막 및 폴리실리콘막을 식각하는 단계; 상기 포토레지스트를 스트립하는 단계; 산화물성 폴리머를 제거하기 위한 1차 세정을 실시하는 단계; 및 ACT 솔벤트에서 포토레지스트 잔유물을 제거하기 위한 2차 세정을 실시하는 단계를 포함하여 이루어짐을 특징으로 한다.
이와 같이, 본 발명은 어릴링을 실시하여 질화텅스텐을 텅스텐이 주 성분이 층으로 변형시키므로써 후속 세정 공정에서 ACT 솔벤트 세정을 적용할 수 있도록 한 것에 그 특징이 있다 하겠다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1 내지 도6은 본 발명의 일 실시예에 따른 텅스텐 전극 형성 공정을 나타낸다. 본 실시예는 워드라인 형성 공정으로 비트라인 등 기타 다른 전극에도 본 발명은 응용 가능하다.
먼저 도1을 참조하면, 게이트산화막(102)이 형성된 실리콘기판(101) 상에 통상의 방법으로 폴리실리콘막(103), 질화텅스텐막(104), 텅스텐막(105) 및 하드마스크(106)를 차례로 적층 형성한다. 베리어메탈인 질화텅스텐막(104)은 응용되는 소자 또는 소자의 집적도 등 기타 요건에 따라 변경 가능하나, 300Å 이하로 형성하는 것이 바람직하다. 그리고 하드마스크는 질화막 또는 산화막 또는 이들이 적층된 막들을 사용하는 것이 가능하다.
이어서, 도2는 N2 분위기에서 400℃ 내지 900℃의 온도로 어닐링(Annealing)을 실시한 상태로서, 어닐링을 하게 되면, 비정질인 질화텅스텐(WNx) 박막(104) 내의 질소 원자가 폴리실리콘막(103)과의 계면 쪽으로 확산하고, 질화텅스텐막은 주로 텅스텐 성분으로 변화게 되며, 폴리실리콘막과 텅스텐의 부착력을 증가시키게 된다. 도면부호 104a는 질화텅스텐막이 텅스텐이 주 성분인 층으로 변한 것을 도시한 것이다. 그리고 어닐링의 주된 목적은 후 세정 공정에서 ACT 솔벤트 세정을 적용할 수 있도록 하기 위함이다. 이와 관련된 점은 상세히 후술될 것이다.
이어서, 도3은 전극 패턴 형성을 위한 포토레지스트(107)를 형성한 상태이고, 도4는 포토레지스트를 마스크로하여 하부의 하드마스크를 식각하고 계속해서 그 하부의 텅스텐막(105, 104a)과 질화텅스텐막(104) 및 폴리실리콘막(103)을 차례로 식각한다. 도3에서 포토레지스트는 식각진행동안 상당히 침식(erosion)되어 있다.
이어서, 도5는 O2 플라즈마에서 포토레지스트를 스트립한 상태로서, 포토레지스트 잔유물(107a)이 남아 있는 상태를 도시한 것이다.
이어서, 도6은 HF 세정 및 ACT 솔벤트 세정을 연속적으로 실시한 상태로서, HF 세정에서 산화물성 폴리머가 제거되고 ACT 솔벤트 세정에서 포토레지스트 잔유물(107a)이 제거되게 된다. 산화물성 폴리머는 HF 용액 말고 다른 케미컬을 적용하는 것이 가능하며 ACT 솔벤트 세정시 ACT 솔벤트는 50℃ 내지 100℃를 갖도록 하는 것이 바람직하다. 그리고 중요하게 질화텅스텐은 텅스텐이 주성분인 층(104a)으로 변형되어 있기 때문에 ACT 솔벤트 세정시 전체적인 전극 패턴의 프로파일은 수직하게 안정적으로 형성된다.
도7, 도8 및 도9는 하드마스크증착 후 어닐링 여부에 따른 질화텅스텐막의 손상 여부를 관찰한 사진으로서, 도7 및 도8은 각각 600℃ 및 700℃에서 어릴링한 것이고, 도9는 어릴링하지 않은 것으로서, 도9에 도시된 바와같이 어닐링하지 않은 경우에는 질화텅스텐막이 손상되어 있음을 잘 보여준다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 텅스텐/질화텅스텐/폴리실리콘 구조의 전극 패턴을 형성함에 있어, 식각후 세정시 ACT 솔벤트 세정을 적용할 수 있어서 별도의 케미컬 개발 및 구입에 따른 비용 증가를 방지할 수 있고, 1Gb 급 DRAM 소자의 워드라인 또는 비트라인에 응용하여 메모리 소자의 특성을 개선하는 효과가 있다.
도1 내지 도6은 본 발명의 바람직한 실시예에 따른 텅스텐 전극 형성 공정 단면도.
도7, 도8 및 도9는 하드마스크 증착 후 어닐링 여부에 따른 질화텅스텐막의 손상 여부를 관찰한 사진
* 도면의 주요부분에 대한 부호의 설명
101 : 실리콘기판 102 : 게이트산화막
103 : 폴리실리콘막 104 : 질화텅스텐막
104a : 주성분이 텅스텐으로 변형된 층
105 : 텅스텐막 106 : 하드마스크
107 : 포토레지스트 107a : 포토레지스트 잔유물

Claims (5)

  1. 텅스텐 전극 형성 방법에 있어서,
    소정공정이 완료된 기판 상에 폴리실리콘막과 질화텅스텐막 및 텅스텐막을 차례로 적층 형성하는 단계;
    상기 텅스텐막 상에 하드마스크를 형성하는 단계;
    상기 질화텅스텐막 내의 질소 원자를 상기 폴리실리콘막과의 계면으로 확산시켜 상기 질화텅스텐막이 텅스텐이 주성분인 막으로 변형시키기 위하여 어릴링을 실시하는 단계;
    상기 하드마스크 상에 포토레지스트 패턴을 형성하고 하드마스크 및 그 하부의 텅스텐막, 질화텅스텐막 및 폴리실리콘막을 식각하는 단계;
    상기 포토레지스트를 스트립하는 단계;
    산화물성 폴리머를 제거하기 위한 1차 세정을 실시하는 단계; 및
    ACT 솔벤트에서 포토레지스트 잔유물을 제거하기 위한 2차 세정을 실시하는 단계
    를 포함하여 이루어진 텅스텐 전극 형성 방법.
  2. 제1항에 있어서,
    상기 어릴링을 400℃ 내지 900℃의 온도에서 실시함을 특징으로 하는 텅스텐 전극 형성 방법.
  3. 제1항에 있어서,
    상기 어릴링을 N2 분위기에서 실시함을 특징으로 하는 텅스텐 전극 형성 방법.
  4. 제1항 내지 제3항 중 어느한 항에 있어서,
    상기 질화텅스텐막을 300Å 이하로 형성함을 특징으로 하는 텅스텐 전극 형성 방법.
  5. 제1항 내지 제3항 중 어느한 항에 있어서,
    상기 ACT 솔벤트는 50℃ 내지 100℃의 온도로 하는 것을 특징으로 하는 텅스텐 전극 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100551071B1 (ko) * 2001-11-12 2006-02-10 주식회사 하이닉스반도체 반도체소자 제조방법
KR20030052098A (ko) * 2001-12-20 2003-06-26 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100832027B1 (ko) * 2002-06-29 2008-05-26 주식회사 하이닉스반도체 하드마스크의 경사 프로파일을 방지할 수 있는반도체소자의 패턴 형성방법
KR100888200B1 (ko) * 2002-12-30 2009-03-12 주식회사 하이닉스반도체 반도체소자의 전도 패턴 형성 방법
US10553720B2 (en) 2016-11-29 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of removing an etch mask

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07235542A (ja) * 1993-12-28 1995-09-05 Toshiba Corp 半導体装置およびその製造方法
KR970018661A (ko) * 1995-09-21 1997-04-30 김광호 장벽층을 갖는 텅스텐 폴리사이드 게이트 전극 형성 방법
KR19990049059A (ko) * 1997-12-11 1999-07-05 구본준 반도체 소자의 제조방법
JPH11233451A (ja) * 1997-10-07 1999-08-27 Texas Instr Inc <Ti> 安定した低抵抗のポリ・メタル・ゲート電極を製造するためのｃｖｄに基くプロセス

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07235542A (ja) * 1993-12-28 1995-09-05 Toshiba Corp 半導体装置およびその製造方法
KR970018661A (ko) * 1995-09-21 1997-04-30 김광호 장벽층을 갖는 텅스텐 폴리사이드 게이트 전극 형성 방법
JPH11233451A (ja) * 1997-10-07 1999-08-27 Texas Instr Inc <Ti> 安定した低抵抗のポリ・メタル・ゲート電極を製造するためのｃｖｄに基くプロセス
KR19990049059A (ko) * 1997-12-11 1999-07-05 구본준 반도체 소자의 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10366955B2 (en) 2017-01-25 2019-07-30 Samsung Electronics Co., Ltd. Semiconductor device including conductive structure having nucleation structure and method of forming the same
US10580736B2 (en) 2017-01-25 2020-03-03 Samsung Electronics Co., Ltd. Semiconductor device including conductive structure having nucleation structure and method of forming the same
US10847464B2 (en) 2017-01-25 2020-11-24 Samsung Electronics Co., Ltd. Semiconductor device including conductive structure having nucleation structure and method of forming the same

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