KR100241507B1 - 반도체 소자의 비트-라인 형성방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 비트-라인 형성 방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
반도체 소자의 작동 속도를 저하시키는 폴리사이드 구조의 높은 면저항을 개선시키고 포토레지스트 잔류물 및 이물질 제거를 위한 화학 처리시 금속 비트-라인의 손상을 방지하기 위한 것이다.
3. 발명의 해결방법의 요지
금속 비트-라인 형성시 비트-라인 상층부에 케미칼 어택 방지층을 형성하여 금속 접촉 개방시에 금속 비트-라인 상층부가 노출되지 않도록 하므로써 혼합 용액에 의한 금속 비트-라인 층의 손상을 방지할 수 있다.

Description

반도체 소자의 비트-라인 형성 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 비트-라인 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 비트-라인 형성 공정은 주로 Poly-Si/WSi2적층 구조의 폴리사이드로 진행된다. 이러한 폴리사이드 구조의 면저항 값은 50 내지 100Ω/
Figure kpo00001
정도로 상당히 크기 때문에 빠른 속도가 요구되는 256M DRAM급 이상의 소자에서는 RC 지연에 의한 소자 작동 속도가 저하되어 반도체 소자의 신뢰성을 저하시키고 있다. 따라서 폴리사이드 구조의 높은 면저항을 개선시키기 위하여 메탈 비트-라인 공정이 요구되고 이에 대한 연구가 현재 활발히 진행되고 있다. 메탈 비트-라인은 주로 텅스텐 등의 내화 금속(refractory metal)에 의해 형성되고 있으며, BPSG 플로우(flow) 등의 후속 열 공정에 의한 텅스텐 필링(peeling), 과도한 TiSi2형성 및 WSi2형성에 의한 접합 파괴 등 아직까지 해결해야 될 문제점이 많다. 또한 메탈 비트-라인 형성 후 후속 공정인 메탈 콘택 오픈(metal contact open) 시의 포토레지스트(Photo Resist ;PR) 잔류물 및 이물질 제거를 위한 화학 처리에 의해 메탈 비트-라인이 손상되어 신뢰성이 저하되는 단점이 있다.
현재는 메탈 콘택 오픈시 후속 화학 처리를 위해 주로 NH4OH + H2O2+ H2O 혼합 용액이 가장 널리 사용되고 있다. 그러나 NH4OH + H2O2+ H2O 혼합 용액을 이용하여 화학 처리를 할 경우 메탈 콘택 오픈시 노출된 메탈 비트-라인의 상부를 손상시키게 되고 습식 베스(wet bath)의 메탈 오염(contamination)을 유발시킨다. 이와 같이 메탈 콘택 오픈 후 발생되는 이물질과 PR 잔류물을 제거하기 위해서는 NH4OH + H2O2+ H2O 혼합 용액의 적용은 필수적이지만 금속층에 손상을 입히는 단점이 있다.
따라서, 본 발명은 메탈 비트-라인 형성 공정에 있어서 습식 베스(wet bath)의 메탈 오염 방지 및 후속 공정인 제 1 금속 배선을 형성하기 위한 메탈 콘택 오픈시의 화학 처리에 의해 메탈 비트-라인이 손상되는 것을 방지하므로써 공정의 안정화 및 메탈 비트-라인 공정의 신뢰성을 향상시키는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 비트-라인 형성 방법은 접합영역이 형성된 반도체 기판 상부에 제 1 절연산화막을 형성하는 단계와, 상기 제 1 절연산화막 상부의 선택된 영역에 금속 장벽층, 메탈 비트-라인 및 케미칼 어택 방지층을 순차적으로 형성하는 단계와, 상기 금속 장벽층, 메탈 비트-라인 및 케미칼 어택 방지층이 순차적으로 형성된 전체 구조 상부에 제 2 절연산화막을 형성하는 단계와, 상기 케미칼 어택 방지층 및 접합영역이 각기 노출되도록 제 2 절연산화막 및 제 1 절연산화막의 일부를 식각하여 메탈 콘택 및 접합 콘택을 형성하는 단계와, 상기 메탈 콘택 및 접합 콘택을 형성한 후 혼합용액으로 후처리를 실시하는 단계와, 상기 메탈 비트-라인 상부의 케미칼 어택 방지층을 제거하는 단계와, 상기 케미칼 어택 방지층을 제거한 후의 전체 구조 상부에 금속층을 증착하는 단계로 이루어진 것을 특징으로 한다.
도 1은 종래의 메탈 비트-라인 형성 방법의 문제점을 설명하기 위한 소자의 단면도.
도 2(a) 내지 2(d)는 본 발명에 따른 메탈 비트-라인 형성 방법을 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 및 21 : 반도체 기판 12 및 22 : 접합영역
13 및 23 : 제 1 절연산화막 14 및 24 : 제 2 절연산화막
15 및 25 : 금속 장벽층 16 및 26 : 메탈 비트-라인
27 : 케이칼 어택 방지층 28 : 포토레지스트(PR)
29 : PR 잔류물 및 이물질 30 : 제 1 금속층
A : 메탈 콘택 B : 접합 콘택
이하, 본 발명을 종래기술과 대비하여 상세히 설명하기로 한다.
첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1은 종래의 메탈 비트-라인 형성 방법의 문제점은 설명하기 위한 소자의 단면도이다. 반도체 기판(11)의 선택된 영역에 접합영역(12)을 형성하고 반도체 기판(11) 상부에 제 1 절연산화막(13)을 형성한다. 제 1 절연산화막(13)을 형성한 후 제 1 절연산화막(13) 상부의 선택된 영역에 금속 장벽층(15) 및 메탈 비트라인(16)을 순차적으로 형성한다. 이때 금속 장벽층(15)으로는 Ti/TiN 적층구조가 사용될 수 있다. 이후 전체 구조 상부에 제 2 절연산화막(14)을 형성하고 선택된 영역을 패터닝하여 마스크를 형성한다. 이후 마스크를 이용하여 제 2 절연산화막(14)을 식각하므로써 메탈 콘택을 형성하고, 제 2 절연산화막(14) 및 제 1 절연산화막(13)을 식각하여 접합 콘택을 형성한다. 이후 메탈 콘택 오픈을 위해 NH4OH + H2O2+ H2O 혼합물을 이용한 화학 처리를 실시한다. 일반적으로 텅스텐과 같은 메탈은 NH4OH + H2O2+ H2O 혼합 용액에 케미칼 어택을 받으며 도 1은 NH4OH + H2O2+ H2O 혼합 용액에 의해 메탈 비트-라인(16)의 상층부가 손상된 상태를 나타낸다.
텅스텐(W)을 사용하여 메탈 비트-라인을 형성하는 경우에는 W와 Si 간의 확산에 의한 WSi2생성을 억제하고, 콘택 기저부에 균일한 TiSi2를 형성하기 위해서는 금속 장벽층(barrier layer)이 필요하다. 이때 금속 장벽층으로는 Ti/TiN 적층 구조가 이용될 수 있다. 장벽층 상부에 800∼1500Å 정도의 두께로 텅스텐(W)을 증착한 후 반반사(Antireflection)용 TiN을 증착하여 메탈 비트-라인을 형성하면 면저항이 5Ω 이하의 양호한 특성을 나타낸다. 이와 같은 방법으로 메탈 비트-라인을 형성할때 Ti/TiN/W/TiN 구조의 메탈 비트-라인 구조 상부에 인위적으로 산화물과의 식각 선택비가 우수한 실리콘 나이트라이드와 같은 케미칼 어택(chemical attack) 방지층을 형성한다. 이러한 케미칼 어택 방지층에 의해 이물질 및 PR 잔류물 제거 능력이 우수한 (NH4OH + H2O2+ H2O) 혼합 용액의 사용이 가능해 지며 메탈 비트-라인 공정 안정성이 확보된다. 또한 메탈 박막이 녹아 나옴으로 인한 습식 베스(wet bath)의 메탈 오염 문제도 해결할 수 있다. 메탈 비트-라인 상부에 미개방된 상태로 남아 있는 실리콘 나이트라이드 박막의 제거는 메탈 콘택 오픈 후 전면 식각을 실시하므로써 제거가 가능하다.
도 2(a) 내지 2(d)는 본 발명에 따른 메탈 비트-라인 형성 방법을 순차적으로 도시한 소자의 단면도이다.
도 2(a)에 도시된 바와 같이, 반도체 기판(21)의 선택된 영역에 접합영역(22)을 형성하고 반도체 기판(21) 상부에 제 1 절연산화막(23)을 형성한다. 이후 제 1 절연산화막(23) 상부의 선택된 영역에 금속 장벽층(25), 텅스텐과 같은 메탈 비트-라인(26) 및 실리콘 나이트라이드와 같은 케미칼 어택 방지층(27)을 순차적으로 형성한다.
이때 금속 장벽층(25)으로는 Ti/TiN 구조가 사용되며, 금속 장벽층(25)의 장벽 특성을 향상시키기 위하여 텅스텐(W) 박막 증착 초기에 300 내지 500℃의 증착 온도 및 N2또는 NH3분위기에서 200 내지 500W의 RF 전압을 인가하여 WNx박막을 50 내지 100Å 두께로 증착할 수도 있다. WNx박막의 장벽 특성을 더욱 개선하기 위하여 N2또는 NH3분위기에서 퍼니스 어닐링(furnace annealing) 또는 RTN(Rapid Thermal Nitridation) 처리를 실시할 수도 있다. 또한 금속 장벽층(25)의 확산 방지 특성을 향상시키기 위하여 500 내지 850℃의 N2또는 NH3분위기에서 열 공정을 실시할 수도 있다. 메탈 비트-라인(26) 배선으로 사용되는 텅스텐 박막은 1 내지 90토르 정도의 압력에서 저압기상증착법으로 500 내지 2000Å 정도로 형성한다. 또한 텅스텐 박막은 400 내지 500℃에서 SiH4또는 H2수소 환원 반응으로 증착할 수도 있으며, 200 내지 700W의 플라즈마 전압을 인가한 PECVD 방법으로 형성할 수도 있으며, 텅스텐 타겟을 사용한 스퍼터링 방법으로 형성할 수도 있다. 또한 케미칼 어택 방지층(27)으로 사용되는 실리콘 나이트라이드는 500 내지 1500Å의 두께로 형성한다.
도 2(b)와 관련하여, 메탈 비트-라인(26)이 형성된 전체 구조 상부에 제 2 절연산화막(24)이 형성된다. 포토레지스트(28) 패턴을 이용하여 메탈 비트라인(26)이 노출되도록 제 2 절연산화막(24)의 일부를 건식 식각하므로써 메탈 콘택(A)을 형성함과 동시에 제 2 절연산화막(24) 및 제 1 절연산화막(23)의 일부를 식각하여 접합 콘택(B)을 형성한다. 이때 접합 형성되는 콘택은 완전히 개방된 상태이고 메탈 비트-라인(26) 상부에 형성되는 콘택은 케미칼 어택 방지층(27)이 남아 있는 상태이다. 따라서 메탈 콘택 오픈시에는 제 1절연산화막(23) 및 제 2 절연산화막(24)과 케미칼 어택 방지층(27)과의 식각 선택비가 큰 건식식각 조건이 필요하다. 케미칼 어택 방지층(27)을 이용하여 후속 제 1 금속 배선 형성을 위한 콘택 개방시 후처리 과정 중의 혼합 용액으로부터 메탈 비트-라인의 손상을 방지할 수 있다.
도 2(c)는 콘택 형성시 남아 있는 PR 잔류물 및 이물질 제거 과정을 도시한 소자의 단면도이다. 포토레지스트(28) 패턴 제거 후 남아 있는 PR 잔류물 및 건식식각시 발생한 이물질(29)을 제거하기 위하여 NH4OH + H2O2+ H2O 혼합 용액 후처리 공정을 실시한다. 케미칼 어택 방지층(27)에 의해 메탈 비트-라인(26)의 상층부가 보호 되어 있으므로 NH4OH + H2O2+ H2O 혼합 용액에 의한 메탈 비트-라인(26)의 손상은 발생하지 않는다. 이때 혼합용액은 암모니아수(NH4OH) : 과산화수소수(H2O2) : 순수(H2O)의 비율비 1 : 1 : 5가 되도록 한다.
도 2(d)와 관련하여, 메탈 비트-라인(26)과 제 1 금속층(30)과의 전기적 연결을 위하여 전면 식각법에 의해 미제거된 메탈 비트-라인(26) 상부의 케미칼 어택 방지층(27)을 완전히 제거한다. 이후 메탈 비트-라인(26)의 손상 없이 형성된 메탈 콘택에 금속층을 증착하여 메탈 비트-라인과 제 1 금속층(30)이 연결된 상태를 나타낸다. 접합영역(22), 메탈 비트-라인(26) 및 제 1 금속층(30) 간의 전기적 연결을 위해 메탈을 증착하기 전 습식 화학물(wet chemical)로 전처리 공정을 실시하는 것이 바람직하다. 이때 메탈 비트-라인(26)이 손상되는 것을 방지하기 위하여 의도적으로 습식이 아닌 건식 방법으로 실시할 수도 있다. 이 건식식각 방법에 전처리를 실시할ㄸ에는 아르곤(Ar) 스퍼터링 공정을 이용한다.
상술한 바와 같이 본 발명에 따르면 메탈 비트-라인 공정의 후속 공정으로 발생할 수 있는 화학물에 의한 메탈 비트-라인의 손상을 방지하여 공정 안정화 및 신뢰성이 개선되므로 기존의 폴리사이드 구조의 문제점인 높은 면저항을 5Ω 대의 낮은 면저항을 갖는 메탈 비트-라인 공정의 적용이 용이하여 256M DRAM 이상의 비트-라인의 속도 향상으로 인한 반도체 소자의 특성이 개선되는 탁월한 효과가 있다.

Claims (8)

  1. 접합영역이 형성된 반도체 기판 상부에 제 1 절연산화막을 형성하는 단계와,
    상기 제 1 절연산화막 상부의 선택된 영역에 금속 장벽층, 메탈 비트-라인 및 케미칼 어택 방지층을 순차적으로 형성하는 단계와,
    상기 금속 장벽층, 메탈 비트-라인 및 케미칼 어택 방지층이 순차적으로 형성된 전체 구조 상부에 제 2 절연산화막을 형성하는 단계와,
    상기 케미칼 어택 방지층 및 접합영역이 각기 노출되도록 제 2 절연산화막 및 제 1 절연산화막의 일부를 식각하여 메탈 콘택 및 접합 콘택을 형성하는 단계와,
    상기 메탈 콘택 및 접합 콘택을 형성한 후 혼합용액으로 후처리를 실시하는 단계와,
    상기 메탈 비트-라인 상부의 케미칼 어택 방지층을 제거하는 단계와,
    상기 케미칼 어택 방지층을 제거한 후의 전체 구조 상부에 금속층을 증착하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 비트-라인 형성 방법.
  2. 제 1 항에 있어서, 상기 금속 장벽층으로는 Ti/TiN 적층구조가 사용될 수 있는 것을 특징으로 하는 반도체 소자의 비트-라인 형성 방법.
  3. 제 1 항에 있어서, 상기 케미칼 어택 방지층은 실리콘 나이트라이드로 형성하는 것을 특징으로 하는 반도체 소자의 비트-라인 형성 방법.
  4. 제 3 항에 있어서, 상기 실리콘 나이트라이드는 500 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 비트-라인 형성 방법.
  5. 제 1 항에 있어서, 상기 케미칼 어택 방지층은 암모니아수(NH4OH), 과산화수소수(H2O2) 및 순수(H2O)의 혼합 용액에 손상을 받지 않는 금속층을 이용하는 것을 특징으로 하는 방도체 소자의 비트-라인 형성 방법.
  6. 제 1 항에 있어서, 상기 텅스텐층 상부의 상기 케미칼 어택 방지층은 아르곤 스퍼터링 공정을 이용한 건식식각 방법으로 제거되는 것을 특징으로 하는 반도체 소자의 비트-라인 형성 방법.
  7. 제 1 항에 있어서, 상기 혼합용액은 암모니아수(NH4OH), 과산화수소수(H2O2) 및 순수(H2O)의 혼합 용액인 것을 특징으로 하는 반도체 소자의 비트-라인 형성 방법.
  8. 제 5 항 및 제 7 항에 있어서, 상기 혼합용액은 암모니아수 : 과산화수소수 : 순수의 비율이 1 : 1 : 5가 되도록 하는 것을 특징으로 하는 반도체 소자의 비트-라인 형성 방법.
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